KR20140028548A - 반도체 메모리 소자의 제조방법 - Google Patents

반도체 메모리 소자의 제조방법 Download PDF

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Abstract

본 기술은 기판 상에 제1 증착 방식으로 제1 희생막을 형성하는 단계; 상기 제1 희생막 내에 이온을 주입하는 단계; 상기 제1 희생막 상에 제2 증착 방식으로 층간 절연막들 및 제2 희생막들을 교대로 적층하는 단계; 상기 층간 절연막들 및 상기 제2 희생막들과, 상기 제1 희생막을 관통하는 슬릿을 형성하는 단계; 및 상기 슬릿을 통해 개구된 상기 제2 희생막들과 상기 제1 희생막을 제거하여 도전막 트렌치들을 형성하는 단계를 포함한다.

Description

반도체 메모리 소자의 제조방법{Method of manufacturing semicondoctor memory device}
본 발명은 반도체 메모리 소자에 관한 것으로, 보다 구체적으로는 3차원 반도체 메모리 소자의 제조방법에 관한 것이다.
반도체 메모리 소자는 일반적으로 기판 상에 2차원적으로 배열된 메모리 셀들을 포함한다. 이러한 반도체 소자의 집적도를 높이기 위해 2차원적으로 배열된 메모리 셀 크기를 줄이는 다양한 기술들을 개발하고 있다. 그러나, 메모리 셀 크기를 줄이는 데 한계가 있다. 2차원 메모리 소자의 한계를 극복하기 위해 기판 상부에 메모리 셀들을 3차원으로 배열하여 집적도를 향상시키는 3차원 구조의 반도체 메모리 소자가 제안된 바 있다.
3차원 반도체 메모리 소자는 기판 상부로 돌출된 채널막을 따라 적층된 메모리 셀들을 포함한다. 이와 같은 3차원 반도체 메모리 소자의 신뢰성을 향상시키기 위해 최근 다양한 기술들이 제안되고 있다.
본 발명의 실시 예는 3차원 반도체 메모리 소자의 신뢰성을 개선할 수 있는 반도체 메모리 소자의 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 소자의 제조방법은 기판 상에 제1 증착 방식으로 제1 희생막을 형성하는 단계; 상기 제1 희생막 내에 이온을 주입하는 단계; 상기 제1 희생막 상에 제2 증착 방식으로 층간 절연막들 및 제2 희생막들을 교대로 적층하는 단계; 상기 층간 절연막들 및 상기 제2 희생막들과, 상기 제1 희생막을 관통하는 슬릿을 형성하는 단계; 및 상기 슬릿을 통해 개구된 상기 제2 희생막들과 상기 제1 희생막을 제거하여 도전막 트렌치들을 형성하는 단계를 포함할 수 있다.
본 기술은 교대 증착이 용이한 방식(예를 들어, PE-CVD(Plasma-Enhanced Chemical Vapor Deposition) 방식)으로 기판 상부에 희생막들 및 층간 절연막들을 교대로 증착하여 공정의 효율성을 증대시킬 수 있다.
또한 본 기술은 기판에 가장 인접한 최하층의 제1 희생막을 교대 증착이 용이한 방식과 다른 방식(예를 들어, LP-CVD(Low Pressure Chemical Vapor Deposition) 방식)으로 증착한다. 이로써, 본 기술은 교대 증착이 용이한 방식을 이용하는 경우 기판에 가해지는 스트레스를 최소화할 수 있으므로 기판의 손상을 줄일 수 있다.
본 기술은 제1 희생막에 이온을 주입하여 제1 희생막과 그 상부의 제2 희생막들 간 식각률 차이를 줄일 수 있다. 이로써, 본 기술은 제1 및 제2 희생막들을 제거하기 위한 식각 공정 시, 제1 희생막과 제2 희생막들간 식각률 차이로 제1 희생막이 잔류하는 문제를 개선할 수 있으며, 제1 희생막이 잔류하여 반도체 메모리 소자의 신뢰성이 저하되는 문제를 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 소자를 도시한 도면이다.
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 4는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 소자를 도시한 도면이다. 도 1에서는 층간 절연막들에 대한 도시는 생략하였다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 메모리 소자는 셀 영역에 형성된 메모리 스트링들(ST)을 포함한다. 메모리 스트링들(ST) 각각은 기판(101) 상에 형성된 파이프 게이트(PG), 파이프 게이트(PG) 내부에 형성된 파이프 채널막(151a), 파이프 채널막(151a) 양단에 연결되어 파이프 채널막(151a) 상부로 돌출된 제1 채널막(151b) 및 제2 채널막(151c), 제1 및 제2 채널막들(151b, 151c) 각각을 감싸면서 서로 이격되어 적층된 도전막 패턴들(173)을 포함한다. 도전막 패턴들(173) 중 최상층으로부터 적어도 한층의 도전막 패턴들은 셀렉트 라인들로 이용될 수 있다. 셀렉트 라인들용 도전막 패턴들 중 제1 채널막(151b)을 감싸는 도전막 패턴은 소스 셀렉트 라인으로 이용되며, 제2 채널막(151c)을 감싸는 도전막 패턴은 드레인 셀렉트 라인으로 이용될 수 있다. 셀렉트 라인들과 파이프 게이트(PG) 사이의 도전막 패턴들은 워드 라인들로 이용될 수 있다.
파이프 게이트(PG)와 파이프 채널막(151a)의 교차부에는 파이프 트랜지스터가 형성된다. 워드 라인들과 제1 채널막(151b)의 교차부에는 제1 메모리 셀들이 형성되며, 워드 라인들과 제2 채널막(151c)의 교차부에는 제2 메모리 셀들이 형성된다. 소스 셀렉트 라인과 제1 채널막(151b)의 교차부에는 소스 셀렉트 트랜지스터가 형성되며, 드레인 셀렉트 라인과 제2 채널막(151c)의 교차부에는 드레인 셀렉트 트랜지스터가 형성된다. 상술한 구조에 따르면, 메모리 스트링들(ST) 각각은 파이프 채널막(PG)과 제1 및 제2 채널막(151b, 151c)을 포함하는 U자형 채널막(151)을 따라 직렬로 연결된 소스 셀렉트 트랜지스터, 제1 메모리 셀들, 파이프 트랜지스터, 제2 메모리 셀들, 및 드레인 셀렉트 트랜지스터를 포함한다.
채널막(151)은 U자형 관통영역 중심부를 채우는 절연막(153)을 감싸며, U자형 관통 영역 표면을 따르는 관(tube) 형태로 형성되거나, U자형 관통 영역 내부를 매립하는 형태로 형성될 수 있다. 채널막(151)이 관 형태로 형성된 경우, 채널막(151)에 의해 둘러싸인 절연막(153)의 높이가 채널막(151)과 동일하거나, 채널막(151)보다 낮게 형성될 수 있다. 절연막(153)의 높이가 채널막(151)보다 낮게 형성된 경우, 절연막(153) 상에서 개구된 U자형 관통 영역 내부에 매립 패턴(155)이 더 형성될 수 있다. 채널막(151)은 및 매립 패턴(155)은 실리콘막으로 형성될 수 있다. 특히 매립 패턴(155)은 불순물이 도핑된 실리콘막으로 형성될 수 있으며 채널막(151)에 연결된 정션으로 이용될 수 있다.
도면에 도시하진 않았으나, 채널막(151)의 외벽은 전하 트랩막(미도시)에 의해 둘러싸일 수 있다. 이 경우, 채널막(151)과 전하 트랩막 사이에 터널 절연막(미도시)이 더 형성될 수 있다. 또한, 전하 트랩막의 외벽을 둘러싸는 전하 차단막(미도시)이 더 형성될 수 있다. 이와는 다르게, 전하 트랩막은 도전막 패턴들(173) 각각의 표면을 따라 형성될 수 있다. 이 경우, 전하 트랩막과 채널막(151) 사이에 터널 절연막이 더 형성될 수 있다. 또한, 전하 트랩막과 도전막 패턴들(173) 사이에 전하 차단막이 더 형성될 수 있다.
제1 채널막(151b) 또는 제1 채널막(151b)에 연결된 매립 패턴(155)은 메모리 스트링(ST) 상부에 형성된 소스 라인(SL)에 연결되며, 제2 채널막(151c) 또는 제2 채널막(151c)에 연결된 매립 패턴(155)은 소스 라인(SL) 상부에 형성된 비트 라인(BL)에 접속된다. 메모리 스트링(ST)과 소스 라인(SL)이 이격되어 형성된 경우, 소스 라인(SL)은 소스 라인(SL) 하부에 형성된 소스 콘택(SCT)을 경유하여 제1 채널막(151b) 또는 매립 패턴(155)에 연결될 수 있다. 메모리 스트링(ST)과 비트 라인(BL)이 이격되어 형성된 경우, 비트 라인(BL)은 소스 라인(SL) 하부에 형성된 비트 라인 콘택(BCT)을 경유하여 제2 채널막(151c) 또는 매립 패턴(155)에 연결될 수 있다.
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 기판(101) 상에 게이트 절연막(103) 및 제1 도전막(105A)을 형성한다. 게이트 절연막(103)은 실리콘 산화막으로 형성할 수 있다. 이 후, 제1 도전막(105A)의 일부를 식각하여 셀 영역에 파이프 트렌치를 형성하고, 파이프 트렌치 내부를 파이프 희생막(107)으로 매립한다. 파이프 희생막(107)은 산화막으로 형성될 수 있다. 계속해서, 파이프 희생막(107)이 매립된 제1 도전막(105A) 상부에 제2 도전막(105B)을 더 형성할 수 있다.
이 후, 제1 및 제2 도전막들(105A, 105B)을 식각하여 파이프 게이트(PG)를 형성한다. 파이프 게이트(PG)는 셀 영역에서 메모리 블록 단위로 분리된 패턴일 수 있다. 파이프 게이트(PG)는 포토리소그래피 공정을 통해 패터닝 될 수 있다.
파이프 희생막(107)이 매립된 파이프 게이트(PG)를 포함하는 기판(101) 상에 제1 층간 절연막(121) 및 제1 희생막(123A)을 적층한다. 제1 층간 절연막(121) 및 제1 희생막(123A)은 기판(101)에 인접하여 형성되므로 기판(101)의 손상을 최소화할 수 있는 제1 증착 방식으로 증착한다. 예를 들어, 제1 증착 방식은 진공 상태에서 진행되는 LP-CVD(Low Pressure Chemical Vapor Deposition) 방식일 수 있다. LP-CVD방식은 플라즈마를 이용하지 않으므로 기판(101)을 손상시키지 않는다. 제1 희생막(123A)은 제1 층간 절연막(121)과 후속에서 형성되는 제2 층간 절연막들에 대한 식각 선택비를 갖는 물질로 형성된다. 예를 들어, 제1 희생막(123A)은 질화막으로 형성될 수 있다. 제1 층간 절연막(121)은 산화막으로 형성될 수 있다.
도 2b를 참조하면, 제1 희생막(123A) 내부에 이온을 주입하여 이온이 주입된 제1 희생막(123B)을 형성한다. 제1 희생막(123A) 내에 주입된 이온은 제1 희생막(123A)을 구성하는 원소들간 결합력을 약화시키거나, 제1 희생막(123A)을 구성하는 원소들간 결합을 끊을 수 있다. 이로써, 이온이 주입되기 전 제1 희생막(123A)의 식각률에 비해 이온이 주입된 제1 희생막(123B)의 식각률을 더 높일 수 있다.
이온 주입 공정시 이온 주입 에너지를 제어하여 이온이 주입되는 깊이를 제1 희생막(123A) 내부로 조절할 수 있다. 이로써, 이온 주입 공정의 영향으로 기판(101)이 손상되는 현상을 방지할 수 있다.
도 2c를 참조하면, 제1 희생막(123B) 상부에 제2 층간 절연막들(131A 내지 131F) 및 제2 희생막들(133A 내지 133E)을 교대로 적층한다. 제2 층간 절연막들(131A 내지 131F) 및 제2 희생막들(133A 내지 133E)은 교대로 증착하기에 용이한 제2 증착 방식으로 형성된다. 예를 들어 제2 증착 방식은 PE-CVD(Plasma-Enhanced Chemical Vapor Deposition) 방식일 수 있다.
제2 희생막들(133A~133E)은 제1 및 제2 층간 절연막들(121, 131A 내지 131F)에 대한 식각 선택비를 갖는 물질막으로 형성된다. 예를 들어, 제2 희생막들(133A 내지 133E)은 질화막으로 형성될 수 있다. 제2 층간 절연막들(131A 내지 131F)은 산화막으로 형성될 수 있다.
도 2d를 참조하면, 제2 층간 절연막들(131A 내지 131F), 제2 희생막들(133A 내지 133E), 제1 희생막(123B), 및 제1 층간 절연막(121)을 관통하여 파이프 희생막들(107) 각각을 개구시키는 홀 들(141)을 형성한다. 파이프 희생막(107) 상부에 제2 도전막(105B)이 형성된 경우, 홀 들(141)은 제2 도전막(105B)을 더 관통한다.
홀 들(141)은 포토리소그래피 공정을 통해 형성된 마스크를 식각 베리어로 제2 층간 절연막들(131A 내지 131F), 제2 희생막들(133A 내지 133E), 제1 희생막(123B), 및 제1 층간 절연막(121)을 식각하여 형성할 수 있다. 마스크는 홀 들(141) 형성 후 제거될 수 있다.
파이프 희생막들(107) 각각은 한 쌍의 홀 들(141)을 통해 노출될 수 있다. 이 때, 한 쌍의 홀 들(141)은 파이프 희생막들(107) 각각의 양 단에 배치될 수 있다.
도 2e를 참조하면, 홀 들(141)을 통해 식각 물질을 침투시켜 파이프 희생막들(107)을 식각 공정으로 제거한다. 파이프 희생막(107)을 제거하는 동안 제1 및 제2 층간 절연막들(121, 131A 내지 131F)을 보호하기 위해, 파이프 희생막들(107)을 제거하기 전 홀 들(141) 측벽에 보호막(미도시)이 더 형성될 수 있다. 보호막은 파이프 희생막들(107)에 대한 식각 선택비를 갖는 물질막으로 형성될 수 있다. 보호막은 파이프 희생막들(107) 제거 후 제거될 수 있다. 파이프 희생막들(107)이 제거됨에 따라, 파이프 트렌치가 개구된다.
이어서, 홀 들(141)의 표면 및 파이프 트렌치의 표면을 따라 채널막(151)을 형성한다. 채널막(151)은 실리콘 막으로 형성될 수 있다. 도면에 도시하진 않았으나, 채널막(151)을 형성하기 전, 홀 들(141)의 표면 및 파이프 트렌치의 표면을 따라 터널 절연막(미도시)이 더 형성될 수 있다. 또한 터널 절연막을 형성하기 전 전하 트랩막(미도시)이 더 형성될 수 있다. 그리고, 전하 트랩막을 형성하기 전 전하 차단막(미도시)이 더 형성될 수 있다. 전하 트랩막은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다.
채널막(151)이 형성된 홀 들(141) 및 파이프 트렌치 내부를 절연막(153)으로 채울 수 있다. 절연막(153)은 좁은 공간을 채우기 용이한 SOD(Spin on Dielectric)막으로 형성될 수 있다. 이 후, 홀 들(141)의 상부를 개구시키기 위해 절연막(153)의 일부를 식각하는 공정을 더 실시할 수 있다. 이 경우, 개구된 홀 들(141)의 상부를 매립 패턴(155)으로 채운다. 매립 패턴(155)은 도프트 실리콘막으로 형성될 수 있다.
상술한 바와는 다르게 채널막(151)은 홀 들(141) 및 파이프 트렌치 내부를 채우도록 형성될 수 있으며, 이 경우 절연막(153) 및 매립 패턴(155)의 형성 공정을 생략할 수 있다.
제2 도전막(105B)이 형성된 경우, 파이프 트렌치 내부에 형성된 채널막의 상면이 제2 도전막(105B)에 의해 덮인다. 이에 따라, 파이프 트렌치 내부에 형성된 채널막에 가해지는 전계를 제2 도전막(105B)을 통해 강화할 수 있어 채널 전류를 개선할 수 있다.
도면에 도시하진 않았으나, 제2 층간 절연막들(131A 내지 131F), 제2 희생막들(133A 내지 133E), 제1 희생막(123B), 및 제1 층간 절연막(121)을 식각하여 계단 구조를 형성할 수 있다. 계단 구조는 제2 층간 절연막들(131A 내지 131F), 제2 희생막들(133A 내지 133E), 제1 희생막(123B), 및 제1 층간 절연막(121) 상부에 포토레지스트 패턴(미도시)을 형성하는 공정과, 포토레지스트 패턴에 의해 가려지지 않은 최상층의 제2 층간 절연막(131F)과 최상층의 제2 희생막(133A)을 식각하는 공정을 반복 실시함으로써 형성할 수 있다. 여기서, 제2 층간 절연막(131F)과 제2 희생막(133A)을 식각하는 공정을 반복실시할 때 마다 포토레지스트 패턴의 크기를 줄인다.
도 2f를 참조하면, 홀 들(141) 사이의 제2 층간 절연막들(131A 내지 131F), 제2 희생막들(133A 내지 133E), 제1 희생막(123B), 및 제1 층간 절연막(121)을 식각하여 슬릿(171)을 형성한다. 슬릿(171)은 제2 희생막들(133A 내지133E) 및 제1 희생막(123B)을 개구시킨다.
이어서, 슬릿(171)을 통해 노출된 제2 희생막들(133A 내지 133F) 및 제1 희생막(123B)을 선택적으로 제거하여 리세스 영역들(R)을 형성한다. 리세스 영역들(R)을 형성하기 위한 식각 공정은 습식 식각 방식으로 실시될 수 있다. 리세스 영역들(R)은 도전막 패턴들이 형성될 영역이다.
이온이 주입되지 않은 제1 희생막(도 2a의 123A)은 제2 희생막들(133A 내지 133E)과 같이 질화막일 수 있으며, 제2 희생막들(133A 내지 133E)과 다른 증착 방식으로 형성된다. 이 경우, 이온이 주입되지 않은 제1 희생막(123A)과 제2 희생막들(133A 내지 133E) 간 식각 선택비 차이가 발생할 수 있다. 예를 들어 PE-CVD 방식으로 증착된 질화막들인 제2 희생막들(133A 내지 133E)에 비해 LP-CVD방식으로 증착된 질화막인 제1 희생막(123A)이 더 느리게 식각될 수 있다. 따라서, 제1 희생막(123A)에 이온을 주입하지 않은 상태에서 리세스 영역들(R)을 형성하기 위한 식각 공정을 실시한다면, 최하층 리세스 영역들(R) 내부에 제1 희생막(123A)이 잔류할 수 있다. 이 경우, 잔류된 제1 희생막(123A)이 반도체 메모리 소자의 불량을 유발하여 반도체 메모리 소자의 신뢰성을 열화시킬 수 있다.
본 발명의 실시 예에서는 리세스 영역들(R)을 형성하기 위한 식각 공정 전, 도 2b에서 상술하였듯 제1 희생막(123A) 내부에 이온을 주입한다. 이로써, 제1 희생막(123A)을 구성하는 원소들간 결합력이 약화되거나, 제1 희생막(123A)을 구성하는 원소들간 결합이 끊어져 이온이 주입된 제1 희생막(123B)이 형성된다. 따라서 이온이 주입된 제1 희생막(123B)의 식각률은 이온을 주입하기 전 제1 희생막(123A) 보다 높아질 수 있다. 그 결과, 이온이 주입된 제1 희생막(123B)의 식각률은 제2 희생막들(133A 내지 133E)과 유사하게 형성될 수 있으므로 리세스 영역들(R)을 형성하기 위한 식각 공정을 통해 제1 희생막(123B)이 잔류되지 않도록 할 수 있다. 그 결과, 본 발명의 실시 예에서는 반도체 메모리 소자의 신뢰성을 개선할 수 있다.
도 2g를 참조하면, 리세스 영역들(R) 내부를 채우는 도전막 형성 후, 슬릿(171) 내부에 형성된 도전막을 식각 공정으로 제거하여 리세스 영역들(R) 내부에 슬릿(171)에 의해 분리된 도전막 패턴들(173)을 형성한다. 도 2e에서 상술한 채널막(151) 형성 공정 이전 터널 절연막, 전하 트랩막 및 전하 차단막이 중 어느 하나가 홀 들 내부 및 파이프 트렌치 내부에 형성되지 않았을 수 있다. 이 경우, 도면에 도시하진 않았으나, 도전막 패턴들(173)을 형성하기 전 리세스 영역들(R) 표면을 따라 터널 절연막, 전하 트랩막 및 유전체막이 중 어느 하나를 더 형성할 수 있다.
이 후, 슬릿(171)을 채울만큼 충분한 두께의 제3 층간 절연막(175)을 도전막 패턴들(173)이 형성된 전체 구조 상부에 형성한다. 제3 층간 절연막(175) 형성 후, 제3 층간 절연막(175)을 관통하여 매립 패턴(155)에 연결된 비트 라인 콘택(BCT)의 하단부와 소스 콘택(SCT)을 형성할 수 있다.
이어서, 비트 라인 콘택(BCT)의 하단부 및 소스 콘택(SCT)이 형성된 전체 구조 상부에 제4 층간 절연막(177)을 형성하고, 제4 층간 절연막(177)을 관통하여 소스 콘택(SCT)에 연결된 소스 라인(SL)이 형성될 수 있다.
이 후, 소스 라인(SL)이 형성된 전체 구조 상부에 제5 층간 절연막(179)을 형성한다. 이어서, 비트 라인 콘택(BCT)의 하단부 상에 형성된 제4 및 제5 층간 절연막들(177, 179)을 관통하여 비트 라인 콘택(BCT)의 하단부에 연결된 비트 라인 콘택(BCT)의 상단부를 형성할 수 있다.
비트 라인 콘택(BCT)의 상단부가 형성된 전체 구조 상부에 제6 층간 절연막(181)을 형성한다. 이 후, 제6 층간 절연막(181)을 관통하여 비트 라인 콘택(BCT)에 연결된 비트 라인(BL)을 형성한다.
상기에서는 셀 영역에 U자형 채널막을 포함하는 메모리 스트링을 형성하는 경우를 예로 들어 설명하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 도면에 도시하진 않았으나, 셀 영역에는 기판 상부로 돌출된 채널막을 따라 층간 절연막을 개재하여 적층된 하부 셀렉트 트랜지스터, 메모리 셀들, 및 상부 셀렉트 트랜지스터를 포함하는 메모리 스트링이 형성될 수 있다. 이 경우, 도 2a에서 상술한 파이프 게이트 형성 공정을 생략하고 소스 영역을 포함하는 기판 상에 제1 층간 절연막 및 제1 희생막을 형성할 수 있다. 이 후, 도 2b 내지 도 2d에서 상술한 바와 동일한 공정을 실시하여 제2 층간 절연막들 및 제2 희생막들을 형성하고, 홀 들을 형성한다. 이 때, 홀 들은 기판의 소스 영역을 노출시키도록 형성된다. 이 후, 홀 들 내부에 채널막을 형성한다. 채널막 형성 전, 홀 들 표면을 따라 전하 차단막, 전하 트랩막, 및 터널 절연막을 더 형성할 수 있다. 이 후, 도 2f에서 상술한 바와 같이 슬릿과 리세스 영역들을 형성하고 나서, 도 2g에서 상술한 바와 같이 리세스 영역들 내부에 도전막 패턴들을 형성한다. 이 때, 도전막 패턴들 중 최상층으로부터 적어도 한층의 도전막 패턴은 상부 셀렉트 트랜지스터의 상부 셀렉트 게이트로 이용될 수 있으며, 최하층으로부터 적어도 한층의 도전막 패턴은 하부 셀렉트 트랜지스터의 하부 셀렉트 게이트로 이용될 수 있다. 그리고, 상부 셀렉트 게이트와 하부 셀렉트 게이트 사이의 도전막 패턴들은 메모리 셀들의 워드 라인들로 이용될 수 있다.
도 3은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1100)은 불휘발성 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
불휘발성 메모리 소자(1120)는 도 1 내지 도 2g에서 상술한 실시예를 참조하여 설명한 불휘발성 메모리 소자를 포함한다. 또한, 불휘발성 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 비휘발성 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 불휘발성 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 불휘발성 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 RCM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 비휘발성 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 4는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 앞서 도 3을 참조하여 설명한 바와 같이, 불휘발성 메모리(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
101: 기판 123A, 123B: 제1 희생막
121, 131A 내지 131F: 층간 절연막 133A 내지 133E: 제2 희생막
141: 홀 171: 슬릿
R: 리세스 영역 173: 도전막 패턴

Claims (5)

  1. 기판 상에 제1 증착 방식으로 제1 희생막을 형성하는 단계;
    상기 제1 희생막 내에 이온을 주입하는 단계;
    상기 제1 희생막 상에 제2 증착 방식으로 층간 절연막들 및 제2 희생막들을 교대로 적층하는 단계;
    상기 층간 절연막들 및 상기 제2 희생막들과, 상기 제1 희생막을 관통하는 슬릿을 형성하는 단계; 및
    상기 슬릿을 통해 개구된 상기 제2 희생막들과 상기 제1 희생막을 제거하여 도전막 트렌치들을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 희생막 내에 주입된 이온은 상기 제1 희생막을 구성하는 원소들간 결합을 끊거나, 상기 제1 희생막을 구성하는 원소들간 결합력을 약화시키는 반도체 메모리 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1 증착 방식은 LP-CVD(Low Pressure Chemical Vapor Deposition) 방식인 반도체 메모리 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제2 증착 방식은 PE-CVD(Plasma-Enhanced Chemical Vapor Deposition) 방식인 반도체 메모리 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 슬릿을 형성하는 단계 이 전,
    상기 층간 절연막들 및 상기 제2 희생막들과, 상기 제1 희생막을 관통하는 홀들을 형성하는 단계; 및
    상기 홀 들 각각의 내부에 채널막들을 형성하는 단계를 더 포함하고,
    상기 도전막 트렌치를 형성하는 단계 이 후,
    상기 도전막 트렌치들 각각의 내부에 도전막 패턴들을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
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