JP2018041793A - 半導体装置の製造方法、基板処理装置およびプログラム - Google Patents

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Abstract

【課題】三次元構造のフラッシュメモリにおいても、良好な特性の半導体装置を形成可能とする。
【解決手段】
上記課題を解決するために、基板上に絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜上に犠牲膜を形成する犠牲膜形成工程と、前記犠牲膜と前記絶縁膜の膜応力差を低減するよう改質する改質工程と、を一つの組み合わせとして複数回繰り返して前記絶縁膜と前記犠牲膜を積層した積層構造を形成する技術を提供する。
【選択図】図1

Description

本発明は、半導体装置の製造方法、基板処理装置およびプログラムに関する。
近年、半導体装置は高集積化の傾向にある。それを実現する方法の一つとして、電極等を三次元的に配列する三次元構造が提案されている。このような半導体装置は、例えば特許文献1に開示されている。
フラッシュメモリの三次元構造を形成する過程においては、絶縁膜と犠牲膜とを交互に積層する必要がある。ところが、絶縁膜と犠牲膜との熱膨張率の違い等の理由から、シリコンウエハにストレスがかかり、形成する過程において積層膜が破壊される恐れがある。このような現象が半導体装置の特性の低下につながるおそれがある。
そこで本発明は、三次元構造のフラッシュメモリにおいても、良好な特性の半導体装置を形成可能な技術を提供することを目的とする。
特開2015−50466
上記課題を解決するために、基板上に絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜上に犠牲膜を形成する犠牲膜形成工程と、前記犠牲膜と前記絶縁膜の膜応力差を低減するよう改質する改質工程と、を一つの組み合わせとして複数回繰り返して前記絶縁膜と前記犠牲膜を積層した積層構造を形成する技術を提供する。
本発明に係る技術によれば、三次元構造のフラッシュメモリにおいても、良好な特性の半導体装置を形成可能な技術を提供することができる。
第一の実施形態に係る半導体装置の製造フローを説明する説明図である。 第一の実施形態に係るウエハの処理状態を説明する説明図である。 第一の実施形態に係るウエハの処理状態を説明する説明図である。 第一の実施形態に係るウエハの処理状態を説明する説明図である。 第一の実施形態に係るウエハの処理状態を説明する説明図である。 第一の実施形態に係るウエハの処理状態を説明する説明図である。 第一の実施形態に係るウエハの処理状態を説明する説明図である。 第一の実施形態に係るウエハの処理状態を説明する説明図である。 第一の実施形態に係るウエハの処理状態を説明する説明図である。 第一の実施形態に係る基板処理装置を説明する説明図である。 第一の実施形態に係る基板処理装置を説明する説明図である。 第二の実施形態に係る半導体装置の製造フローを説明する説明図である。 第二の実施形態に係るウエハの処理状態を説明する説明図である。 第二の実施形態に係るウエハの処理状態を説明する説明図である。 第二の実施形態に係るウエハの処理状態を説明する説明図である。 第二の実施形態に係るウエハの処理状態を説明する説明図である。 第二の実施形態に係るウエハの処理状態を説明する説明図である。 第二の実施形態に係るウエハの処理状態を説明する説明図である。 比較例に係るウエハの処理状態を説明する説明図である。
(第一の実施形態)
以下に本発明の第一の実施形態について説明する。
図1を用いて、半導体装置の製造工程の一工程を説明する。この工程では、電極を三次元的に構成した三次元構造の半導体装置を形成する。この半導体装置は、図9に記載のように、ウエハ100上に絶縁膜102と電極112とを交互に積層する積層構造である。以下に具体的なフローを説明する。
(S102)
第一絶縁膜形成工程S102について、図2を用いて説明する。図2は、半導体ウエハ100に形成する絶縁膜102を説明した図である。ウエハ100は、共通ソースライン(CSL、Common Source Line)101が形成されている。絶縁膜102は第一絶縁膜とも呼ぶ。
ここではウエハ100上に絶縁膜102を形成する。絶縁膜102はシリコン酸化(SiO)膜で構成される。SiO膜は、ウエハ100を所定温度に加熱すると共に、シリコン成分を主成分とするシリコン含有ガスと酸素成分を主成分とする酸素含有ガスとをウエハ100上に供給し形成する。なお、シリコン含有ガスは、後述するように例えば塩素等の不純物を含む。ここで、本工程にて使用するシリコン含有ガスと酸素含有ガスとをまとめて第一絶縁膜形成ガスと呼ぶ。なお、第一絶縁膜形成ガスを、単に絶縁膜形成ガスとも呼ぶ。
(S104)
犠牲膜形成工程S104について、図3を用いて説明する。図3では絶縁膜102上に犠牲膜103を形成する。犠牲膜103は、後述する犠牲膜除去工程S116にて除去されるものであり、絶縁膜102に対してエッチングの選択性を有するものである。エッチングの選択性を有するとは、エッチング液に晒された際、犠牲膜はエッチングされ、絶縁膜はエッチングされない性質を示す。
犠牲膜103は、例えばシリコン窒化(SiN)膜で構成される。SiN膜は、ウエハ100を所定温度に加熱すると共に、シリコン成分を主成分とするシリコン含有ガスと窒素成分を主成分とする窒素含有ガスとをウエハ100上に供給し形成する。なお、シリコン含有ガスは、後述するように例えば塩素等の不純物を含む。詳細は後述する。なお、形成メカニズムの違いにより、絶縁膜形成工程S102とはウエハ100の加熱温度が異なる。ここで、本工程にて使用するシリコン含有ガスと窒素含有ガスとをまとめて犠牲膜形成ガスと呼ぶ。
(S106)
犠牲膜改質工程S106について、図4を用いて説明する。犠牲膜改質工程は、単に改質工程とも呼ぶ。104は犠牲膜103を改質した改質犠牲膜である。ここでいう改質とは、犠牲膜103の膜応力を絶縁膜102の膜応力に近づける改質である。
以下に、改質を行う理由について、比較例である図19を用いて説明する。図19は、犠牲膜103を改質しない場合を示す。即ち、本工程を行わずに、絶縁膜102と犠牲膜103を交互に積層したものである。絶縁膜102は、下方から順に絶縁膜102(1)、絶縁膜102(2)、・・・、絶縁膜102(8)が構成されている。また、犠牲膜103は、下方から順に犠牲膜103(1)、犠牲膜103(2)、・・・、犠牲膜103(8)が構成されている。前述したように、絶縁膜102を形成する際は、ウエハ100を所定温度に加熱すると共に、シリコン含有ガスと酸素含有ガスとをウエハ100上に供給し形成する。また、犠牲膜103を形成する際は、ウエハ100を、絶縁膜102とは異なる所定温度に加熱すると共に、シリコン含有ガスと窒素含有ガスとをウエハ100上に供給し形成する。
ところで、一般的に、SiO膜は圧縮応力が高く、SiN膜は引張応力が高いことが知られている。即ち、SiO膜とSiN膜は、膜応力に関して逆の特性を有する。これらの応力の性質は、膜が加熱された場合に顕著となる。
図19においては、SiO膜で構成される絶縁膜102の形成とSiN膜で構成される犠牲膜103の形成を繰り返して形成するが、一部の膜では絶縁膜102と犠牲膜103が同時に存在した状態でウエハ100を加熱処理する。したがって絶縁膜102と犠牲膜103との間での応力差が顕著となり、例えば絶縁膜102と犠牲膜103との間で膜はがれ等が発生し、それが半導体装置の破壊や歩留まりの低減につながる恐れがある。
例えば犠牲膜103(5)を形成する際、ウエハ100を、SiN膜を形成する温度に加熱する。その際、犠牲膜103(5)よりも下方に設けられた絶縁膜102(1)から絶縁膜102(5)は圧縮応力が高くなり、犠牲膜103(1)から犠牲膜103(4)は引っ張り応力が高くなる。従って、絶縁膜102と犠牲膜103との間で応力差が発生する。その応力差は半導体装置の破壊につながる恐れがある。
このような応力差を低減するために、本工程にて犠牲膜103を改質して改質犠牲膜104とし、犠牲膜103の膜応力を絶縁膜102の膜応力に近づける。改質方法の詳細は後述する。
(S108)
ここでは、上述の絶縁膜形成工程S102から犠牲膜改質工程S106の組み合わせが所定回数実施されたか否かを判断する。即ち、図5における絶縁膜102と改質犠牲膜104の組み合わせが所定数積層されたか否かを判断する。本実施形態においては、例えば8層とし、絶縁膜102を8層(絶縁膜102(1)から絶縁膜102(8))、改質犠牲膜104を8層(改質犠牲膜104(1)から改質犠牲膜104(8))を交互に形成する。なお、改質犠牲膜104は、下方から順に、改質犠牲膜104(1)、改質犠牲膜104(2)、・・・、改質犠牲膜104(8)が構成される。
所定回数実施していないと判断されたら、「NO」を選択し、第一絶縁膜形成工程S102に移行する。所定回数実施したと判断されたら、即ち所定層数形成されたと判断されたら、「YES」を選択し、第二絶縁膜形成工程S110に移行する。
(S110)
ここでは図5に記載の絶縁膜105を形成する。絶縁膜105は絶縁膜102と同様の方法で形成するものであり、改質犠牲膜104上に形成する。
(S112)
図6を用いて説明する。図6(a)は、図5と同様側面から見た図であり、図6(b)は図6(a)の構成を上方から見た図である。なお、図6(b)におけるα−α’における断面図が図6(a)に相当する。
ここでは、絶縁膜102、105と改質犠牲膜104の積層構造に対して、ホール106を形成する。図6(a)に記載のように、ホール106はCSL101を露出させるように形成される。ホール106は図6(b)に記載のように絶縁膜105の面内に複数設けられる。
(S114)
続いて、ホール充填工程S114を、図7を用いて説明する。ここでは、S112で形成したホール106の内側を電荷トラップ膜108等で充填する工程である。ホール106内には、外周側から順に保護膜107、ゲート電極間絶縁膜-電荷トラップ膜-トンネル絶縁膜の積層膜108、チャネルポリシリコン膜109、充填絶縁膜110が形成される。各膜は筒状に構成される。
例えば、保護膜107はSiOやメタル酸化膜で構成され、ゲート電極間絶縁膜-電荷トラップ膜-トンネル絶縁膜の積層膜108はSiO-SiN-SiO膜で構成される。改質犠牲膜104を除去する際に積層膜108にダメージが入るのを避けるべく、ホール106の内壁表面に、保護膜107を設け保護している。
(S116)
続いて、図8を用いて犠牲膜除去工程S116を説明する。犠牲膜除去工程S116では、改質された改質犠牲膜104をウエットエッチングで除去する。除去した結果、改質犠牲膜104が形成されていた位置に空隙111が形成される。ここでは、下方から順に、空隙111(1)、空隙111(2)、・・・、空隙111(8)が形成される。
(S118)
続いて図9を用いて導電膜形成工程S118を説明する。導電膜形成工程S118では、電極となる導電膜112を空隙111に形成する。導電膜は例えばタングステン等で構成される。ここでは、導電膜112は、下方から順に、導電膜112(1)、導電膜112(2)、・・・、導電膜112(8)が構成される。
続いて、第一絶縁膜形成工程S102、犠牲膜形成工程S104で使用する基板処理装置200および形成方法を説明する。基板処理装置200に関しては図10を用いて説明する。
(基板処理装置)
(処理容器)
図例のように、基板処理装置200は、処理容器(容器)202を備えている。容器202は、例えば横断面が円形であり扁平な密閉容器として構成されている。また、容器202は、例えばアルミニウム(Al)やステンレス(SUS)などの金属材料により構成されている。容器202内には、シリコンウエハ等のウエハ100を処理する処理空間205と、ウエハ100を処理空間205に搬送する際にウエハ100が通過する搬送空間206とが形成されている。容器202は、上部容器202aと下部容器202bで構成される。上部容器202aと下部容器202bの間には仕切り板208が設けられる。
下部容器202bの側面には、ゲートバルブ203に隣接した基板搬入出口204が設けられており、ウエハ100は基板搬入出口204を介して図示しない搬送室との間を移動する。下部容器202bの底部には、リフトピン207が複数設けられている。
処理空間205には、ウエハ100を支持する基板支持部210が配される。基板支持部210は、ウエハ100を載置する基板載置面211と、基板載置面211を表面に持つ基板載置台212、基板載置台212内に設けられた加熱源としてのヒータ213とバイアス電極215を主に有する。基板載置台212には、リフトピン207が貫通する貫通孔214が、リフトピン207と対応する位置にそれぞれ設けられている。ヒータ213には図示しないヒータ制御部が接続され、コントローラ280の指示によって所望の温度に加熱される。バイアス電極215には図示しないバイアス電極制御部が接続され、コントローラの指示によって、ウエハ100へのプラズマ引き込み量を調整する。
基板載置台212は、シャフト217によって支持される。シャフト217は、処理容器202の底部を貫通しており、さらに処理容器202の外部で昇降部218に接続されている。
昇降部218はシャフト217を支持する支持軸と、支持軸を昇降させたり回転させたりする作動部を主に有する。作動部は、例えば昇降を実現するためのモータを含む昇降機構と、支持軸を回転させるための歯車等の回転機構を有する。
昇降部218を作動させてシャフト217および基板載置台212を昇降させることにより、基板載置台212は、載置面211上に載置されるウエハ100を昇降させることが可能となっている。なお、シャフト217下端部の周囲はベローズ219により覆われており、これにより処理空間205内は気密に保持されている。
基板載置台212は、ウエハ100の搬送時には、基板載置面211が基板搬入出口204に対向する位置まで下降し、ウエハ100の処理時には、図10で示されるように、ウエハ100が処理空間205内の処理位置となるまで上昇する。
処理空間205の上部(上流側)には、ガス分散機構としてのシャワーヘッド230が設けられている。シャワーヘッド230の蓋231には貫通孔231aが設けられる。貫通孔231aは後述するガス供給管242と連通する。
シャワーヘッド230は、ガスを分散させるための分散機構としての分散板234を備えている。この分散板234の上流側がバッファ空間232であり、下流側が処理空間205である。分散板234には、複数の貫通孔234aが設けられている。分散板234は、基板載置面211と対向するように配置されている。分散板234は例えば円盤状に構成される。貫通孔234aは分散板234の全面にわたって設けられている。
上部容器202aはフランジを有し、フランジ上に支持ブロック233が載置され、固定される。支持ブロック233はフランジ233aを有し、フランジ233a上には分散板234が載置され、固定される。更に、蓋231は支持ブロック233の上面に固定される。
(供給部)
シャワーヘッド230の蓋231に設けられたガス導入孔231aと連通するよう、蓋231には共通ガス供給管242が接続される。共通ガス供給管242には、第一ガス供給管243a、第二ガス供給管244a、第三ガス供給管245a、改質ガス供給管246aが接続されている。
(第一ガス供給系)
第一ガス供給管243aには、上流方向から順に、第一ガス源243b、流量制御器(流量制御部)であるマスフローコントローラ(MFC)243c、及び開閉弁であるバルブ243dが設けられている。
第一ガス源243bは第一元素を含有する第一ガス(「第一元素含有ガス」とも呼ぶ。)源である。第一元素含有ガスは、原料ガス、すなわち、処理ガスの一つである。ここで、第一元素は、シリコン(Si)である。すなわち、第一元素含有ガスは、シリコン含有ガスである。具体的には、シリコン含有ガスとして、ジクロロシラン(ClSi。DCSとも呼ぶ)やヘキサクロロジシラン(SiCl。HCDSとも呼ぶ。)ガスが用いられる。
主に、第一ガス供給管243a、マスフローコントローラ243c、バルブ243dにより、第一ガス供給系243(シリコン含有ガス供給系ともいう)が構成される。
(第二ガス供給系)
第二ガス供給管244aには、上流方向から順に、第二ガス源244b、流量制御器(流量制御部)であるマスフローコントローラ(MFC)244c、及び開閉弁であるバルブ244dが設けられている。
第二ガス源244bは第二元素を含有する第二ガス(以下、「第二元素含有ガス」とも呼ぶ。)源である。第二元素含有ガスは、処理ガスの一つである。なお、第二元素含有ガスは、反応ガスとして考えてもよい。
ここで、第二元素含有ガスは、第一元素と異なる第二元素を含有する。第二元素としては、例えば、酸素(O)、窒素(N)、炭素(C)のいずれか一つである。本実施形態では、第二元素含有ガスは、例えば窒素含有ガスであるとする。具体的には、窒素含有ガスとして、アンモニア(NH)ガスが用いられる。
ウエハ100をプラズマ状態の第二ガスで処理する場合、第二ガス供給管にプラズマ生成部としてのリモートプラズマユニット244eを設けてもよい。
主に、第二ガス供給管244a、マスフローコントローラ244c、バルブ244dにより、第二ガス供給系244(反応ガス供給系ともいう)が構成される。第二ガス供給系244に、リモートプラズマユニット244eを含めてもよい。
(第三ガス供給系)
第三ガス供給管245aには、上流方向から順に、第三ガス源245b、流量制御器(流量制御部)であるマスフローコントローラ(MFC)245c、及び開閉弁であるバルブ245dが設けられている。基板処理工程において、第三ガスをプラズマ状態とする場合は、第三ガス供給管245aにプラズマ生成部としてのリモートプラズマユニット245eを設けても良い。
第三ガス源245bは不活性ガス源である。不活性ガスは、例えば、窒素(N)ガスである。
主に、第三ガス供給管245a、マスフローコントローラ245c、バルブ245dにより、第三ガス供給系245が構成される。
不活性ガス源245bから供給される不活性ガスは、基板処理工程では、容器202やシャワーヘッド230内に留まったガスをパージするパージガスとして作用する。
(改質ガス供給系)
改質ガス供給管246aには、上流方向から順に、改質ガス源246b、流量制御器(流量制御部)であるマスフローコントローラ(MFC)246c、及び開閉弁であるバルブ246dが設けられている。基板処理工程において、改質ガスをプラズマ状態とする場合は、改質ガス供給管246aにプラズマ生成部としてのリモートプラズマユニット246eを設けても良い。
改質ガス源246bは改質ガス源である。改質ガスは、例えば、アルゴン(Ar)等、分子サイズの大きいガスである。
主に、改質ガス供給管246a、マスフローコントローラ246c、バルブ246dにより、改質ガス供給系246が構成される。
改質ガス源246bから供給される改質ガスは、基板処理工程では、シリコン窒化膜、シリコン酸化膜のいずれか、もしくは両方を改質するガスである。
(排気系)
容器202の雰囲気を排気する排気系を説明する。容器202には、処理空間205に連通するよう、排気管262が接続される。排気管262は、処理空間205の側方に設けられる。排気管262には、処理空間205内を所定の圧力に制御する圧力制御器であるAPC(AutoPressure Controller)266が設けられる。APC266は開度調整可能な弁体(図示せず)を有し、コントローラ280からの指示に応じて排気管262のコンダクタンスを調整する。また、排気管262においてAPC266の上流側にはバルブ267が設けられる。排気管262とバルブ267、APC266をまとめて排気系と呼ぶ。
更に、DP(Dry Pump。ドライポンプ)269が設けられる。図示のように、DP269は、排気管262を介して処理空間205の雰囲気を排気する。
(コントローラ)
基板処理装置200は、基板処理装置200の各部の動作を制御するコントローラ280を有している。コントローラ280は、図11に記載のように、演算部(CPU)280a、一時記憶部280b、記憶部280c、I/Oポート280dを少なくとも有する。コントローラ280は、I/Oポート280dを介して基板処理装置200の各構成に接続され、上位装置270や使用者の指示に応じて記憶部280cからプログラムやレシピを呼び出し、その内容に応じて各構成の動作を制御する。送受信制御は、例えば演算部280a内の送受信指示部280eが行う。なお、コントローラ280は、専用のコンピュータとして構成してもよいし、汎用のコンピュータとして構成してもよい。例えば、上述のプログラムを格納した外部記憶装置(例えば、磁気テープ、フレキシブルディスクやハードディスク等の磁気ディスク、CDやDVD等の光ディスク、MO等の光磁気ディスク、USBメモリ(USB Flash Drive)やメモリカード等の半導体メモリ)282を用意し、外部記憶装置282を用いて汎用のコンピュータにプログラムをインストールすることにより、本実施形態に係るコントローラ280を構成することができる。また、コンピュータにプログラムを供給するための手段は、外部記憶装置282を介して供給する場合に限らない。例えば、インターネットや専用回線等の通信手段を用いても良いし、上位装置280から受信部283を介して情報を受信し、外部記憶装置282を介さずにプログラムを供給するようにしてもよい。また、キーボードやタッチパネル等の入出力装置281を用いて、コントローラ280に指示をしても良い。
なお、記憶部280cや外部記憶装置282は、コンピュータ読み取り可能な記録媒体として構成される。以下、これらを総称して、単に記録媒体ともいう。なお、本明細書において記録媒体という言葉を用いた場合は、記憶部280c単体のみを含む場合、外部記憶装置282単体のみを含む場合、または、その両方を含む場合がある。
続いて、図1における犠牲膜形成工程S104、犠牲膜改質工程S106の詳細について説明する。
(犠牲膜形成工程S104)
以下、第一の処理ガスとしてHCDSガスを用い、第二の処理ガスとしてアンモニア(NH)ガスを用いて、犠牲膜103を形成する例について説明する。犠牲膜は、シリコン窒化膜(SiN膜)で構成される。
チャンバ202内に絶縁膜102が形成されたウエハ100を搬入したら、ゲートバルブ203を閉じてチャンバ202内を密閉する。その後、基板載置台212を上昇させることにより、基板載置台212に設けられた基板載置面211上にウエハ100を載置させ、さらに基板載置台212を上昇させることにより、前述した処理空間205内の処理位置(基板処理ポジション)までウエハ100を上昇させる。
ウエハ100を基板載置台212の上に載置する際は、基板載置台212の内部に埋め込まれたヒータ213に電力を供給し、ウエハ100の表面が所定の温度となるよう制御される。ウエハ100の温度は、例えば室温以上800℃以下であり、好ましくは、室温以上であって700℃以下である。この際、ヒータ213の温度は、図示しない温度センサにより検出された温度情報に基づいてコントローラ280が制御値を抽出し、温度制御部220によってヒータ213への通電具合を制御することによって調整される。
ウエハ100が所定の温度に維持されたら、第一ガス供給系243からHCDSガスを処理空間205に供給すると共に、第二ガス供給系244からNHガスを供給する。このときNHガスは、リモートプラズマユニット244eによってプラズマ状態とされる。
処理空間205では、熱分解されたHCDSガスとプラズマ状態のNHガスが存在する。即ち、処理空間205にはSi、塩素(Cl)、窒素(N)、水素(H)の各成分が混合した状態で存在する。この中で、主にSiと窒素が結合することで、図3に記載のように、ウエハ100上にSiN膜で構成される犠牲膜103が形成される。所望の膜厚の犠牲膜103を形成したら、処理空間205へのHCDSガス供給、NHガス供給を停止すると共に、処理空間205からHCDSガス、NHガスを排気する。排気する際は、第三ガス供給系からNガスを供給し、残留ガスをパージする。
ところで、前述のようにSiN膜の主成分であるSiとNのほかに、不純物としての塩素(Cl)、水素(H)の各成分が処理空間205内に同時に存在するため、SiN膜が形成される過程では、SiがClやHと結合したり、Siと結合したNがClやHと結合したりしてしまう。それらはSiN膜中に入り込む。発明者による鋭意研究の結果、不純物との結合が引張応力の一因であることを見出した。
前述のように、犠牲膜103の引張応力は絶縁膜102との応力差につながるものである。そこで本実施形態においては、犠牲膜103の引張応力を絶縁膜102の膜応力に近づけるよう、犠牲膜改質工程S106にて改質処理を行う。
(犠牲膜改質工程S106)
続いて、犠牲膜改質工程S106の詳細を説明する。ここでは、改質ガスとしてアルゴン(Ar)ガスを用いる。処理空間205に残留したHCDSガス、NHガスを排気したら、改質ガス供給系246からプラズマ状態のArガスを供給する。Arガスを供給する間、バイアス電極215を稼動させて、犠牲膜103にArガスプラズマのイオン成分を引き寄せる。
前述のように、犠牲膜103中には、SiとClが結合したSi-Cl結合、SiとHが結合したSi-H結合、Si-NとClが結合したSi-NCl結合、Si-NとHが結合したSi-NH結合が存在する。Arプラズマのイオン成分は犠牲膜103に衝突し、各結合間を切断し、図4のように犠牲膜を改質する。本実施形態においては、改質された犠牲膜103を改質犠牲膜104と呼ぶ。このように、不純物との結合を切断することで、犠牲膜103の膜応力である引張応力を低減させる。
ところで、本工程では不純物との結合だけでなく、Si−N結合も切断する可能性がある。仮に切断されると、膜密度が低下するなど、膜質が悪くなることが考えられる。しかしながら、図8に記載のように、犠牲膜103は後の犠牲膜除去工程S116にて除去されるので、膜質が悪くなっても問題がない。
このように、犠牲膜103を犠牲膜103の引張応力を低減させた改質犠牲膜104に改質することで、図5から図7のように絶縁膜102と改質犠牲膜104を交互に積層したとしても、応力差等に起因する半導体装置の破壊や歩留まりの低減を抑制することができる。
なお、本実施形態においては犠牲膜103の形成と、犠牲膜103を改質犠牲膜104に改質する工程とを、一つの容器202内で行ったが、それに限るものではない。例えば、それぞれの工程に対応した別々の容器を準備し、ウエハを容器間で移動させて処理しても良い。この場合、例えば雰囲気の排気など工程間の処理条件の調整が不要となったり、あるいはイオン注入装置など専用の用品を設けることができるので、生産性を向上させることができる。一方、本実施形態のように同じ容器で処理をする場合、移動に伴うゲートバルブの開閉が不要となるので、それに起因するパーティクルの発生を抑制することができる。
(第二の実施形態)
続いて第二の実施形態について説明する。
第二の実施形態は、主に次の点で第一の実施形態と相違する。一つ目の相違点は、改質する膜が異なる点である。二つ目の相違点は、犠牲膜改質工程S106が存在しない替わりに、絶縁膜改質工程S202、絶縁膜修復工程S204が存在する点である。
以下に、図12から図18を用いて、第一の実施形態との相違点を中心に、具体例を説明する。尚、第一の実施形態と同様の内容については説明を省略する。
(S102)
第一絶縁膜形成工程S102は第一の実施形態と同様であり、図2に記載のようにウエハ100上に絶縁膜102を形成する。このとき、図10に記載の装置にて絶縁膜102を形成してもよい。この場合、第二ガスが、第一の実施形態では窒素含有ガス(NHガス)を例にして説明したが、第二の実施形態においては酸素含有ガス(Oガス)に置き換えた構成とする。また、第一ガスが、第一の実施形態ではシリコン含有ガスとしてHCDSガスを例にして説明したが、第二の実施形態においてはTEOS(オルトケイ酸テトラエチル、Si(OCH5))ガス)に置き換えた構成とする。
絶縁膜102を形成する際は、第一ガス供給系からTEOSガスを供給すると共に、第二ガス供給系からプラズマ状のOガスを供給する。所望の膜厚の絶縁膜102を形成したら、処理空間205へのTEOSガス供給、Oガス供給を停止すると共に、処理空間205から残留したTEOSガス、Oガスを排気する。
(S202)
絶縁膜改質工程S202について、図13を用いて説明する。ここでは、絶縁膜102を改質して改質絶縁膜113を形成する。ここでいう改質とは、絶縁膜102の膜応力を犠牲膜103の膜応力に近づける改質である。この改質をすることで、第一の実施形態と同様に、積層膜を形成する過程においても、改質絶縁膜113と膜応力差を発生させることがない。詳細は後述する。
(S106からS108)
第一の実施形態と同様の処理を行い、図14のように改質絶縁膜113上に犠牲膜103を形成し、更に図15に記載のように改質絶縁膜113と犠牲膜103を交互に積層した積層膜を形成する。ここでは、改質絶縁膜113は、下方から順に改質絶縁膜113(1)、改質絶縁膜113(2)、・・・、改質絶縁膜113(8)が構成されている。
(S110からS114)
第一の実施形態と同様の処理を行い、絶縁膜105を形成する。その後ホール106を形成し、ホール106内に外周側から順に保護膜107、ゲート電極間絶縁膜-電荷トラップ膜-トンネル絶縁膜の積層膜108、チャネルポリシリコン膜109、充填絶縁膜110を形成し、図15のような構造とする。
(S116)
続いて、第一の実施形態と同様、犠牲膜除去工程S116を行う。犠牲膜除去工程では、犠牲膜103をウエットエッチングで除去する。除去した結果、図16(a)に記載のように、犠牲膜103が形成されていた位置に空隙111が形成される。
(S204)
続いて絶縁膜修復工程S204を説明する。ここでいう絶縁膜とは、改質絶縁膜113を指す。故に、絶縁膜修復工程204を改質絶縁膜修復工程と呼んでも良い。後述するように改質工程S202で形成される改質絶縁膜113はウエットエッチング耐性が低くなるという問題がある。
そのため、犠牲膜除去工程S116にて犠牲膜103を除去する際、改質絶縁膜113の表面もエッチングされ、改質絶縁膜113の表面が荒れたり、改質絶縁膜113のエッチング量のばらつきが起きたりする恐れがある。図16(b)は図16(a)の一部を拡大した図であり、前述の表面荒れやエッチング量のばらつきを説明する図である。
改質絶縁膜113の表面が荒れたり、エッチング量のばらつきが起きると、図16(b)に記載のように、改質絶縁膜113間の高さが、ばらつき、凹凸が発生する。改質絶縁膜の高さのばらつきとは、水平方向における高さのばらつきであり、例えば改質絶縁膜113(4)と改質絶縁膜113(5)との間の距離h1、h2のばらつきをいう。もしくは、垂直方向におけるばらつきであり、例えば改質絶縁膜113(4)と改質絶縁膜改質113(4)の距離h1と、改質絶縁膜113(3)と改質絶縁膜113(4)との距離h3のばらつきをいう。
図16(b)のような状態で導電膜112の形成を試みた場合、水平方向や垂直方向において導電膜112の高さが異なってしまう可能性がある。例えば、導電膜112(4)の高さが水平方向において異なってしまう場合である。もしくは、導電膜112(3)と導電膜112(4)の高さが異なってしまう場合である。高さが異なると導電膜の抵抗値が異なってしまうので、特性のばらつきが起きるという問題がある。
また、エッチングのアスペクト比が高く、図16(b)に記載のように改質絶縁膜113に凹凸が形成された場合、導電膜112にも改質絶縁膜113の形状に対応した凹凸形状が形成される。導電膜112の凸部(例えばβに形成される導電膜)は電界が集中するため、凹部と比べて特性のばらつきが起きるという問題がある。
そこで本実施形態においては、改質絶縁膜113表面を修復する絶縁膜修復工程S204を行う。絶縁膜修復工程S204を行い、改質絶縁膜表面113を修復する。例えば、図17に記載のように、改質絶縁膜113表面に、改質絶絶縁膜113と同様の組成の絶縁膜114を形成する。このようにすることで、改質絶縁膜113の荒れを修復して凹凸を少なくし、前述の水平方向における高さのばらつきや、垂直方向における高さのばらつきを抑えるよう修復する。なお、絶縁膜114の形成方法については後述する。
尚、ここでは絶縁膜114を改めて形成したが、改質絶縁膜113の表面荒れやエッチング量のばらつきを抑制できればよく、絶縁膜の成分である酸素成分の拡散等の改質を行っても良い。
(S118)
続いて導電膜形成工程S118を説明する。導電膜形成工程S118では、図18に記載のように、電極となる導電膜112を空隙111に形成する。導電膜は例えばタングステン等で構成される。
続いて、第一絶縁膜形成工程S102、絶縁膜改質工程S202、絶縁膜修復工程S204の詳細を説明する。
(S102)
以下、第一の処理ガスとしてTEOSガスを用い、第二の処理ガスとして酸素(O)ガスを、絶縁膜102を形成する例について説明する。絶縁膜は、シリコン酸化膜(SiO膜)で構成される。
チャンバ202内にウエハ100を搬入したら、ゲートバルブ203を閉じてチャンバ202内を密閉する。その後、第一の実施形態と同様に、処理空間205内の処理位置(基板処理ポジション)までウエハ100を上昇させる。
ウエハ100を基板載置台212の上に載置する際は、基板載置台212の内部に埋め込まれたヒータ213に電力を供給し、ウエハ100の表面が所定の温度となるよう制御される。ウエハ100の温度は、例えば室温以上800℃以下であり、好ましくは、室温以上であって700℃以下である。この際、ヒータ213の温度は、温度センサにより検出された温度情報に基づいてコントローラ280が制御値を抽出し、温度制御部220によってヒータ213への通電具合を制御することによって調整される。
ウエハ100が所定の温度に維持されたら、第一ガス供給系243からTEOSガスを処理空間205に供給すると共に、第二ガス供給系244からOガスを供給する。このときOガスは、リモートプラズマユニット244eによってプラズマ状態とされる。
処理空間205では、熱分解されたTEOSガスとプラズマ状態のOガスが存在する。即ち、処理空間205にはSi、酸素(O)、水素(H)、炭素(C)の各成分が混合した状態で存在する。この中で、主にSiと酸素が結合することで、図2に記載のように、ウエハ100上にシリコン酸化膜で構成される絶縁膜102が形成される。所望の膜厚の絶縁膜102を形成したら、処理空間205へのTEOSガス供給、Oガス供給を停止すると共に、処理空間205からTEOSガス、Oガスを排気する。
(絶縁膜改質工程S202)
本工程では、改質ガスとしてアルゴン(Ar)ガスを用いる。ところで、前述のようにシリコン酸化膜の主成分であるSiとOのほかに、不純物としての水素(H)、炭素(C)の各成分が同時に存在するため、シリコン酸化膜が形成される過程では、SiがCやOと結合したり、Siと結合したOがCやHと結合したりしてしまう。それらがシリコン酸化膜中に存在する。発明者による鋭意研究の結果、不純物との結合が圧縮応力の一因であることを見出した。
前述のように、犠牲膜103の引張応力は絶縁膜102との応力差につながるものである。そこで本実施形態においては、絶縁膜102の圧縮応力を犠牲膜103の膜応力に近づけるよう、絶縁膜改質工程S202にて改質処理を行う。
続いて、絶縁膜改質工程S202の詳細を説明する。処理空間205に残留したTEOSガス、Oガスを排気したら、改質ガス供給系246からプラズマ状態のArガスを供給する。Arガスを供給する間、バイアス電極215を稼動させて、犠牲膜103にArガスプラズマのイオン成分を引き寄せる。
前述のように、絶縁膜102には、SiとCが結合したSi-C結合、SiとHが結合したSi-H結合、Si-OとCが結合したSi-OC結合、Si-OとHが結合したSi-OH結合が存在する。Arプラズマのイオン成分は絶縁膜102に衝突し、各結合間を切断し、図13のように犠牲膜を改質する。本実施形態においては、改質された絶縁膜102を改質絶縁膜113と呼ぶ。このように、不純物との結合を切断することで、犠牲膜103の膜応力である圧縮応力を低減させる。
(S204)
続いて絶縁膜修復工程S204について説明する。
絶縁膜改質工程S202では、不純物との結合だけでなく、Si−O結合も切断する可能性がある。仮に切断されると、膜密度が低下するなどしてウエットエッチング耐性が低くなることが考えられる。そのため、前述のように、犠牲膜除去工程S116にて、改質絶縁膜113がエッチングされてしまう。
そこで本工程においては、エッチングされた改質絶縁膜113を修復する。以下にその具体的な方法について説明する。ここでは、図10に記載の装置を用いた修復方法を例にして説明する。
第一の処理ガスとしてTEOSガスを用い、第二の処理ガスとして酸素(O)ガスを用いて絶縁膜114を形成する例について説明する。絶縁膜114は、絶縁膜102と同様にシリコン酸化膜(SiO膜)で構成される。
犠牲膜除去工程S116にて処理されたウエハ100をチャンバ202内に搬入したら、ゲートバルブ203を閉じてチャンバ202内を密閉する。その後、第一の実施形態と同様に、処理空間205内の処理位置(基板処理ポジション)までウエハ100を上昇させる。
ウエハ100を基板載置台212の上に載置する際は、基板載置台212の内部に埋め込まれたヒータ213に電力を供給し、ウエハ100の表面が所定の温度となるよう制御される。ウエハ100の温度は、例えば室温以上800℃以下であり、好ましくは、室温以上であって700℃以下である。この際、ヒータ213の温度は、温度センサにより検出された温度情報に基づいてコントローラ280が制御値を抽出し、温度制御部220によってヒータ213への通電具合を制御することによって調整される。
ウエハ100が所定の温度に維持されたら、第一ガス供給系243からTEOSガスを処理空間205に供給する。熱分解されたTEOSガスのうちシリコン成分が改質絶縁膜113上に付着し、シリコン含有膜を形成する。所望の時間経過後、TEOSガスを処理空間205から排気する。このとき改質絶縁膜113上に付着しなかったH等の不純物成分が排気される。その後Oガスを処理空間205に供給する。Oガスはシリコン含有膜と反応し、SiOで構成される膜を形成する。更には、シリコン含有膜中のCやHと反応してCOやHOを生成し、気体となる。所望の時間経過後、Oガス、CO、HOを処理空間205から排気する。以上のTEOSガス供給からOガス排気を一つのサイクルとして繰り返すことで、SiO膜が積層され、所望の厚みのSiO膜として、絶縁膜114を形成する。このようにして改質絶縁膜113の凹凸を修復する。修復することで、改質絶縁膜113の表面荒れやエッチング量のばらつきを修復することができる。
なお、上記実施形態では絶縁膜、もしくは犠牲膜のいずれかの膜応力を調整していたがそれに限るものではなく、例えば両方の膜応力を調整しても良い。
また、上記実施形態では、シリコン含有ガスとしてHCDSやTEOSを用い、酸素含有ガスとしてOを用い、窒素含有ガスとしてNHを用いる例を説明したが、それに限るものではない。当然に同様の効果を得られれば適宜置き換え可能である。
また、第一の実施形態においては絶縁膜の形成を犠牲膜の形成装置とは別の装置で形成した例を説明したが、それに限るものではなく、例えば同じ装置で形成しても良い。この場合、第一絶縁膜形成工程、犠牲膜形成工程と、それらの改質工程を一つの容器で行うことができるので、絶縁膜と犠牲膜との間に不純物が混入することが抑制され、従って半導体装置の特性を著しく向上させることができる。
また、本実施形態においては、改質をプラズマ状態のArで行ったが、それに限るものではなく、例えばイオン注入装置を別途準備し、そこで生成されたイオンを犠牲膜に注入し、不純物との結合を切断してもよい。この場合、Arに限らず、例えばゲルマニウム(Ge)等、膜の特性に直接影響の無いイオンサイズの大きい成分を使用するのが望ましい。
また、本実施形態においては、絶縁膜と犠牲膜の熱膨張率差により、半導体装置の破壊が起きる例について説明したが、それに限るものではない。例えば、図6に記載のホール106を形成した際に、絶縁膜または犠牲膜の膜応力の問題から、半導体装置の破壊が起きる恐れがある。しかしながら、上記実施形態のように、絶縁膜の膜応力を低減、あるいは犠牲膜の膜応力を低減することで、ホール106を形成した際の半導体装置の破壊を防ぐことができる。
100 ウエハ(基板)
102 絶縁膜
103 犠牲膜
200 基板処理装置

Claims (10)

  1. 基板上に絶縁膜を形成する絶縁膜形成工程と、
    前記絶縁膜上に犠牲膜を形成する犠牲膜形成工程と、
    前記犠牲膜と前記絶縁膜の膜応力差を低減するよう改質する改質工程と、
    を一つの組み合わせとして複数回繰り返して前記絶縁膜と前記犠牲膜を積層した積層構造を形成する半導体装置の製造方法。
  2. 前記犠牲膜形成工程では、少なくともシリコン成分と不純物とを有するシリコン含有ガスと、窒素成分を有する窒素含有ガスとを用いて前記犠牲膜を形成し、
    前記改質工程では前記犠牲膜中の前記窒素成分と前記不純物との結合、もしくは前記シリコン成分と前記不純物との結合を切断し、前記犠牲膜の引張応力を低減するよう改質する
    請求項1に記載の半導体装置の製造方法。
  3. 前記改質工程は、前記犠牲膜形成工程が終了してから前記絶縁膜形成工程が開始されるまでの間に行われる請求項1または請求項2に記載の半導体装置の製造方法。
  4. 前記積層構造を形成した後、前記犠牲膜を除去して空隙を形成する犠牲膜除去工程と、
    前記空隙に導電膜を形成する導電膜形成工程と
    を有する請求項1から請求項3のうち、いずれか一項に記載の半導体装置の製造方法。
  5. 前記絶縁膜を形成する工程では、少なくともシリコン成分と不純物とを有するシリコン含有ガスと、酸素成分を有する酸素含有ガスとを用いて形成し、
    前記改質工程では前記絶縁膜中の前記酸素成分と前記不純物との結合、もしくは前記シリコン成分と前記不純物との結合を切断し、前記絶縁膜の圧縮応力を低減するよう改質する
    請求項1記載の半導体装置の製造方法。
  6. 前記改質工程は、前記絶縁膜形成工程が終了してから前記犠牲膜形成工程が開始されるまでの間に行われる請求項1または請求項5に記載の半導体装置の製造方法。
  7. 前記積層構造を形成した後、前記犠牲膜を除去して空隙を形成する犠牲膜除去工程と、
    前記空隙を形成した後、前記絶縁膜を修復する絶縁膜修復工程と、
    前記空隙に導電膜を形成する導電膜形成工程と、
    を有する請求項1、請求項5、または請求項6のうち、いずれか一項に記載の半導体装置の製造方法。
  8. 表面に絶縁膜が形成された基板を処理空間に配された基板載置部に載置する工程と、
    前記絶縁膜上に、少なくともシリコン成分と不純物とを有するシリコン含有ガスと、少なくとも酸素成分を有する酸素含有ガスとを用いて犠牲膜を形成する犠牲膜形成工程と、
    前記犠牲膜と前記絶縁膜の膜応力差を低減するよう改質する改質工程と、
    を有する半導体装置の製造方法。
  9. 処理空間に配され、基板を載置する基板載置部と、
    前記処理空間にガスを供給するガス供給部と、
    前記ガス供給部から絶縁膜形成ガスを供給して、前記基板上に絶縁膜を形成する処理と、
    前記ガス供給部から犠牲膜形成ガスを供給して、前記絶縁膜上に犠牲膜を形成する処理と、
    前記ガス供給部から改質ガスを供給して、前記犠牲膜と前記絶縁膜の膜応力差を低減するよう改質する改質処理と、
    を一つの組み合わせとして複数回繰り返して前記絶縁膜と前記犠牲膜を積層した積層構造を形成するよう制御する制御部と、
    を有する基板処理装置。
  10. 基板上に絶縁膜を形成する手順と、
    前記絶縁膜上に犠牲膜を形成する手順と、
    前記犠牲膜と前記絶縁膜の膜応力差を低減するよう改質する手順と、
    を一つの組み合わせとして複数回繰り返して前記第一絶縁膜と前記犠牲膜との積層膜を形成する手順と、
    をコンピュータによって基板処理装置に実行させるプログラム。


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KR1020160169521A KR101965138B1 (ko) 2016-09-06 2016-12-13 반도체 장치의 제조 방법, 기판 처리 장치 및 기록 매체
US15/385,133 US9685455B1 (en) 2016-09-06 2016-12-20 Method of manufacturing semiconductor device having 3D structure
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020049575A (ja) * 2018-09-26 2020-04-02 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置およびプログラム
JP2020529731A (ja) * 2017-08-04 2020-10-08 マイクロマテリアルズ エルエルシー 改善された金属コンタクトランディング構造
JP7461396B2 (ja) 2022-03-24 2024-04-03 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、プログラム、および基板処理装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6807420B2 (ja) * 2019-02-21 2021-01-06 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置およびプログラム

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009188349A (ja) * 2008-02-08 2009-08-20 Tokyo Electron Ltd 絶縁膜の形成方法、コンピュータ読み取り可能な記憶媒体および処理システム
US20120064682A1 (en) * 2010-09-14 2012-03-15 Jang Kyung-Tae Methods of Manufacturing Three-Dimensional Semiconductor Memory Devices
US20130161629A1 (en) * 2011-12-27 2013-06-27 Applied Materials, Inc. Zero shrinkage smooth interface oxy-nitride and oxy-amorphous-silicon stacks for 3d memory vertical gate application
JP2014500608A (ja) * 2010-10-14 2014-01-09 ユ−ジーン テクノロジー カンパニー.リミテッド 3次元構造のメモリ素子を製造する方法及び装置
KR20140028548A (ko) * 2012-08-29 2014-03-10 에스케이하이닉스 주식회사 반도체 메모리 소자의 제조방법
JP2014207426A (ja) * 2013-03-21 2014-10-30 東京エレクトロン株式会社 積層型半導体素子の製造方法、積層型半導体素子、及び、その製造装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW527683B (en) * 2000-03-13 2003-04-11 Tadahiro Ohmi Formation method of dielectric film
JP4903374B2 (ja) * 2004-09-02 2012-03-28 ローム株式会社 半導体装置の製造方法
JP4415984B2 (ja) * 2006-12-06 2010-02-17 ソニー株式会社 半導体装置の製造方法
JP5106933B2 (ja) * 2007-07-04 2012-12-26 ラピスセミコンダクタ株式会社 半導体装置
JP5841222B2 (ja) * 2010-04-12 2016-01-13 株式会社日立国際電気 半導体装置の製造方法、基板処理方法及び基板処理装置
KR101660262B1 (ko) * 2010-09-07 2016-09-27 삼성전자주식회사 수직형 반도체 소자의 제조 방법
KR101855324B1 (ko) * 2011-05-04 2018-05-09 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
JP6032988B2 (ja) * 2012-07-25 2016-11-30 株式会社フジクラ 計算方法、計算装置、プログラム、及び記録媒体
US8614126B1 (en) * 2012-08-15 2013-12-24 Sandisk Technologies Inc. Method of making a three-dimensional memory array with etch stop
US9230987B2 (en) * 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US8895415B1 (en) * 2013-05-31 2014-11-25 Novellus Systems, Inc. Tensile stressed doped amorphous silicon
KR102147911B1 (ko) * 2013-07-02 2020-10-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR102130558B1 (ko) 2013-09-02 2020-07-07 삼성전자주식회사 반도체 장치
JP6046757B2 (ja) * 2014-09-30 2016-12-21 株式会社日立国際電気 基板処理装置、半導体装置の製造方法、プログラム
US9524981B2 (en) * 2015-05-04 2016-12-20 Sandisk Technologies Llc Three dimensional memory device with hybrid source electrode for wafer warpage reduction
KR102264675B1 (ko) * 2014-12-09 2021-06-15 삼성전자주식회사 반도체 장치 및 그 형성방법
US9799671B2 (en) * 2015-04-07 2017-10-24 Sandisk Technologies Llc Three-dimensional integration schemes for reducing fluorine-induced electrical shorts
KR102437416B1 (ko) * 2015-08-28 2022-08-30 삼성전자주식회사 3차원 반도체 메모리 장치
US10147736B2 (en) * 2015-09-03 2018-12-04 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9660076B2 (en) * 2015-09-03 2017-05-23 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US9716098B2 (en) * 2015-09-04 2017-07-25 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009188349A (ja) * 2008-02-08 2009-08-20 Tokyo Electron Ltd 絶縁膜の形成方法、コンピュータ読み取り可能な記憶媒体および処理システム
US20120064682A1 (en) * 2010-09-14 2012-03-15 Jang Kyung-Tae Methods of Manufacturing Three-Dimensional Semiconductor Memory Devices
JP2014500608A (ja) * 2010-10-14 2014-01-09 ユ−ジーン テクノロジー カンパニー.リミテッド 3次元構造のメモリ素子を製造する方法及び装置
US20130161629A1 (en) * 2011-12-27 2013-06-27 Applied Materials, Inc. Zero shrinkage smooth interface oxy-nitride and oxy-amorphous-silicon stacks for 3d memory vertical gate application
KR20140028548A (ko) * 2012-08-29 2014-03-10 에스케이하이닉스 주식회사 반도체 메모리 소자의 제조방법
JP2014207426A (ja) * 2013-03-21 2014-10-30 東京エレクトロン株式会社 積層型半導体素子の製造方法、積層型半導体素子、及び、その製造装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020529731A (ja) * 2017-08-04 2020-10-08 マイクロマテリアルズ エルエルシー 改善された金属コンタクトランディング構造
US11049695B2 (en) 2017-08-04 2021-06-29 Micromaterials Llc Metal contact landing structure
JP2020049575A (ja) * 2018-09-26 2020-04-02 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置およびプログラム
JP7461396B2 (ja) 2022-03-24 2024-04-03 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、プログラム、および基板処理装置

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