TW201816943A - 標準單元 - Google Patents

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Abstract

在一個實施例中，標準單元包括：第一主動區及第二主動區，在所述第一主動區與所述第二主動區之間界定中間區；以及第一閘極線、第二閘極線及第三閘極線，與所述第一主動區及所述第二主動區交叉且與所述中間區交叉。所述第一閘極線在所述中間區中被第一間隙絕緣層劃分成上部第一閘極線及下部第一閘極線，所述第二閘極線未被劃分，且所述第三閘極線在所述中間區中被第二間隙絕緣層劃分成上部第三閘極線及下部第三閘極線。

Description

標準單元
本發明概念涉及一種積體電路，且更具體來說涉及一種包括標準單元（standard cell）的積體電路及/或一種根據所述積體電路製造的半導體元件。
隨著半導體加工技術的發展，已迅速地對積體電路的尺寸進行按比例縮小，且近來，積體電路中所包括的標準單元的高度已減小。在包括交叉耦合結構的積體電路中，期望提供一種過程風險模式（process risk pattern）被消除且不違犯設計約束的佈局。
本發明的至少一個實施例涉及一種標準單元。
在一個實施例中，所述標準單元包括：第一主動區及第二主動區，在所述第一主動區與所述第二主動區之間界定中間區；以及第一閘極線、第二閘極線及第三閘極線，與所述第一主動區及所述第二主動區交叉且與所述中間區交叉。所述第一閘極線在所述中間區中被第一間隙絕緣層劃分成上部第一閘極線及下部第一閘極線，所述第二閘極線未被劃分，且所述第三閘極線在所述中間區中被第二間隙絕緣層劃分成上部第三閘極線及下部第三閘極線。
在另一實施例中，所述標準單元包括：第一主動區及第二主動區，在所述第一主動區與所述第二主動區之間界定中間區；上部第一閘極線，與所述第一主動區及所述中間區的一部分交叉；以及下部第一閘極線，與所述第二主動區交叉。所述下部第一閘極線與所述上部第一閘極線分隔開且與所述上部第一閘極線成直線排列，使得在所述中間區中在所述上部第一閘極線與所述下部第一閘極線之間存在第一間隙。在所述第一間隙中設置有第一間隙絕緣層。第二閘極線與所述第一主動區及所述第二主動區交叉且與所述中間區連續地交叉。下部第三閘極線與所述第二主動區及所述中間區的一部分交叉，且上部第三閘極線與所述第一主動區交叉。所述上部第三閘極線與所述下部第三閘極線分隔開且與所述下部第三閘極線成直線排列，使得在所述中間區中在所述上部第三閘極線與所述下部第三閘極線之間存在第二間隙。在所述第二間隙中設置有第二間隙絕緣層。
在再一實施例中，所述標準單元包括：第一主動區及第二主動區，在所述第一主動區與所述第二主動區之間界定中間區；以及上部第一閘極線，與所述第一主動區交叉且僅與所述中間區的一部分交叉；第二閘極線，與所述第一主動區及所述第二主動區交叉且與所述中間區連續地交叉；下部第三閘極線，與所述第二主動區交叉且僅與所述中間區的一部分交叉；以及第一金屬線，電連接所述上部第一閘極線與所述下部第三閘極線。
在本說明書的一些實施例中，將闡述：標準單元（standard cell）包括閘極線，且根據所述標準單元實作的半導體元件包括與所述閘極線對應的閘極電極。另外，將闡述：標準單元包括切割層，且根據所述標準單元實作的半導體元件包括與所述切割層對應的切割區。
圖1是根據實施例的交叉耦合結構XC的電路圖。
參考圖1，交叉耦合結構XC可包括串聯連接的第一P通道金屬氧化物半導體（P-channel Metal Oxide Semiconductor，PMOS）電晶體PM1與第一N通道金屬氧化物半導體（N-channel Metal Oxide Semiconductor，NMOS）電晶體NM1以及串聯連接的第二PMOS電晶體PM2與第二NMOS電晶體NM2。根據所述實施例的交叉耦合結構XC可包含在以下各種標準單元中，包括例如順序邏輯單元（例如鎖存器及正反器）或組合邏輯單元（例如多工器及加法器）。
詳細來說，第一PMOS電晶體PM1可包括連接到第一電壓端子V1的源極、接收第一控制信號A的閘極及連接到輸出節點Y的汲極。第一NMOS電晶體NM1可包括連接到輸出節點Y的汲極、接收第二控制信號B的閘極及連接到第二電壓端子V2的源極。第二PMOS電晶體PM2可包括連接到第三電壓端子V3的源極、接收第二控制信號B的閘極及連接到輸出節點Y的汲極。第二NMOS電晶體NM2可包括連接到輸出節點Y的汲極、接收第一控制信號A的閘極及連接到第四電壓端子V4的源極。
在所述實施例中，第一PMOS電晶體PM1的閘極與第二NMOS電晶體NM2的閘極電連接到彼此以接收第一控制信號A。另外，第一NMOS電晶體NM1的閘極與第二PMOS電晶體PM2的閘極電連接到彼此以接收第二控制信號B。如此一來，第一PMOS電晶體PM1及第二PMOS電晶體PM2以及第一NMOS電晶體NM1及第二NMOS電晶體NM2可形成交叉耦合結構XC。
圖2A是根據實施例的標準單元100的與圖1所示交叉耦合結構XC對應的一部分的佈局。
參考圖2A，標準單元100可包括第一主動區AR1及第二主動區AR2、第一閘極線至第三閘極線GL1、GL2及GL3、第一切割層CT1及第二切割層CT2以及第一觸點CB1至第三觸點CB3。在本說明書中，排列有第一切割層CT1及第二切割層CT2以及第一觸點CB1至第三觸點CB3的區將被稱為中間區或交叉耦合區XCR。根據所述實施例，可在第一主動區AR1與第二主動區AR2之間形成交叉耦合區XCR。圖2A僅示出標準單元100的一部分以方便進行闡述，且標準單元100可被設計成進一步包括其他元件。
第一主動區AR1與第二主動區AR2沿第一方向（例如X方向）延伸，且可在與所述第一方向實質上垂直的第二方向（例如Y方向）上彼此平行地排列。第一主動區AR1與第二主動區AR2可在第二方向上彼此間隔開，且可具有互不相同的導電類型（conductive type）。第一主動區AR1及第二主動區AR2可被稱為擴散區。另外，第一主動區AR1與第二主動區AR2之間的區可被稱為虛擬區（例如圖8或圖18所示DR）或中間線（middle of line，MOL）區，且可在所述虛擬區中形成交叉耦合區XCR。
第一閘極線GL1至第三閘極線GL3在第二方向上延伸跨越第一主動區AR1及第二主動區AR2，且可在第一方向上彼此平行地排列。第一閘極線GL1至第三閘極線GL3可對應於半導體元件的閘極電極。第一閘極線GL1至第三閘極線GL3可以恆定的空間彼此間隔開。第一閘極線GL1至第三閘極線GL3之間的節距（例如閘極節距）可被稱為臨界多晶矽節距（critical poly pitch）或觸點式多晶矽節距（contacted poly pitch，CPP）。根據實施例，在標準單元100中，交叉耦合結構可被設計成位於與3CPP對應的區域中，且標準單元100中所包括的交叉耦合結構可被稱為“3CPP交叉耦合結構”。
可在第一主動區AR1與第二主動區AR2之間的第一閘極線GL1上設置第一切割層CT1。可在第一主動區AR1與第二主動區AR2之間的第三閘極線GL3上設置第二切割層CT2。此處，第一切割層CT1及第二切割層CT2可為用於切割第一閘極線GL1及第三閘極線GL3的一些部分的標記層，且因此第一閘極線GL1與第三閘極線GL3可分別被劃分成兩段。具體來說，第一切割層CT1與第一閘極線GL1交叉設置，以將第一閘極線GL1劃分成第一下部閘極線GL1a及第一上部閘極線GL1b。第二切割層CT2是與第三閘極線GL3交叉地設置，以將第三閘極線GL3劃分成第三下部閘極線GL3a及第三上部閘極線GL3b。
在一個實施例中，第一切割層CT1在第一方向上的第一寬度W1可等於或小於1CPP。另外，第二切割層CT2在第一方向上的第二寬度W2可等於或小於1CPP。此處，第一寬度W1與第二寬度W2可實質上彼此相等。在另一實施例中，第一寬度W1與第二寬度W2可不同。標準單元100中所包括的交叉耦合結構可被稱為“具有1CPP切割層的3CPP交叉耦合結構”。
然而，本發明概念並非僅限於此，且第一寬度W1可處於比第一閘極線GL1的寬度大且比2CPP小的大小範圍內，以使得第一切割層CT1可與第一閘極線GL1完全交疊且可不與第二閘極線GL2交疊。同樣地，第二寬度W2可處於比第三閘極線GL3的寬度大且比2CPP小的大小範圍內，以使得第二切割層CT2可與第三閘極線GL3完全交疊且可不與第二閘極線GL2交疊。第一寬度W1與第二寬度W2可互不相同。
可在第一主動區AR1與第二主動區AR2之間分別設置第一觸點CB1至第三觸點CB3。具體來說，可在第一上部閘極線GL1b上設置第一觸點CB1，可在第二閘極線GL2上設置第二觸點CB2，且可在第三下部閘極線GL3a上設置第三觸點CB3。此處，第一觸點CB1至第三觸點CB3可對應於半導體元件的閘極觸點，且也可被稱為閘極觸點圖案或閘極觸點插塞。
在實施例中，第一觸點CB1至第三觸點CB3可被實作為方形圖案。在實施例中，第一觸點CB1的中心可與第一上部閘極線GL1b的中心對齊，第二觸點CB2的中心可與第二閘極線GL2的中心對齊，且第三觸點CB3的中心可與第三下部閘極線GL3a的中心對齊。
可通過第一觸點CB1及第三觸點CB3來施加第一控制信號A，且可將第一控制信號A傳輸到第一上部閘極線GL1b及第三下部閘極線GL3a。另外，可通過第二觸點CB2來施加第二控制信號B，以將第二控制信號B傳輸到第二閘極線GL2。第一下部閘極線GL1a及第三上部閘極線GL3b上不設置觸點，且因此第一下部閘極線GL1a及第三上部閘極線GL3b可對應於虛擬閘極線或虛擬閘極電極。在實施例中，第一下部閘極線GL1a及第三上部閘極線GL3b中的至少一個可對應於被跳過的閘極電極（skipped gate electrode）。根據所述實施例，由於對第一上部閘極線GL1b及第三下部閘極線GL3a施加第一控制信號A，因此第一上部閘極線GL1b與第三下部閘極線GL3a將電連接到彼此。這將在下文中參考圖4至圖14進行闡述。
在本實施例中，第一切割層CT1與第二切割層CT2可以交錯形式排列。具體來說，在交叉耦合區XCR中，第一切割層CT1是與第一主動區AR1相鄰設置，且第二切割層CT2可與第二主動區AR2相鄰設置。因此，當與包括在第一閘極線GL1至第三閘極線GL3之上交叉的3CPP切割層的標準單元比較時，標準單元100對第一觸點CB1至第三觸點CB3進行排列的自由度可提高，且交叉耦合區XCR在第二方向上的大小（以下，被稱為‘高度’）可減小。
圖2B是根據實施例的標準單元100¢的與圖1所示交叉耦合結構XC對應的一部分的佈局。
參考圖2B，標準單元100¢可包括第一主動區AR1及第二主動區AR2、第一閘極線至第三閘極線GL1、GL2及GL3、第一切割層CT1及第二切割層CT2以及第一觸點至第三觸點CB1、CB2a、CB2b及CB3。標準單元100¢是圖2A所示標準單元100的經修改實例，且因此，參考圖2A所提供的說明將適用於當前實施例。根據所述實施例，在交叉耦合區XCR¢中，可在第二閘極線GL2上排列彼此間隔開的兩個第二觸點CB2a及CB2b。可通過這兩個第二觸點CB2a及CB2b來施加第二控制信號B，且可將第二控制信號B傳輸到第二閘極線GL2。以下，將對參考圖2A所示的包括一個第二觸點CB2的實施例進行闡述，但所述實施例也可如圖2B所示包括兩個第二觸點CB2a及CB2b。
圖2C是根據比較例的標準單元100²的與交叉耦合結構對應的一部分的佈局。此處，標準單元100²對應於2CPP交叉耦合結構。
參考圖2C，標準單元100²包括第一主動區AR1及第二主動區AR2、第一閘極線GL1及第二閘極線GL2、切割層CT以及多個觸點CB1a至CB2b及CAd。切割層CT被設置成沿第一方向在第一閘極線GL1及第二閘極線GL2上延伸，以將第一閘極線GL1劃分成第一下部閘極線GL1a及第一上部閘極線GL1b且將第二閘極線GL2劃分成第二下部閘極線GL2a及第二上部閘極線GL2b。
分別對第一上部閘極線GL1b及第二下部閘極線GL2a上的觸點CB1b及CB2a施加第一控制信號A，且分別對第一下部閘極線GL1a及第二上部閘極線GL2b上的觸點CB1a及CB2b施加第二控制信號B。此處，觸點CB1a及CB2b經由對角觸點CAd而電連接到彼此。如果利用標準單元100²來製造半導體元件，則可能出現觸點CB1a及CB2b與對角觸點CAd之間的連接可被斷開或者對角觸點CAd被斷開的報警點（warning point）或脆弱模式（weak pattern），且因此半導體元件的生產良率可降低。
圖3示出根據實施例的具有互不相同的高度H、H¢及H²的第一標準單元SC1至第三標準單元SC3。
參考圖3，第一標準單元SC1具有第一高度H，第二標準單元SC2具有比第一高度H小的第二高度H¢，且第三標準單元SC3具有比第二高度H¢小的第三高度H²。第一高度至第三高度H、H¢及H²可分別根據第一標準單元SC1至第三標準單元SC3上的軌道的數目（以下，被稱為‘軌道數目’）來確定。此處，軌道是在第一方向（例如X方向）上延伸且彼此平行排列的導電線，且可對應於例如半導體元件中的第二金屬層。
第一標準單元SC1至第三標準單元SC3中的每一個可包括例如分別施加有接地電壓及電源供應電壓的第一電源區VSS及第二電源區VDD、第一主動區AR1及第二主動區AR2以及MOL區MOL。第一高度H可對應於H1至H5的和（即，H=H1+H2+H3+H4+H5），第二高度H¢可對應於H1¢至H5¢的和（即，H¢=H1¢+H2¢+H3¢+H4¢+H5¢），且第三高度H²可對應於H1²至H5²的和（即，H²=H1²+H2²+H3²+H4²+H5²）。
根據所述實施例，第一標準單元SC1至第三標準單元SC3可分別包括第一交叉耦合區XCR1。第一交叉耦合區XCR1可對應於根據所述一個或多個實施例的3CPP交叉耦合區，例如圖2A所示XCR或圖2B所示XCR¢。作為另外一種選擇，第二交叉耦合區XCR2可對應於根據比較例的2CPP交叉耦合區，例如圖2C所示XCR²。第一交叉耦合區XCR1在第一方向上具有的大小（以下，稱為‘寬度’）比第二交叉耦合區XCR2在第一方向上的大小大1CPP，但具有比第二交叉耦合區XCR2的高度小的高度。因此，第一交叉耦合區XCR1適用於高度小的標準單元（例如SC2及SC3）。
半導體元件的設計規則已根據半導體加工技術的發展而變得嚴格。具體來說，隨著每一個標準單元上的軌道的數目減少，標準單元的高度（以下，被稱為‘單元高度’）可減小。軌道數目按照從第一標準單元SC1到第三標準單元SC3的次序減少，且因此，單元高度減小，並且MOL區MOL的高度從H3減小到H3²。在第一標準單元SC1中，MOL區MOL具有足夠高的高度H3，從而可實作包括第一交叉耦合區XCR1或第二交叉耦合區XCR2的交叉耦合結構。
在第二標準單元SC2及第三標準單元SC3中，第二交叉耦合區XCR2的高度大於MOL區MOL的高度H3¢及H3²。因此，在第二標準單元SC2及第三標準單元SC3中，可能無法實作包括第二交叉耦合區XCR2的交叉耦合結構。然而，由於第一交叉耦合區XCR1的高度小於MOL區MOL的高度H3¢及H3²，因此可在第二標準單元SC2及第三標準單元SC3中實作包括第一交叉耦合區XCR1的交叉耦合結構。
另外，在包括3CPP切割層的3CPP交叉耦合結構中，對閘極觸點（例如圖2B所示CB1、CB2a、CB2b及CB3）進行排列的自由度由於3CPP切割層的配置而降低。如此一來，包括3CPP切割層的3CPP交叉耦合結構中的交叉耦合區的高度可大於第一交叉耦合區XCR1的高度，且例如可與第二交叉耦合區XCR2一樣高。
如上所述，根據所述實施例的第一交叉耦合區XCR1包括具有1CPP大小的兩個切割層（例如圖2A所示CT1及CT2），以提高對閘極觸點進行排列的自由度並減小第一交叉耦合區XCR1的高度。因此，即使當單元高度隨著半導體加工技術的發展而減小（例如亞閾值9T（sub 9T））時，仍可穩定地實作如圖1所示的交叉耦合結構XC。
圖4是根據本發明概念實施例的標準單元100a的一部分的佈局。
參考圖4，標準單元100a可包括第一主動區AR1及第二主動區AR2、第一閘極線GL1至第三閘極線GL3、第一觸點CB1至第三觸點CB3、第一切割層CT1及第二切割層CT2以及第一導線M0及第二導線M1。根據所述實施例的標準單元100a是參考圖2A所示標準單元100的實作實例，且以上參考圖2A所提供的說明可適用於當前實施例，並且省略了關於與圖2A所示部件相同的部件的說明。以下，將在下文中闡述根據所述實施例的標準單元100a與參考圖2A所示標準單元100之間的差異。
第一導線M0可電連接到第一觸點CB1及第三觸點CB3。第一導線M0可包括第一部分及第二部分，所述第一部分電連接到第一觸點CB1且在第一方向上延伸，所述第二部分電連接到第三觸點CB3且在第二方向上延伸。在利用標準單元100a實作的半導體元件（例如圖5至圖7中的200a）中，第一導線M0的上表面可實質上處於與第一觸點CB1及第三觸點CB3的上表面相同的水準高度處。第一導線M0的下表面可高於第一觸點CB1及第三觸點CB3的下表面以及第二閘極線GL2的上表面，且因此第一導線M0可與第二閘極線GL2絕緣。
在第二閘極線GL2及第二觸點CB2之上設置有第二導線M1，且第二導線M1可電連接到第二觸點CB2。第二導線M1可對應於設置在第一導線M0之上且與第一導線M0絕緣的上部金屬層。舉例來說，在利用標準單元100a實作的半導體元件（例如圖5至圖7所示200a）中，第二導線M1可對應於在第二方向上延伸的第一金屬層。
圖5是沿圖4所示線V-V¢截取的剖視圖，圖6是沿圖4所示線VI-VI¢截取的剖視圖，且圖7是沿圖4所示線VII-VII¢截取的剖視圖。此處，半導體元件200a可為根據圖4所示佈局來實作的實例。
參考圖5，基底SUB可為半導體基底，舉例來說，半導體基底可包含矽、矽絕緣體（silicon-on-insulator，SOI）、矽藍寶石、鍺、矽-鍺及鎵-砷中的一種。可在基底SUB上設置隔離層STI，且可在隔離層STI上設置第一絕緣層ILD1。
第一上部閘極電極GE1b及第二閘極電極GE2可位於隔離層STI上。第一上部閘極電極GE1b及第二閘極電極GE2可包含例如金屬材料（例如鎢（W）及鉭（Ta））、其氮化物、其矽化物及摻雜多晶矽，且可通過例如沉積工藝來形成。此處，第一上部閘極電極GE1b及第二閘極電極GE2可分別對應於圖4所示第一上部閘極線GL1b及第二閘極線GL2。
在第一上部閘極電極GE1b上設置有第一觸點CB1，且第一觸點CB1可包含具有導電性的任何材料，例如鎢。第一導線M0電連接到第一觸點CB1，且可包含具有導電性的任何材料，例如銅。第一導線M0的上表面可實質上處於與第一觸點CB1的上表面相同的水準高度處。具體來說，從基底SUB的上表面到第一觸點CB1的上表面的距離可實質上等於從基底SUB的上表面到第一導線M0的上表面的距離D1。另外，第一導線M0的下表面可高於第一觸點CB1的下表面。具體來說，從基底SUB的上表面到第一導線M0的下表面的距離D2可大於從基底SUB的上表面到第一觸點CB1的下表面的距離D3。因此，第一導線M0可與第二閘極電極GE2電絕緣。
可在第一導線M0上設置第二絕緣層ILD2。第二絕緣層ILD2可包含絕緣材料，例如氧化物層、氮化物層及氮氧化物層中的一個。可在第二絕緣層ILD2上設置第二導線M1。舉例來說，第二導線M1可為包含W、鋁（Al）、銅（Cu）、鉬（Mo）、鈦（Ti）、Ta、釕（Ru）或其合金的金屬層，或者第二導線M1可為多晶矽層。
參考圖6，可在隔離層STI上設置第三下部閘極電極GE3a及第三上部閘極電極GE3b。第三下部閘極電極GE3a及第三上部閘極電極GE3b可包含例如金屬材料（例如W及Ta）、其氮化物、其矽化物及摻雜多晶矽，且可通過例如沉積工藝來形成。
在第三下部閘極電極GE3a上設置有第三觸點CB3，且第三觸點CB3可包含具有導電性的任何材料，例如W。第一導線M0電連接到第三觸點CB3，且可包含具有導電性的任何材料，例如銅。第一導線M0的上表面可實質上處於與第三觸點CB3的上表面相同的水準高度處。具體來說，從基底SUB的上表面到第三觸點CB3的上表面的距離可實質上等於從基底SUB的上表面到第一導線M0的上表面的距離D1。另外，第一導線M0的下表面可高於第三觸點CB3的下表面。具體來說，從基底SUB的上表面到第一導線M0的下表面的距離D2可大於從基底SUB的上表面到第三觸點CB3的下表面的距離D3。
在一個實施例中，可在第三下部閘極電極GE3a與第三上部閘極電極GE3b之間的區（即，與圖4所示第二切割層CT2對應的第二切割區CT2）中設置間隙填充層GF。在一個實施例中，間隙填充層GF可為氮化物層，且可包括例如矽絕緣層（SiN）。在一個實施例中，第三下部閘極電極GE3a的切割表面CS1及第三上部閘極電極GE3b的切割表面CS2可被形成為矩形。此處，可不在第三下部閘極電極GE3a的切割表面CS1與間隙填充層GF之間以及第三上部閘極電極GE3b的切割表面CS2與間隙填充層GF之間設置間隔壁。與間隙填充層GF具有相同材料的間隙填充層可填充第一切割區CT1。
參考圖7，第一下部閘極電極GE1a、第二下部閘極電極GE2a及第三下部閘極電極GE3a可設置在隔離層STI上。可在第二絕緣層ILD2中及在第二觸點CB2上設置通孔V0，以電連接到第二觸點CB2。通孔V0可包含具有導電性的任何材料。可在通孔V0上設置第二導線M1以電連接到通孔V0。第二閘極電極GE2可經由第二導線M1接收同一控制信號（例如圖4所示B）。舉例來說，第二導線M1可為包含W、鋁（Al）、銅（Cu）、鉬（Mo）、鈦（Ti）、Ta、釕（Ru）或其合金的金屬層，或者第二導線M1可為多晶矽層。
圖8是根據實施例的積體電路300a的一部分的佈局。
參考圖8，積體電路300a可包括第一主動區AR1及第二主動區AR2、中間區或虛擬區DR、第一主動鰭片AF1至第四主動鰭片AF4、第一虛擬鰭片DF1至第六虛擬鰭片DF6、第一閘極線320至第三閘極線340、第一切割層CT1及第二切割層CT2、第一閘極觸點350a至第三閘極觸點350c以及第一導線360及第二導線370。另外，積體電路300a可進一步包含溝槽矽化物（trench silicide）TS及源極/汲極觸點CA。根據所述實施例的積體電路300a是參考圖4所示標準單元100a的實作實例，且以上參考圖4所提供的說明可適用於當前實施例，且不再予以贅述。
第一主動鰭片AF1至第四主動鰭片AF4以及第一虛擬鰭片DF1至第六虛擬鰭片DF6沿第一方向延伸，且在第二方向上彼此平行。在一個實施例中，第一主動鰭片AF1至第四主動鰭片AF4以及第一虛擬鰭片DF1至第六虛擬鰭片DF6可以恆定的空間彼此間隔開。在第一主動區AR1中設置有第一主動鰭片AF1及第二主動鰭片AF2，且第一主動鰭片AF1及第二主動鰭片AF2可形成例如NMOS電晶體（例如圖1所示NM1及NM2）。另外，在第二主動區AR2中設置有第三主動鰭片AF3及第四主動鰭片AF4，且第三主動鰭片AF3及第四主動鰭片AF4可形成例如PMOS電晶體（例如圖1所示PM1及PM2）。此處，積體電路300a中所包括的主動鰭片AF1至AF4的數目及虛擬鰭片DF1至DF6的數目可根據實施例而變化。
第一切割層CT1在虛擬區DR中相鄰於第一主動區AR1設置，以將第一閘極線320劃分成第一下部閘極線320a及第一上部閘極線320b。第二切割層CT2在虛擬區DR中相鄰於第二主動區AR2設置，以將第三閘極線340劃分成第三下部閘極線340a及第三上部閘極線340b。在所述實施例中，第一切割層CT1及第二切割層CT2被實作為1CPP切割層。在當前實施例中，第一下部閘極線320a及第三上部閘極線340b可對應於虛擬閘極線。
溝槽矽化物TS可在第一主動區AR1及第二主動區AR2上設置成在第二方向上延伸。具體來說，溝槽矽化物TS中的每一者可設置在兩個相鄰閘極線GL1至GL3之間。源極/汲極觸點CA可設置在溝槽矽化物TS上。
圖9是示出根據圖8所示積體電路300a製造的半導體元件300A的實例的透視圖。圖10是沿圖8所示線X-X¢截取的剖視圖。
參考圖9及圖10，半導體元件300A可包括基底305、第一絕緣層310及第二絕緣層315、第一主動鰭片AF1至第四主動鰭片AF4、第一虛擬鰭片DF1至第六虛擬鰭片DF6、第一下部閘極線320a及第一上部閘極線320b。第一下部閘極線320a及第一上部閘極線320b可分別對應於圖8所示第一下部閘極線320a及第一上部閘極線320b。另外，第一切割區CT1可對應於圖8所示第一切割層CT1。基底305可為半導體基底，且可實質上等同於圖5至圖7所示基底SUB。
第一主動鰭片AF1至第四主動鰭片AF4以及第一虛擬鰭片DF1至第六虛擬鰭片DF6可連接到基底305及/或與基底305成一整體。在一個實施例中，第一主動鰭片AF1及第二主動鰭片AF2可為通過利用n+雜質對從基底305垂直突出的部分進行摻雜而獲得的主動區，第三主動鰭片AF3及第四主動鰭片AF4可為通過利用p+雜質對從基底305垂直突出的部分進行摻雜而獲得的主動區，且第一虛擬鰭片DF1至第六虛擬鰭片DF6可為從基底305垂直突出且未經摻雜的區。
第一絕緣層310可包含絕緣材料，例如氧化物層、氮化物層及氮氧化物層中的一種。可在第一主動鰭片AF1至第四主動鰭片AF4以及第一虛擬鰭片DF1至第六虛擬鰭片DF6之間的空間中將第一絕緣層310設置成所期望的（或作為另外一種選擇，預定的）高度。由於第一絕緣層310設置在第一主動鰭片AF1至第四主動鰭片AF4以及第一虛擬鰭片DF1至第六虛擬鰭片DF6之間，因此第一絕緣層310可用作隔離層。
第二絕緣層315可包含絕緣材料，例如氧化物層、氮化物層及氮氧化物層中的一種。第二絕緣層315可設置在第一主動鰭片AF1至第四主動鰭片AF4、第一虛擬鰭片DF1至第六虛擬鰭片DF6以及第一絕緣層310上。第二絕緣層315可用作第一主動鰭片AF1及第二主動鰭片AF2與第一下部閘極線320a之間以及第三主動鰭片AF3及第四主動鰭片AF4與第一上部閘極線320b之間的閘極絕緣層。
第一下部閘極線320a可設置在第二絕緣層315、第一主動鰭片AF1及第二主動鰭片AF2以及第一虛擬鰭片DF1及第二虛擬鰭片DF2的一些部分上。如此一來，第一下部閘極線320a可具有覆蓋第一主動鰭片AF1及第二主動鰭片AF2、第一虛擬鰭片DF1及第二虛擬鰭片DF2以及第二絕緣層315的一些部分的結構。第一上部閘極線320b可設置在第二絕緣層315、第四虛擬鰭片DF4至第六虛擬鰭片DF6以及第三主動鰭片AF3及第四主動鰭片AF4上。如此一來，第一上部閘極線320b可具有覆蓋第四虛擬鰭片DF4至第六虛擬鰭片DF6以及第三主動鰭片AF3及第四主動鰭片AF4的一些部分的結構。
根據實施例，形成第一閘極線320，且接著可在第一閘極線320的相對側壁處形成間隔壁SP，並且可在第一切割區CT1處部分地移除第一閘極線320。因此，可將第一閘極線320劃分成第一下部閘極線320a及第一上部閘極線320b。此處，第一下部閘極線320a的與第一切割區CT1接觸的第一切割表面321及第一上部閘極線320b的與第一切割區CT1接觸的第二切割表面322可分別被實作為矩形。儘管圖式中未示出，但第三下部閘極線340a的與第二切割區CT2接觸的第三切割表面及第三上部閘極線340b的與第二切割區CT2接觸的第四切割表面可分別被實作為矩形。
根據所述實施例，可在第一閘極線320中的與第一切割區CT1對應的部分上設置間隙填充層325。在一個實施例中，間隙填充層325可包括氮化物層，例如SiN。具體來說，在通過第一切割區CT1移除第一閘極線320的一部分後，可通過原子層沉積（atomic layer deposition，ALD）工藝在第一下部閘極線320a與第一上部閘極線320b之間形成間隙填充層325，以對應於第一切割區CT1。儘管圖式中未示出，但可在第三下部閘極線340a與第三上部閘極線340b之間的第二切割區CT2處設置間隙填充層。第二切割區CT2的這一間隙填充層可與第一切割區CT1的間隙填充層325同時形成。第一切割區CT1及第二切割區CT2的間隙填充層可具有與相應的閘極線相同的寬度。
參考圖10，可在第一下部閘極線320a、間隙填充層325及第一上部閘極線320b上設置第一絕緣層ILD1。可在虛擬區DR中的第一上部閘極線320b上設置第一閘極觸點350a。第一導線360設置在與第一閘極觸點350a的層水準高度相同的層水準高度處，以電連接到第一閘極觸點350a。可在第一絕緣層ILD1、第一閘極觸點350a及第一導線360上設置第二絕緣層ILD2。可在第一導線360之上且具體來說在第二絕緣層ILD2上設置第二導線370。
圖11是圖9所示包括第一下部閘極線320a及第一上部閘極線320b的閘極結構GS的更詳細透視圖。圖12是沿圖11所示線XII-XII¢截取的剖視圖，且圖13是沿圖11所示線XIIIa-XIIIa¢及線XIIIb-XIIIb¢截取的剖視圖。在圖11至圖13中，省略閘極絕緣層以方便進行闡述，但如圖9所示，可進一步設置第二絕緣層315（例如閘極絕緣層）。
參考圖11，在第一閘極線320的相對側壁處形成間隔壁SP後，可在第一閘極線320中移除與第一切割區CT1對應的一部分。此處，儘管通過第一切割區CT1來部分地移除第一閘極線320，但未移除間隔壁SP。因此，可遍及第一下部閘極線320a、第一切割區CT1及第一上部閘極線320b連續地設置間隔壁SP。
可在第一下部閘極線320a與第一上部閘極線320b之間的第一切割區CT1上設置間隙填充層325。舉例來說，間隙填充層325可包含SiN。更詳細來說，在第一切割區CT1處移除第一閘極線320的一部分後，可通過原子層沉積在第一下部閘極線320a與第一上部閘極線320b之間形成間隙填充層325以對應於第一切割區CT1。儘管圖式中未示出，但可以相同的方式在第三下部閘極線340a與第三上部閘極線340b之間的第二切割區CT2處設置間隙填充層。
圖14是根據本發明概念實施例的標準單元100b的一部分的佈局。
參考圖14，標準單元100b可包括第一主動區AR1及第二主動區AR2、第一閘極線GL1至第三閘極線GL3、第一觸點CB1至第三觸點CB3、第一切割層CT1及第二切割層CT2以及第一導線至第四導線M1a、M1b、M1c及M2。根據所述實施例的標準單元100b是參考圖2A所示標準單元100的實例，且以上參考圖2A所提供的說明可適用於當前實施例，因而省略關於與圖2A所示部件相同的部件的說明。以下，將在下文中闡述根據所述實施例的標準單元100b與參考圖2A所示標準單元100之間的差異。
第一導線M1a至第三導線M1c可分別設置在第一閘極線GL1至第三閘極線GL3上。詳細來說，第一導線M1a可設置在第一上部閘極線GL1b及第一觸點CB1之上，且可電連接到第一觸點CB1。第二導線M1b可設置在第二閘極線GL2及第二觸點CB2之上，且可電連接到第二觸點CB2。第三導線M1c可設置在第三下部閘極線GL3a及第三觸點CB3之上，且可電連接到第三觸點CB3。舉例來說，在根據標準單元100b實作的半導體元件（例如圖15至圖17所示200b）中，第一導線M1a至第三導線M1c可對應於在第二方向上延伸的第一金屬層。
第四導線M2可設置在第一導線M1a至第三導線M1c之上，且可電連接到第一導線M1a至第三導線M1c。詳細來說，可在通孔V1a上、在第一導線M1a上、在通孔V1b上及在第三導線M1c上設置第二導線M2，且第四導線M2可將第一導線M1a與第三導線M1c電連接到彼此。舉例來說，在利用標準單元100b實作的半導體元件（例如圖15至圖17所示200b）中，第四導線M2可對應於在第一方向上延伸的第二金屬層。
圖15是沿圖14所示線XV-XV¢截取的剖視圖，圖16是沿圖14所示線XVI-XVI¢截取的剖視圖，且圖17是沿圖14所示線XVII-XVII¢截取的剖視圖。此處，半導體元件200b可為根據圖14所示佈局來實作的實例。半導體元件200b對應於參考圖5至圖7所示的半導體元件200a的經修改實例，且將省略關於與圖5至圖7所示部件相同的部件的說明。
參考圖15，可在第一上部閘極電極GE1b上設置第一觸點CB1，可在第一觸點CB1上設置通孔V0a，可在通孔V0a上設置第一導線M1a，且可在相同的層水準高度處設置第一導線M1a至第三導線M1c以形成第一金屬層。參考圖16，可在第二閘極電極GE2上設置第二觸點CB2，可在第二觸點CB2上設置通孔V0b，可在通孔V0b上設置第二導線M1b，且可在相同的層水準高度處設置第一導線M1a至第三導線M1c以形成第一金屬層。參考圖17，可在第三下部閘極電極GE3a上設置第三觸點CB3，可在第三觸點CB3上設置通孔V0c，且可在通孔V0c上設置第三導線M1c。可在第三導線M1c上設置通孔V1b，且可在通孔V1b上設置第四導線M2以形成第二金屬層。第三絕緣層ILD3可設置在第三導線M1c上。
圖18是根據實施例的積體電路300b的一部分的佈局。
參考圖18，積體電路300b可包括第一主動區AR1及第二主動區AR2、第一主動鰭片AF1至第四主動鰭片AF4、第一虛擬鰭片DF1至第三虛擬鰭片DF3、第一閘極線320至第三閘極線340、第一切割層CT1及第二切割層CT2、第一閘極觸點350a至第三閘極觸點350c、第一導線370a至第三導線370c以及第四導線380。另外，積體電路300b可進一步包含溝槽矽化物TS及源極/汲極觸點CA。根據所述實施例的積體電路300b是參考圖8所示積體電路300a的修改實例，且將省略關於與積體電路300a的部件相同的部件的說明。
第一閘極觸點350a至第三閘極觸點350c可分別設置在第一閘極線320至第三閘極線340上。可在第一閘極觸點350a至第三閘極觸點350c上分別設置第一通孔355b至355d。第一導線370a至第三導線370c可分別設置在第一閘極線320至第三閘極線340上以在第二方向上延伸。詳細來說，第一導線370a設置在第一通孔355b上以電連接到第一通孔355b。另外，第二導線370b設置在第一通孔355c上以電連接到第一通孔355c。另外，第三導線370c設置在第一通孔355d上以電連接到第一通孔355d。可在第一導線370a及第三導線370c上分別設置第二通孔375a及375b。第四導線380設置在第二通孔375a及375b上，且可在第一方向上延伸。
圖19是沿圖18所示線XIX-XIX¢截取的剖視圖。
參考圖19，半導體元件300B可為根據參考圖18所示佈局製造的實例。根據所述實施例的半導體元件300B是參考圖9及圖10所示半導體元件300A的經修改實例，且將省略關於與半導體元件300A的部件相同的部件的說明。可在第二絕緣層315、第一主動鰭片AF1及第二主動鰭片AF2以及第一虛擬鰭片DF1上設置第一下部閘極線320a。可在第二絕緣層315、第三虛擬鰭片DF3以及第三主動鰭片AF3及第四主動鰭片AF4上設置第一上部閘極線320b。
可在虛擬區DR中的第一上部閘極線320b上形成第一閘極觸點350a。可在第一閘極觸點350a上設置第一通孔355b，且可在第一通孔355b上設置第一導線370a以形成第一金屬層。可在第一導線370a上設置第二通孔375a，且可在第二通孔375a上設置第四導線380以形成第二金屬層。
圖20是根據本發明概念實施例的具有交叉耦合結構的掃描正反器400的方塊圖。
參考圖20，掃描正反器400可包括多工器MUX及正反器FF。掃描正反器400可包括以上參考圖1至圖19中的一個或多個所述的交叉耦合結構，且具體來說，多工器MUX及正反器FF均可包括交叉耦合結構（例如圖1所示XC）。根據所述實施例，可利用圖2A、圖2B、圖4、圖8、圖14或圖18所示標準單元100、標準單元100¢、標準單元100a、標準單元300a、標準單元100b或標準單元300b來實作多工器MUX、主鎖存器（master latch）ML及/或從鎖存器（slave latch）SL。根據所述實施例，可利用標準單元來實作掃描正反器400。根據一個或多個實施例的積體電路可包括將用來實作包括交叉耦合結構的掃描正反器400的標準單元。
多工器MUX接收資料輸入信號D及掃描輸入信號SI，且可根據操作模式而選擇並提供資料輸入信號D及掃描輸入信號SI中的一個作為內部信號IS。在本實施例中，多工器MUX可包括交叉耦合結構（例如圖1所示XC）。多工器MUX在第一操作模式中選擇資料輸入信號D並基於資料輸入信號D來提供內部信號IS，且在第二操作模式中選擇掃描輸入信號SI並基於掃描輸入信號SI來提供內部信號IS。舉例來說，第一操作模式可為進行資料傳輸的正常模式，且第二操作模式可為進行測試操作的掃描測試模式。
正反器FF可基於時鐘信號CLK來對內部信號IS進行鎖存。在所述實施例中，正反器FF可為包括主鎖存器ML及從鎖存器SL的主-從正反器。主鎖存器ML基於時鐘信號CLK對內部信號IS進行鎖存，且從鎖存器基於時鐘信號CLK對來自主鎖存器ML的輸出進行鎖存以提供輸出信號OUT。在一個實施例中，主鎖存器ML及/或從鎖存器SL可被實作成包括交叉耦合結構。
圖21是根據本發明概念實施例的具有交叉耦合結構XC的多工器500的電路圖。
參考圖21，多工器500可包括第一三態反相器（tri-state inverter）TIVTa及第二三態反相器TIVTb。第一三態反相器TIVTa與第二三態反相器TIVTb共用輸出節點Y，且可被設置成面對彼此。可利用標準單元來實作多工器500。交叉耦合結構XC可對應於圖1所示交叉耦合結構XC。
第一三態反相器TIVTa可包括第一PMOS電晶體PM1及第三PMOS電晶體PM3以及第一NMOS電晶體NM1及第三NMOS電晶體NM3。具體來說，第三PMOS電晶體PM3可包括連接到電源供應端子VDD的源極及被施加資料輸入信號D的閘極，且第三NMOS電晶體NM3可包括連接到接地端子GND的源極以及被施加資料輸入信號D的閘極。第一PMOS電晶體PM1可包括與第三PMOS電晶體PM3的汲極連接的源極、被施加掃描致能信號SE的閘極及連接到輸出節點Y的汲極。第一NMOS電晶體NM1可包括連接到第一PMOS電晶體PM1及輸出節點Y的汲極、被施加反相掃描致能信號NSE的閘極及連接到第三NMOS電晶體NM3的源極。
第二三態反相器TIVTb可包括第二PMOS電晶體PM2及第四PMOS電晶體PM4以及第二NMOS電晶體NM2及第四NMOS電晶體NM4。具體來說，第四PMOS電晶體PM4可包括連接到電源供應端子VDD的源極及被施加掃描輸入信號SI的閘極，且第四NMOS電晶體NM4可包括連接到接地端子GND的源極以及被施加掃描輸入信號SI的閘極。第二PMOS電晶體PM2可包括連接到第四PMOS電晶體PM4的汲極的源極、被施加反相掃描致能信號NSE的閘極及連接到輸出節點Y的汲極。第二NMOS電晶體NM2可包括連接到第二PMOS電晶體PM2及輸出節點Y的汲極、被施加掃描致能信號SE的閘極及連接到第四NMOS電晶體NM4的源極。
如上所述，掃描致能信號SE可施加到第一PMOS電晶體PM1的閘極及第二NMOS電晶體NM2的閘極，且反相掃描致能信號NSE可施加到第一NMOS電晶體NM1的閘極及第二PMOS電晶體PM2的閘極。因此，第一PMOS電晶體PM1及第二PMOS電晶體PM2以及第一NMOS電晶體NM1及第二NMOS電晶體NM2可形成交叉耦合結構XC。根據所述實施例，交叉耦合結構XC可被實作為參考圖2A、圖2B、圖4、圖8、圖14或圖18所示的標準單元100、標準單元100'、標準單元100a、標準單元300a、標準單元100b或標準單元300b。
圖22是根據實施例的積體電路IC的佈局，所述積體電路IC包括實作有圖21所示多工器的標準單元500a。
參考圖22，積體電路IC可包括至少一個標準單元500a，所述至少一個標準單元500a是由被標示為粗實線的單元邊界來界定。標準單元500a可包括第一主動區AR1及第二主動區AR2、虛擬區DR、多個閘極線GL、多個閘極觸點CB、多個源極/汲極觸點CA、電源線VDD及電源線VSS、第一金屬層M1及第二金屬層M2。
在所述實施例中，標準單元500a可包括交叉耦合區510，且交叉耦合區510可對應於圖2A所示交叉耦合區XCR或圖2B所示交叉耦合區XCR¢。此處，交叉耦合區510可被實作為與第一閘極線520至第三閘極線540對應的整個3CPP的大小，且可包括分別具有1CPP大小的第一切割層CT1及第二切割層CT2。因此，標準單元500a可被實作成具有包括1CPP切割層的3CPP交叉耦合結構。
在所述實施例中，可在第一閘極線520至第三閘極線540上設置第一導線550a至第三導線550c，且第一導線550a至第三導線550c可經由閘極觸點CB而分別電連接到第一閘極線520至第三閘極線540。另外，在第一導線550a及第三導線550c上設置有第四導線560，且第四導線560可經由通孔V1而電連接到第一導線550a及第三導線550c。然而，本發明概念的一個或多個實施例並非僅限於此，即如圖4至圖13所示，標準單元500a可包括第一導線（例如圖4所示M0）及位於第二閘極線530上的第二導線（例如圖4所示M1），所述第一導線電連接到第一閘極線520上的閘極觸點CB及第三閘極線540上的閘極觸點CB且具有與閘極觸點CB的上表面處於實質上相同水準高度處的上表面。
圖23是根據本發明概念實施例的具有交叉耦合結構XC¢的記憶體單元600的電路圖。
參考圖23，記憶體單元600可包括在電源供應端子VCC與接地節點VSS之間並聯連接的一對第一反相器INV1及第二反相器INV2以及與第一反相器INV1的輸出節點及第二反相器INV2的輸出節點連接的第一傳輸電晶體（pass transistor）PS1及第二傳輸電晶體PS2。所述一對第一反相器INV1及第二反相器INV2形成交叉耦合結構XC¢，且交叉耦合結構XC¢可對應於圖1所示交叉耦合結構XC。第一傳輸電晶體PS1及第二傳輸電晶體PS2可分別連接到位元線BL及互補位元線/BL。第一傳輸電晶體PS1的閘極及第二傳輸電晶體PS2的閘極可連接到字元線WL。
第一反相器INV1包括串聯連接到彼此的第一上拉電晶體PU1及第一下拉電晶體PD1，且第二反相器INV2包括串聯連接到彼此的第二上拉電晶體PU2及第二下拉電晶體PD2。第一上拉電晶體PU1及第二上拉電晶體PU2可為PMOS電晶體，且第一下拉電晶體PD1及第二下拉電晶體PD2可為NMOS電晶體。另外，為形成一個鎖存電路，可將第一反相器INV1的輸入節點連接到第二反相器INV2的輸出節點，且可將第二反相器INV2的輸入節點連接到第一反相器INV1的輸出節點。根據所述實施例，交叉耦合結構XC¢可被實作為參考圖2A、圖2B、圖4、圖8、圖14或圖18所示的標準單元100、標準單元100¢、標準單元100a、標準單元300a、標準單元100b或標準單元300b。
圖24是根據實施例的資料處理裝置1000的方塊圖，資料處理裝置1000包括具有交叉耦合結構的掃描正反器。
參考圖24，資料處理裝置1000可包括掃描正反器群組1100及邏輯電路1200，且資料處理裝置1000可被實作為積體電路IC、系統單晶片（system-on-chip）SoC、中央處理單元（central processing unit，CPU）或處理器。
掃描正反器群組1100可包括多個掃描正反器SFF，所述多個掃描正反器SFF中的每一個可被實作為參考圖18所示的掃描正反器400。掃描正反器SFF可包括根據所述一個或多個實施例的交叉耦合結構，且具體來說可被實作為參考圖2A、圖2B、圖4、圖8、圖14或圖18所示的標準單元100、標準單元100¢、標準單元100a、標準單元300a、標準單元100b或標準單元300b。掃描正反器SFF可根據時鐘信號CLK與邏輯電路1200進行資料通信。邏輯電路1200可為同步電路或非同步電路。邏輯電路1200可對輸入資料DIN或掃描資料SIN進行處理，且可提供與處理結果對應的輸出資料DOUT。
圖25是根據本發明概念實施例的儲存媒體2000的方塊圖。
參考圖25，儲存媒體2000可為電腦可讀儲存媒體，且可包括可在用於對電腦提供命令及/或資料的同時可由電腦讀取的任意儲存媒體。舉例來說，電腦可讀儲存媒體2000可包括：磁性或光學媒體，例如磁片、磁帶、唯讀光碟（compact disc read-only memory，CD-ROM）、唯讀數位多功能光碟（digital versatile disk-ROM，DVD-ROM）、可燒錄光碟（compact disk-recordable，CD-R）、可重寫光碟（compact disk-rewritable，CD-RW）、可燒錄數位多功能光碟（digital versatile disk-recordable，DVD-R）或可重寫數位多功能光碟（digital versatile disk-rewritable，DVD-RW）；揮發性或非揮發性記憶體，例如隨機存取記憶體（random access memory，RAM）、唯讀記憶體（read only memory，ROM）或快閃記憶體；可經由通用序列匯流排（Universal Serial Bus，USB）介面存取的非揮發性記憶體；微機電系統（microelectromechanical systems，MEMS）等。電腦可讀儲存媒體2000可插到電腦中，可整合到電腦中或可經由通信媒體（例如網路及/或無線電鏈路）連接到電腦。
如圖25所示，電腦可讀儲存媒體2000可包括放置及路由（place and route，P&R）程式2100、程式庫2200、分析程式2300及資料結構2400。放置及路由程式2100可包括多個指令，所述多個指令用於利用標準單元庫來執行設計積體電路的方法，所述標準單元庫包含關於根據本發明概念實施例的具有交叉耦合結構的標準單元的資訊。舉例來說，電腦可讀儲存媒體2000可儲存放置及路由程式2100，放置及路由程式2100包括某些指令，所述指令用於利用標準單元庫來設計積體電路，所述標準單元庫包含圖式中的一個或多個圖所示的標準單元。程式庫2200可包含關於標準單元（即，構成積體電路的單元）的資訊。
分析程式2300可包括執行多個指令，所述多個指令基於對積體電路進行定義的資料來執行分析積體電路的方法。資料結構2400可包括儲存空間，所述儲存空間用於管理在以下過程中產生的資料：利用程式庫2200中所包括的標準單元庫，從程式庫2200中所包括的一般標準單元庫提取特定資訊；或通過分析程式2300來對積體電路的特性進行分析。
儘管已參考本發明概念的實施例具體示出並闡述了本發明概念，然而應理解，可在不背離以上申請專利範圍的精神及範圍的條件下，在本文中作出形式及細節上的各種改變。
2CPP‧‧‧交叉耦合結構/交叉耦合區
3CPP‧‧‧交叉耦合結構/切割層/交叉耦合區
100、100ꞌ、100ꞌꞌ、100a、100b、500a‧‧‧標準單元
200a、200b、300A、300B‧‧‧半導體元件
300a、300b‧‧‧積體電路/標準單元
305‧‧‧基底
310、ILD1‧‧‧第一絕緣層
315、ILD2‧‧‧第二絕緣層
320‧‧‧第一閘極線
320a‧‧‧第一下部閘極線
320b‧‧‧第一上部閘極線
321‧‧‧第一切割表面
322‧‧‧第二切割表面
325、GF‧‧‧間隙填充層
330、530‧‧‧第二閘極線
340、540‧‧‧第三閘極線
340a‧‧‧第三下部閘極線
340b‧‧‧第三上部閘極線
350a‧‧‧第一閘極觸點
350b‧‧‧第二閘極觸點
350c‧‧‧第三閘極觸點
355a、355b、355c、355d‧‧‧第一通孔
360、370a、550a、M0、M1a‧‧‧第一導線
370、370b、550b、M1b‧‧‧第二導線
370c、550c、M1c‧‧‧第三導線
375a、375b‧‧‧第二通孔
380、560‧‧‧第四導線
400、SFF‧‧‧掃描正反器
500、MUX‧‧‧多工器
510‧‧‧交叉耦合區
520‧‧‧第一閘極線
600‧‧‧記憶體單元
1000‧‧‧資料處理裝置
1100‧‧‧掃描正反器群組
1200‧‧‧邏輯電路
2000‧‧‧電腦可讀儲存媒體
2100‧‧‧放置及路由程式
2200‧‧‧程式庫
2300‧‧‧分析程式
2400‧‧‧資料結構
A‧‧‧第一控制信號
AF1‧‧‧第一主動鰭片
AF2‧‧‧第二主動鰭片
AF3‧‧‧第三主動鰭片
AF4‧‧‧第四主動鰭片
AR‧‧‧主動區
AR1‧‧‧第一主動區
AR2‧‧‧第二主動區
B‧‧‧第二控制信號
BL‧‧‧位元線
/BL‧‧‧互補位元線
CA‧‧‧源極/汲極觸點
CAd‧‧‧觸點/對角觸點
CB‧‧‧閘極觸點
CB1‧‧‧第一觸點
CB1a、CB1b‧‧‧觸點
CB2‧‧‧第二觸點
CB2a、CB2b‧‧‧第二觸點/觸點
CB3‧‧‧第三觸點
CLK‧‧‧時鐘信號
CPP‧‧‧臨界多晶矽節距/觸點式多晶矽節距
CS1、CS2‧‧‧切割表面
CT‧‧‧切割層
CT1‧‧‧第一切割層/第一切割區
CT2‧‧‧第二切割層/第二切割區
D‧‧‧資料輸入信號
D1、D2、D3‧‧‧距離
DF1‧‧‧第一虛擬鰭片
DF2‧‧‧第二虛擬鰭片
DF3‧‧‧第三虛擬鰭片
DF4‧‧‧第四虛擬鰭片
DF5‧‧‧第五虛擬鰭片
DF6‧‧‧第六虛擬鰭片
DIN‧‧‧輸入資料
DOUT‧‧‧輸出資料
DR‧‧‧虛擬區/中間區
FF‧‧‧正反器
GE1a‧‧‧第一下部閘極電極
GE1b‧‧‧第一上部閘極電極
GE2‧‧‧第二閘極電極
GE2a‧‧‧第二下部閘極電極
GE3a‧‧‧第三下部閘極電極
GE3b‧‧‧第三上部閘極電極
GL‧‧‧閘極線
GL1‧‧‧第一閘極線/閘極線
GL1a‧‧‧第一下部閘極線
GL1b‧‧‧第一上部閘極線
GL2‧‧‧第二閘極線/閘極線
GL2a‧‧‧第二下部閘極線
GL2b‧‧‧第二上部閘極線
GL3‧‧‧第三閘極線/閘極線
GL3a‧‧‧第三下部閘極線
GL3b‧‧‧第三上部閘極線
GS‧‧‧閘極結構
H、Hꞌ、Hꞌꞌ、H1、H1ꞌ、H1ꞌꞌ、H2、H2ꞌ、H2ꞌꞌ、H3、H3ꞌ、H3ꞌꞌ、H4、H4ꞌ、H4ꞌꞌ、H5、H5ꞌ、H5ꞌꞌ‧‧‧高度
IC‧‧‧積體電路
ILD‧‧‧絕緣層
IS‧‧‧內部信號
INV1‧‧‧第一反相器
INV2‧‧‧第二反相器
M1‧‧‧第二導線/第一金屬層
M2‧‧‧第四導線/第二金屬層
ML‧‧‧主鎖存器
MOL‧‧‧MOL區
NM1‧‧‧第一NMOS電晶體
NM2‧‧‧第二NMOS電晶體
NM3‧‧‧第三NMOS電晶體
NM4‧‧‧第四NMOS電晶體
NSE‧‧‧反相掃描致能信號
OUT‧‧‧輸出信號
PD1‧‧‧第一下拉電晶體
PD2‧‧‧第二下拉電晶體
PM1‧‧‧第一PMOS電晶體
PM2‧‧‧第二PMOS電晶體
PM3‧‧‧第三PMOS電晶體
PM4‧‧‧第四PMOS電晶體
PS1‧‧‧第一傳輸電晶體
PS2‧‧‧第二傳輸電晶體
PU1‧‧‧第一上拉電晶體
PU2‧‧‧第二上拉電晶體
SC1‧‧‧第一標準單元
SC2‧‧‧第二標準單元
SC3‧‧‧第二標準單元
SE‧‧‧掃描致能信號
SI‧‧‧掃描輸入信號
SIN‧‧‧掃描資料
SL‧‧‧從鎖存器
SP‧‧‧間隔壁
STI‧‧‧隔離層
SUB‧‧‧基底
TIVTa‧‧‧第一三態反相器
TIVTb‧‧‧第二三態反相器
TS‧‧‧溝槽矽化物
V0、V0a、V0b、V0c、V1a、V1b‧‧‧通孔
V1‧‧‧第一電壓端子/通孔
V2‧‧‧第二電壓端子
V3‧‧‧第三電壓端子
V4‧‧‧第四電壓端子
V-V¢、VI-VI¢、VII-VII¢、X-X¢、XII-XII¢、XIIIa-XIIIa¢、XIIIb-XIIIb¢、XIX-XIX¢、XV-XV¢、XVI-XVI¢、XVII-XVII¢‧‧‧線
VCC‧‧‧電源供應端子
VDD‧‧‧第二電源區/電源供應端子/電源線
VSS‧‧‧第一電源區/電源線/接地節點
W1‧‧‧第一寬度
W2‧‧‧第二寬度
WL‧‧‧字元線
X、Z‧‧‧方向
XC、XCꞌ‧‧‧交叉耦合結構
XCR、XCRꞌ‧‧‧中間區/交叉耦合區
XCRꞌꞌ‧‧‧2CPP交叉耦合區
XCR1‧‧‧第一交叉耦合區
XCR2‧‧‧第二交叉耦合區
Y‧‧‧輸出節點/方向
通過結合所附圖示閱讀以下詳細說明，將更清晰地理解本發明概念的實施例，在所附圖示中：
圖1是根據實施例的交叉耦合結構的電路圖。
圖2A及圖2B是示出根據一些實施例的標準單元的與圖1所示交叉耦合結構對應的一部分的佈局的圖，且圖2C是示出根據比較例的標準單元的與交叉耦合結構對應的一部分的佈局的圖。
圖3是根據實施例的高度互不相同的第一標準單元至第三標準單元的圖。
圖4是根據實施例的標準單元的一部分的佈局。
圖5是沿圖4所示線V-V¢截取的剖視圖。
圖6是沿圖4所示線VI-VI¢截取的剖視圖。
圖7是沿圖4所示線VII-VII¢截取的剖視圖。
圖8是根據實施例的標準單元的一部分的佈局。
圖9是具有圖8所示佈局的半導體元件的透視圖。
圖10是沿圖8所示線X-X¢截取的剖視圖。
圖11是更詳細地示出圖9所示包括第一下部閘極線及第一上部閘極線的閘極結構的透視圖。
圖12是沿圖11所示線XII-XII¢截取的剖視圖。
圖13是沿圖11所示線XIIIa-XIIIa¢及線XIIIb-XIIIb¢截取的剖視圖。
圖14是根據實施例的標準單元的一部分的佈局。
圖15是沿圖14所示線XV-XV¢截取的剖視圖。
圖16是沿圖14所示線XVI-XVI¢截取的剖視圖。
圖17是沿圖14所示線XVII-XVII¢截取的剖視圖。
圖18是根據實施例的標準單元的一部分的佈局。
圖19是沿圖18所示線XIX-XIX¢截取的剖視圖。
圖20是根據實施例的具有交叉耦合結構的掃描正反器（scan flip-flop）的方塊圖。
圖21是根據實施例的具有交叉耦合結構的多工器的電路圖。
圖22是根據實施例的積體電路的佈局，所述積體電路包括實作有圖21所示多工器的標準單元。
圖23是根據實施例的具有交叉耦合結構的記憶體單元的電路圖。
圖24是根據實施例的資料處理裝置的方塊圖，所述資料處理裝置包括具有交叉耦合結構的掃描正反器。
圖25是根據實施例的儲存媒體的方塊圖。

Claims (20)

  1. 一種標準單元，包括： 第一主動區及第二主動區，在所述第一主動區與所述第二主動區之間界定中間區；以及 第一閘極線、第二閘極線及第三閘極線，與所述第一主動區及所述第二主動區交叉且與所述中間區交叉，所述第一閘極線在所述中間區中被第一間隙絕緣層劃分成上部第一閘極線及下部第一閘極線，所述第二閘極線未被劃分，且所述第三閘極線在所述中間區中被第二間隙絕緣層劃分成上部第三閘極線及下部第三閘極線。
  2. 如申請專利範圍第1項所述的標準單元，其中所述第一主動區及所述第二主動區沿第一方向延伸且沿第二方向平行地排列，且所述第二方向垂直於所述第一方向。
  3. 如申請專利範圍第2項所述的標準單元，其中所述第一閘極線、所述第二閘極線及所述第三閘極線沿所述第二方向延伸且沿所述第一方向平行地排列。
  4. 如申請專利範圍第3項所述的標準單元，其中所述第一間隙絕緣層比所述第一主動區更靠近所述第二主動區，且所述第二間隙絕緣層比所述第二主動區更靠近所述第一主動區。
  5. 如申請專利範圍第4項所述的標準單元，更包括： 第一層間絕緣層，位於所述第一閘極線、所述第二閘極線及所述第三閘極線之上。
  6. 如申請專利範圍第5項所述的標準單元，其中所述第一層間絕緣層的部分形成所述第一間隙絕緣層及所述第二間隙絕緣層。
  7. 如申請專利範圍第5項所述的標準單元，其中所述第一間隙絕緣層與所述第一層間絕緣層分別是單獨的層，且所述第二間隙絕緣層與所述第一層間絕緣層分別是單獨的層。
  8. 如申請專利範圍第4項所述的標準單元，其中 所述第一閘極線、所述第二閘極線及所述第三閘極線根據節距沿所述第一方向排列， 所述第一間隙絕緣層具有的寬度小於所述節距的兩倍且大於所述第一閘極線的寬度，且 所述第二間隙絕緣層具有的寬度小於所述節距的兩倍且大於所述第三閘極線的寬度。
  9. 如申請專利範圍第8項所述的標準單元，其中所述第一間隙絕緣層的所述寬度等於所述節距，且所述第二間隙絕緣層的所述寬度等於所述節距。
  10. 如申請專利範圍第8項所述的標準單元，其中所述第一間隙絕緣層的所述寬度等於所述第二間隙絕緣層的所述寬度。
  11. 如申請專利範圍第8項所述的標準單元，其中所述第一間隙絕緣層的所述寬度不等於所述第二間隙絕緣層的所述寬度。
  12. 如申請專利範圍第3項所述的標準單元，更包括： 多個第一鰭片，在所述第一主動區中沿所述第一方向延伸且沿所述第二方向平行地排列； 多個第二鰭片，在所述第二主動區中沿所述第一方向延伸且沿所述第二方向排列，且其中 所述第一閘極線、所述第二閘極線及所述第三閘極線位於所述多個第一鰭片及所述多個第二鰭片之上。
  13. 如申請專利範圍第12項所述的標準單元，更包括： 多個第三鰭片，在所述中間區中沿所述第一方向延伸，且其中 所述第一閘極線、所述第二閘極線及所述第三閘極線位於所述多個第三鰭片之上。
  14. 如申請專利範圍第13項所述的標準單元，其中 沿所述第一閘極線的側邊形成有第一間隔壁； 沿所述第二閘極線的側邊形成有第二間隔壁；以及 沿所述第三閘極線的側邊形成有第三間隔壁。
  15. 如申請專利範圍第14項所述的標準單元，其中 所述第一間隔壁是沿所述第一間隙絕緣層的側邊形成，且 所述第三間隔壁是沿所述第二間隙絕緣層的側邊形成。
  16. 如申請專利範圍第12項所述的標準單元，其中所述第一間隙絕緣層及所述第二間隙絕緣層分別具有與所述第一閘極線及所述第三閘極線相同的寬度。
  17. 如申請專利範圍第4項所述的標準單元，更包括： 多個第一鰭片，在所述第一主動區中沿所述第一方向延伸且沿所述第二方向平行地排列； 多個第二鰭片，在所述第二主動區中沿所述第一方向延伸且沿所述第二方向排列，且其中 所述第一閘極線、所述第二閘極線及所述第三閘極線位於所述多個第一鰭片及所述多個第二鰭片之上。
  18. 如申請專利範圍第17項所述的標準單元，更包括： 多個第三鰭片，在所述中間區中沿所述第一方向延伸，且其中 所述第一閘極線、所述第二閘極線及所述第三閘極線位於所述多個第三鰭片之上。
  19. 一種標準單元，包括： 第一主動區及第二主動區，在所述第一主動區與所述第二主動區之間界定中間區； 上部第一閘極線，與所述第一主動區及所述中間區的一部分交叉； 下部第一閘極線，與所述第二主動區交叉，所述下部第一閘極線與所述上部第一閘極線分隔開且與所述上部第一閘極線成直線排列，使得在所述中間區中在所述上部第一閘極線與所述下部第一閘極線之間存在第一間隙，在所述第一間隙中設置有第一間隙絕緣層； 第二閘極線，與所述第一主動區及所述第二主動區交叉且與所述中間區連續地交叉； 下部第三閘極線，與所述第二主動區及所述中間區的一部分交叉；以及 上部第三閘極線，與所述第一主動區交叉，所述上部第三閘極線與所述下部第三閘極線分隔開且與所述下部第三閘極線成直線排列，使得在所述中間區中在所述上部第三閘極線與所述下部第三閘極線之間存在第二間隙，在所述第二間隙中設置有第二間隙絕緣層。
  20. 一種標準單元，包括： 第一主動區及第二主動區，在所述第一主動區與所述第二主動區之間界定中間區； 上部第一閘極線，與所述第一主動區交叉且僅與所述中間區的一部分交叉； 第二閘極線，與所述第一主動區及所述第二主動區交叉且與所述中間區連續地交叉； 下部第三閘極線，與所述第二主動區交叉且僅與所述中間區的一部分交叉；以及 第一金屬線，電連接所述上部第一閘極線與所述下部第三閘極線。
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