TW201743557A - 電流控制振盪器及環形振盪器 - Google Patents

電流控制振盪器及環形振盪器 Download PDF

Info

Publication number
TW201743557A
TW201743557A TW106109498A TW106109498A TW201743557A TW 201743557 A TW201743557 A TW 201743557A TW 106109498 A TW106109498 A TW 106109498A TW 106109498 A TW106109498 A TW 106109498A TW 201743557 A TW201743557 A TW 201743557A
Authority
TW
Taiwan
Prior art keywords
group
signal output
signal
signal input
delay module
Prior art date
Application number
TW106109498A
Other languages
English (en)
Other versions
TWI627829B (zh
Inventor
周永奇
Original Assignee
上海兆芯集成電路有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 上海兆芯集成電路有限公司 filed Critical 上海兆芯集成電路有限公司
Publication of TW201743557A publication Critical patent/TW201743557A/zh
Application granted granted Critical
Publication of TWI627829B publication Critical patent/TWI627829B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H03K3/0322—Ring oscillators with differential cells

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)

Abstract

本發明揭露一種電流控制振盪器，包括環形振盪器和振盪頻率控制電路。環形振盪器具有一正常相位連接組態和一超前相位連接組態，並包括一輸入端、至少四級延遲模組和一組振盪頻率信號輸出端。環形振盪器配置為超前相位連接組態時所輸出之振盪頻率信號之振盪頻率大於環形振盪器配置為正常相位連接組態時所輸出之振盪頻率信號之振盪頻率。振盪頻率控制電路依據接收之偏置電流輸入、數位控制信號和控制電壓輸入產生一驅動電流信號。振盪頻率控制電路輸出驅動電流信號至環形振盪器之輸入端，以調節環形振盪器輸出之振盪頻率信號之振盪頻率。

Description

電流控制振盪器及環形振盪器
本發明係有關於電流控制環形振盪器，特別是有關於使用雙延遲路徑之電流控制環形振盪器。
環形振盪器係應用在射頻電路之時脈與資料回復器中的關鍵性元件。環形振盪器之振盪頻率往往取決於環形振盪器中串接之延遲模組之總級數和每一延遲模組之延遲時間。例如，延遲模組之總級數增加時，環形振盪器之振盪頻率隨之降低。目前環形振盪器則大多為電壓控制之環形振盪器，亦即輸出控制電壓至環形振盪器之每一延遲模組。有鑑於此，本發明從另一觀點提出一種電流控制環形振盪器，以增加振盪頻率的調節範圍。
本發明之一示範性實施例提供一種電流控制振盪器。該電流控制振盪器包括一環形振盪器和一振盪頻率控制電路。該環形振盪器具有一第一相位連接組態和一第二相位連接組態。該環形振盪器包括至少四級延遲模組、一輸入端和一組振盪頻率信號輸出端。每一該延遲模組具有一控制信號輸入端、一接地端、一第一組信號輸入端、一第二組信號輸入端和 一第一組信號輸出端。該環形振盪器之輸入端耦接至每一該延遲模組之該控制信號輸入端。該組振盪頻率信號輸出端耦接至該環形振盪器之最後一級延遲模組之該第一組信號輸出端，用以輸出該電流控制振盪器之一組振盪頻率信號，其中當該環形振盪器被配置為該第一相位連接組態時，每一該延遲模組之該第一組信號輸出端耦接至下一級延遲模組之該第一組信號輸入端，且最後一級延遲模組之該第一組信號輸出端耦接至第一級延遲模組之該第一組信號輸出端；其中若該環形振盪器為一超前相位配置時，則每一該延遲模組之該第一組信號輸出端更耦接至下下一級延遲模組之該第二組信號輸入端；以及其中若該環形振盪器為該超前相位配置時，則倒數第二級延遲模組之該第一組信號輸出端更耦接至第一級延遲模組之該第二組信號輸入端，且最後一級延遲模組之該第一組信號輸出端更耦接至第二級延遲模組之該第二組信號輸入端。該振盪頻率控制電路耦接至該環形振盪器，其中該振盪頻率控制電路接收外部的一偏置電流輸入、一數位控制信號和一控制電壓輸入，並依據該偏置電流輸入、該數位控制信號和該控制電壓輸入產生一驅動電流信號；以及其中該振盪頻率控制電路輸出該驅動電流信號至該環形振盪器之每一該延遲模組之該控制信號輸入端，以調節該環形振盪器之該組振盪頻率信號之一振盪頻率。
本發明之一示範性實施例提供一種環形振盪器。該環形振盪器具有一第一相位連接組態和一第二相位連接組態。該環形振盪器包括至少四級延遲模組、一輸入端和一組振盪頻率信號輸出端。每一該延遲模組具有一控制信號輸入端、 一接地端、一第一組信號輸入端、一第二組信號輸入端和一第一組信號輸出端。該環形振盪器之輸入端耦接至每一該延遲模組之該控制信號輸入端。該組振盪頻率信號輸出端耦接至該環形振盪器之最後一級延遲模組之該第一組信號輸出端，用以輸出該電流控制振盪器之一組振盪頻率信號，其中該第一組信號輸入端包括一第一極性信號輸入端和一第二極性信號輸入端，該第二組信號輸入端包括一第一極性信號輸入端和一第二極性信號輸入端，且該第一組信號輸出端包括一第一極性信號輸出端和一第二極性信號輸出端；其中當該環形振盪器被配置為該第一相位連接組態時，每一該延遲模組之該第一組信號輸出端之該第一極性信號輸出端耦接至下一級延遲模組之該第一組信號輸入端之該第一極性信號輸入端，且每一該延遲模組之該第一組信號輸出端之該第二極性信號輸出端耦接至下一級延遲模組之該第一組信號輸入端之該第二極性信號輸入端；其中當該環形振盪器被配置為該第一相位連接組態時，最後一級延遲模組之該第一組信號輸出端之該第一極性信號輸出端耦接至第一級延遲模組之該第一組信號輸出端之該第二極性信號輸入端，且最後一級延遲模組之該第一組信號輸出端之該第二極性信號輸出端耦接至第一級延遲模組之該第一組信號輸出端之該第一極性信號輸入端；其中若該環形振盪器為一超前相位配置時，則每一該延遲模組之該第一組信號輸出端更耦接至下下一級延遲模組之該第二組信號輸入端；以及其中若該環形振盪器為該超前相位配置時，則倒數第二級延遲模組之該第一組信號輸出端更耦接至第一級延遲模組之該第二組 信號輸入端，且最後一級延遲模組之該第一組信號輸出端更耦接至第二級延遲模組之該第二組信號輸入端。
1‧‧‧電流控制振盪器
2‧‧‧環形振盪器
201‧‧‧輸入端
202、203‧‧‧振盪頻率信號輸出端
21-27‧‧‧延遲模組
3‧‧‧振盪頻率控制電路
31‧‧‧頻率調節電路
311‧‧‧輸入級電路
312‧‧‧電流切換模組
32‧‧‧振盪器驅動電路
Sci‧‧‧驅動電流信號
Ic1‧‧‧第一控制電流信號
Ic2‧‧‧第二控制電流信號
Sf‧‧‧振盪頻率信號
Ib1‧‧‧偏置電流輸入
<M：0>‧‧‧數位控制信號
Vcn‧‧‧控制電壓輸入
vin+‧‧‧第一組信號輸入端之第一極性信號輸入端
vin-‧‧‧第一組信號輸入端之第二極性信號輸入端
vip+‧‧‧第二組信號輸入端之第一極性信號輸入端
vip-‧‧‧第二組信號輸入端之第二極性信號輸入端
vo+‧‧‧第一組信號輸出端之第一極性信號輸出端
vo-‧‧‧第一組信號輸出端之第二極性信號輸出端
T1‧‧‧控制信號輸入端
T2‧‧‧接地端
SW1-SWk‧‧‧開關
Md1-Md16、Mc1-Mc6、Ms1-Msk‧‧‧電晶體
R1-R4‧‧‧電阻器
C1-C3‧‧‧電容器
第1圖係依據本發明之一實施例實現一電流控制振盪器l之區塊圖。
第2A圖係依據本發明之一實施例舉例說明環形振盪器2以第一相位連接組態進行配置之一示意圖。
第2B圖係依據本發明之一實施例舉例說明環形振盪器2以第二相位連接組態進行配置之一示意圖。
第2C圖係依據本發明之一實施例舉例說明環形振盪器2以第一相位連接組態進行配置之一示意圖。
第2D圖係依據本發明之一實施例舉例說明環形振盪器2以第二相位連接組態進行配置之一示意圖。
第2E圖係依據本發明之一實施例舉例說明環形振盪器2以第三相位連接組態進行配置之一示意圖。
第3圖係依據本發明之一實施例實現環形振盪器2之延遲模組21之一電路圖。
第4圖係依據本發明之一實施例實現振盪頻率控制電路3之一電路圖。
本揭露所附圖示之實施例或例子將如以下說明。本揭露之範疇並非以此為限。習知技藝者應能知悉在不脫離本揭露的精神和架構的前提下，當可作些許更動、替換和置換。 在本揭露之實施例中，元件符號可能被重複地使用，本揭露之數種實施例可能共用相同的元件符號，但為一實施例所使用的特徵元件不必然為另一實施例所使用。
第1圖係依據本發明之一實施例實現一電流控制振盪器1之區塊圖。在第1圖之該實施例中，電流控制振盪器1包括一環形振盪器2和一振盪頻率控制電路3。環形振盪器2耦接至振盪頻率控制電路3，並具有至少一第一相位連接組態和一第二相位連接組態。環形振盪器2接收來自振盪頻率控制電路3之一驅動電流信號Sci，並依據驅動電流信號Sci輸出之一組振盪頻率信號Sf。振盪頻率控制電路3接收外部的一偏置電流輸入Ib1、一數位控制信號d<M：0>和一控制電壓輸入Vcn，並據此輸出驅動電流信號Sci。
在第1圖之該實施例中，振盪頻率控制電路3包括一頻率調節電路31和一振盪器驅動電路32。頻率調節電路31接收外部的一偏置電流輸入Ib1和一數位控制信號d<M：0>，再依據數位控制信號d<M：0>產生一第一控制電流信號Ic1。振盪器驅動電路32接收外部的一控制電壓輸入Vcn，再依據控制電壓輸入Vcn產生一第二控制電流信號Ic2。頻率調節電路31之一輸出端與該振盪器驅動電路32之一輸出端皆耦接至振盪頻率控制電路3之一輸出端，使第一控制電流信號Ic1加總第二控制電流信號Ic2形成驅動電流信號Sci。在第1圖之該實施例中，透過輸入不同的數位控制信號d<M：0>，電流控制振盪器1輸出之該組振盪頻率信號Sf之一振盪頻率fc具有多檔頻率範圍。此外，亦能夠過改變控制電壓輸入Vcn調節振盪頻率fc。
第2A圖係依據本發明之一實施例舉例說明環形振盪器2以第一相位連接組態進行配置之一示意圖。本發明之一實施例中，環形振盪器2包括一輸入端201、一組振盪頻率信號輸出端202和203、以及四級串接之延遲模組21、延遲模組22、延遲模組23和延遲模組24。每一該延遲模組21-24皆為相同之延遲模組。每一該延遲模組21-24具有一控制信號輸入端T1、一接地端T2、一第一組信號輸入端(vin+、vin-)、一第二組信號輸入端(vip+、vip-)、以及一第一組信號輸出端(vo+、vo-)。環形振盪器2之輸入端201用以接收來自振盪頻率控制電路3之一驅動電流信號Sci，而環形振盪器2之振盪頻率信號輸出端202和203用以輸出該組振盪頻率信號Sf。每一該延遲模組21-24之控制信號輸入端T1皆耦接至輸入端201，每一該延遲模組21-24之接地端T2則皆電性連接至一接地電位。
在第2A圖之該實施例中，該第一組信號輸入端包括一第一極性信號輸入端vin+和一第二極性信號輸入端vin-。該第二組信號輸入端包括一第一極性信號輸入端vip+和一第二極性信號輸入端vip-。該第一組信號輸出端包括一第一極性信號輸出端vo+和一第二極性信號輸出端vo-。
在第2A圖之該實施例中，環形振盪器2被配置為該第一相位連接組態，其中該第一相位連接組態係一種正常相位的連接方式。此時，每一該延遲模組21-24之該第一組信號輸出端耦接至下一級延遲模組之該第一組信號輸入端，且最後一級延遲模組(亦即延遲模組24)之該第一組信號輸出端耦接至第一級延遲模組(亦即延遲模組21)之該第一組信號輸出端。
更詳細地說，當環形振盪器2被配置為該第一相位連接組態時，每一該延遲模組21-23之該第一組信號輸出端之第一極性信號輸出端vo+耦接至下一級延遲模組22-24之該第一組信號輸入端之該第一極性信號輸入端vin+，且每一該延遲模組21-23之該第一組信號輸出端之該第二極性信號輸出端vo-耦接至下一級延遲模組22-24之該第一組信號輸入端之該第二極性信號輸入端vin-。
更詳細地說，當環形振盪器2被配置為該第一相位連接組態時，最後一級延遲模組24之該第一組信號輸出端之該第一極性信號輸出端vo+耦接至第一級延遲模組21之該第一組信號輸出端之該第二極性信號輸入端vin-，且最後一級延遲模組24之該第一組信號輸出端之該第二極性信號輸出端vo-耦接至第一級延遲模組21之該第一組信號輸出端之該第一極性信號輸入端vin+。
第2B圖係依據本發明之一實施例舉例說明環形振盪器2以第二相位連接組態進行配置之一示意圖。在第2B圖之該實施例中，環形振盪器2被配置為該第二相位連接組態，其中該第二相位連接組態係一超前相位連接方式。當環形振盪器2以超前相位連接方式進行配置時，每一該延遲模組21-24之該第一組信號輸出端除了耦接至下一級延遲模組之該第一組信號輸入端之外，更被耦接至下一級以後之延遲模組之第二組信號輸入端(vip+、vip-)。
以第2B圖所示第二相位連接組態配置之該第二相位連接組為例，每一該延遲模組21-24之該第一組信號輸出端 同樣耦接至下一級延遲模組之該第一組信號輸入端，且最後一級延遲模組(亦即延遲模組24)之該第一組信號輸出端同樣耦接至第一級延遲模組(亦即延遲模組21)之該第一組信號輸出端。不同於第2A圖所示第一相位連接組態的是，每一該延遲模組21-22之該第一組信號輸出端更耦接至下下一級延遲模組23-24之該第二組信號輸入端，倒數第二級延遲模組(亦即延遲模組23)之該第一組信號輸出端更耦接至第一級延遲模組(亦即延遲模組21)之該第二組信號輸出端，且最後一級延遲模組(亦即延遲模組24)之該第一組信號輸出端更耦接至第二級延遲模組(亦即延遲模組22)之該第二組信號輸出端。
更詳細地說，當由該第一相位連接組態改變配置成該第二相位連接組態時，每一該延遲模組21-22之該第一組信號輸出端之第一極性信號輸出端vo+更耦接至下下一級延遲模組23-24之該第二組信號輸入端之該第一極性信號輸入端vip+，且每一該延遲模組21-22之該第一組信號輸出端之該第二極性信號輸出端vo-更耦接至下一級延遲模組23-24之該第一組信號輸入端之該第二極性信號輸入端vip-。
更詳細地說，當由該第一相位連接組態改變配置成該第二相位連接組態時，最後一級延遲模組(亦即延遲模組24)之該第一組信號輸出端之第一極性信號輸出端vo+更耦接至第二級延遲模組22之該第二組信號輸入端之該第一極性信號輸入端vip-，且最後一級延遲模組(亦即延遲模組24)之該第一組信號輸出端之第二極性信號輸出端vo-更耦接至第二級延遲模組22之該第二組信號輸入端之該第一極性信號輸入端 vip+。
更詳細地說，當由該第一相位連接組態改變配置成該第二相位連接組態時，倒數第二級延遲模組(亦即延遲模組23)之該第一組信號輸出端之該第一極性信號輸出端vo+更耦接至第一級延遲模組21之該第一組信號輸入端之該第二極性信號輸入端vip-，且倒數第二級延遲模組(亦即延遲模組23)之該第一組信號輸出端之該第二極性信號輸出端vo-更耦接至第一級延遲模組21之該第一組信號輸入端之該第一極性信號輸入端vip+。
相較第2A圖所示第一相位連接組態，第2B圖所示第二相位連接組態提供在每一該延遲模組21-24之第二組信號輸入端(vip+、vip-)之輸入快於原先提供在第一組信號輸入端(vin+、vin-)之輸入。另一方面，第2B圖所示第二相位連接組態提供每一延遲模組21-24由第二組信號輸入端(vip+、vip-)至第一組信號輸出端(vo+、vo-)之一新的延遲路徑，使每一延遲模組21-24具有雙延遲路徑。藉此減少信號在單一延遲模組之延遲時間。因此，以第二相位連接組態進行配置之環形振盪器2輸出之該組振盪頻率信號Sf可具有較高振盪頻率fc。
值得注意的是，本發明所示環形振盪器2並不限定於四級之延遲模組21-24。環形振盪器2亦可為包括N級之延遲模組21、延遲模組22、…、延遲模組2(N-1)至延遲模組2N，其中N係大於3之任意正整數。
值得注意的是，本發明所示環形振盪器2並不限定 第二相位連接組態之超前相位連接方式。在本發明之另一實施例中，當環形振盪器2以超前相位連接方式進行配置時，每一該延遲模組21-2N之該第一組信號輸出端除了耦接至下一級延遲模組之該第一組信號輸入端之外，更被耦接至P級以後之延遲模組之第二組信號輸入端(vip+、vip-)，其中P係小於(N/2)之任意正整數。例如，當N為7時，P可以為1、2、3；當N為4時，P可以為1；當N為6時，P可以為1、2；當N為12時，P可以為1、2、3、4、5；當N為20時，P可以小於10之正整數。
更詳細地說，當環形振盪器2具有七級之延遲模組21-27時，環形振盪器2除了具有前述第一相位連接組態和前述第二相位連接組態之外，更具有一第三相位連接組態以及一第四相位連接組態。
第2C-2E圖即係依據本發明之一實施例舉例說明具有七級之延遲模組21-27之環形振盪器2之不同相位連接組態。
第2C圖係依據本發明之一實施例舉例說明環形振盪器2以第一相位連接組態進行配置之一示意圖。在第2C圖之該實施例中，環形振盪器2被配置為該第一相位連接組態，亦即被配置為正常相位的連接方式。此時，延遲模組21-27之連接方式相同於第2A圖所示延遲模組21-24之連接方式，其差別僅在於延遲模組之總級數N不同。
第2D圖係依據本發明之一實施例舉例說明環形振盪器2以第二相位連接組態進行配置之一示意圖。在第2D圖之該實施例中，環形振盪器2被配置為該第二相位連接組態。此 時，延遲模組21-27之連接方式相同於第2B圖所示延遲模組21-24之連接方式，其差別僅在於延遲模組之總級數N不同。換句話說，每一該延遲模組21-25之該第一組信號輸出端除了耦接至下一級延遲模組之該第一組信號輸入端(vin+、vin-)之外，更被耦接至1級以後之延遲模組之第二組信號輸入端(vip+、vip-)。例如，延遲模組23之該第一組信號輸出端被耦接至延遲模組24之該第一組信號輸入端(vin+、vin-)和延遲模組25之該第二組信號輸入端(vip+、vip-)。延遲模組26之該第一組信號輸出端除了耦接至下一級延遲模組27之該第一組信號輸入端(vin+、vin-)之外，更被耦接至第一級延遲模組21之第二組信號輸入端(vip+、vip-)。延遲模組27之該第一組信號輸出端除了耦接至第一級延遲模組21之該第一組信號輸入端(vin+、vin-)之外，更被耦接至第二級延遲模組22之第二組信號輸入端(vip+、vip-)。
第2E圖係依據本發明之一實施例舉例說明環形振盪器2以第三相位連接組態進行配置之一示意圖。在第2E圖之該實施例中，環形振盪器2被配置為該第三相位連接組態。此時，每一該延遲模組21-24之第一組信號輸出端(vo+、vo-)除了耦接至下一級延遲模組之第一組信號輸入端(vin+、vin-)之外，更被耦接至2級以後之延遲模組之第二組信號輸入端(vip+、vip-)。例如，延遲模組23之該第一組信號輸出端被耦接至延遲模組24之該第一組信號輸入端(vin+、vin-)和延遲模組26之該第二組信號輸入端(vip+、vip-)。
在第2E圖之該實施例中，延遲模組25之該第一組 信號輸出端(vo+、vo-)除了耦接至下一級延遲模組26之該第一組信號輸入端(vin+、vin-)之外，更被耦接至第一級延遲模組21之第二組信號輸入端(vip+、vip-)。延遲模組26之該第一組信號輸出端(vo+、vo-)除了耦接至下一級延遲模組27之該第一組信號輸入端(vin+、vin-)之外，更被耦接至第二級延遲模組22之第二組信號輸入端(vip+、vip-)。延遲模組27之該第一組信號輸出端(vo+、vo-)除了耦接至第一級延遲模組21之該第一組信號輸入端(vin+、vin-)之外，更被耦接至第三級延遲模組23之第二組信號輸入端(vip+、vip-)。
值得注意的是，延遲模組25-27之該第一組信號輸出端(vo+、vo-)係分別反相耦接至延遲模組21-23之第二組信號輸入端(vip+、vip-)。更詳細地說，延遲模組25之第一組信號輸出端之第一極性信號輸出端vo+係耦接至延遲模組21之第二組信號輸入端之第二極性信號輸入端vip-，而延遲模組25之第一組信號輸出端之第二極性信號輸出端vo-係耦接至延遲模組21之第二組信號輸入端之第一極性信號輸入端vip+；同理，延遲模組26之第一組信號輸出端之第一極性信號輸出端vo+係耦接至延遲模組22之第二組信號輸入端之第二極性信號輸入端vip-，而延遲模組26之第一組信號輸出端之第二極性信號輸出端vo-係耦接至延遲模組22之第二組信號輸入端之第一極性信號輸入端vip+；同理，延遲模組27之第一組信號輸出端之第一極性信號輸出端vo+係耦接至延遲模組23之第二組信號輸入端之第二極性信號輸入端vip-，而延遲模組27之第一組信號輸出端之第二極性信號輸出端vo-係耦接至延遲模組23之第 二組信號輸入端之第一極性信號輸入端vip+。
因此，本發明之環形振盪器2藉由第2C-2E圖所示三種不同相位連接組態得到不同振盪頻率fc之該組振盪頻率信號Sf。
第3圖係依據本發明之一實施例實現環形振盪器2之延遲模組21之一電路圖。由於環形振盪器2之每一延遲模組皆具有相同的電路架構，以下僅以延遲模組21作為說明。在第3圖之該實施例中，延遲模組21包括一第一延遲電晶體對(Md1、Md2)、一負載電晶體對(Md3、Md4)、一第二延遲電晶體對(Md5、Md6)、一第三延遲電晶體對(Md7、Md8)以及偏壓電晶體Md9-Md16。
在第3圖之該實施例中，第一延遲電晶體對(Md1、Md2)分別耦接至該第一組信號輸入端(vin+、vin-)和第一組信號輸出端(vo+、vo-)，並包括一第一電晶體Md1和一第二電晶體Md2。第一電晶體Md1之一閘極和第二電晶體Md2之一閘極分別耦接至第一組信號輸入端之第一極性信號輸入端vin+和第二極性信號輸入端vin-。第一電晶體Md之一源極和第二電晶體Md之一源極分別耦接至第一組信號輸出端之第一極性信號輸出端vo+和第二極性信號輸出端vo-。
在第3圖之該實施例中，第二延遲電晶體對(Md5、Md6)包括一第五電晶體Md5和一第六電晶體Md6。第五電晶體之一閘極Md5和第六電晶體Md6之一閘極耦接至第二組信號輸入端之第一極性信號輸入端vip+，且第一電晶體之一汲極、第五電晶體之一汲極和第六電晶體之一汲極皆耦接至第一組 信號輸出端之第二極性信號輸出端vo-。第三延遲電晶體對(Md7、Md8)包括一第七電晶體Md7和一第八電晶體Md8。第七電晶體之一閘極和第八電晶體之一閘極耦接至第二組信號輸入端之第二極性信號輸入端vip-，且第二電晶體之一汲極、第七電晶體之一汲極和第八電晶體之一汲極皆耦接至第一組信號輸出端之第一極性信號輸出端vo+。
在第3圖之該實施例中，負載電晶體對(Md3、Md4)耦接至該第一組信號輸出端(vo+、vo-)，並包括以交叉正反饋方式進行耦接之一第三電晶體Md3和一第四電晶體Md4。第一電晶體Md1之一源極、第二電晶體Md2之一源極、第五電晶體Md5之一源極以及第七電晶體Md7之一源極皆耦接至控制信號輸入端T1。第三電晶體Md3之一源極、第四電晶體Md4之一源極、第六電晶體Md6之一源極以及第八電晶體Md8之一源極皆耦接至接地端T2。偏壓電晶體Md9-Md16用以提供延遲模組21之直流偏壓，其中偏壓電晶體Md9-Md12係NMOS，而偏壓電晶體Md13-Md16則係PMOS，但本發明並不限定於此。第一電晶體Md1、第二電晶體Md2、第五電晶體Md5和第七電晶體Md7皆為PMOS，第三電晶體Md3、第四電晶體Md4、第六電晶體Md6和第八電晶體Md8皆為NMOS，但本發明並不限定於此。
值得注意的是，負載電晶體對(Md3、Md4)具有負電阻之特性，且其阻抗值與驅動電流信號Sci給予之電流值有關。因此，振盪頻率控制電路3可藉由改變輸出至控制信號輸入端T1之驅動電流信號Sci，以調節負載電晶體對(Md3、Md4)之阻抗大小，並進而調節延遲模組21之延遲時間。
第4圖係依據本發明之一實施例實現振盪頻率控制電路3之一電路圖。在第4圖之該實施例中，頻率調節電路31包括一輸入級電路311和一電流切換模組312。輸入級電路311包括一NMOS電晶體Mc1、一NMOS電晶體Mc2、電阻器R1-R3、和一電容器C1。
在第4圖之該實施例中，輸入級電路311之NMOS電晶體Mc1用以接收偏置電流輸入Ib1。輸入級電路311之電阻器R1-R2和電容器C1形成一低通濾波器，該低通濾波器用以濾除頻率調節電路31之低頻雜訊。電阻器R3串接在電晶體Mc2之一源極和接地端之間。電阻器R3具有電晶體Mc2之雜訊的作用。電晶體Mc1和電晶體Mc2形成一電流鏡電路，使流經電晶體Mc1之偏置電流輸入Ib1對應產生流經電晶體Mc2之一偏置電流Ib2。
在第4圖之該實施例中，電流切換模組312包括一PMOS電晶體Mc3、開關SW1-SWk、開關電晶體Ms1-Msk和一電容器C2。電流切換模組312接收數位控制信號d<M：0>，並以數位控制信號d<M：0>控制開關SW1-SWk導通與否。數位控制信號d<M：0>之位元長度M取決於開關SW1-SWk之總數目，例如，使用3位元之數位控制信號d<3：0>控制八個開關SW1-SW8。電晶體Mc3和電晶體Ms1-Msk之中有導通者形成一電流鏡電路。因此，電晶體Ms1-Msk之中有導通者可視為PMOS電流源。在本發明實施例中，每一開關SW1-SWk可以電晶體實現，但並不限定於此實施方式。
藉由該電流鏡電路，流經電晶體Mc3之偏置電流 Ib2對應產生電流切換模組312輸出之第一控制電流信號Ic1。第一控制電流信號Ic1之電流值取決於導通之開關電晶體Ms1-Msk之電晶體尺寸(例如，電晶體寬長比)。導通的開關電晶體Ms1-Msk之數目越多，第一控制電流信號Ic1之電流值越大。導通之開關電晶體Ms1-Msk之電晶體寬長比越大，第一控制電流信號Ic1之電流值越大。開關電晶體Ms1-Msk係以PMOS實現，但本發明並不限定於此。因此，在第4圖之該實施例中，頻率調節電路31即可透過不同的數位控制信號d<M：0>產生不同電流值之第一控制電流信號Ic1。
在第4圖之該實施例中，振盪器驅動電路32包括電晶體Mc4-Mc6、電阻器R4和電容器C3。電阻器R4係NMOS電晶體Mc5之一源極電阻。電容器C3係電性連接至頻率調節電路31之輸出端之一穩壓電容。電容器C3用以減少PMOS電流源(亦即電晶體Ms1-Msk之中有導通者和PMOS電晶體Mc6)產生之雜訊，並能夠提高頻率調節電路31之電源抑制比。
在第4圖之該實施例中，NMOS電晶體Mc5之一閘極用以接收控制電壓輸入Vcn，並對應產生流經PMOS電晶體Mc4和NMOS電晶體Mc5之一電流Icn。PMOS電晶體Mc4和PMOS電晶體Mc6形成一電流鏡電路。藉由該電流鏡電路，流經電晶體Mc4之電流Icn對應產生振盪器驅動電路32輸出之第二控制電流信號Ic2。因此，在第4圖之該實施例中，振盪器驅動電路32即可透過改變控制電壓輸入Vcn產生不同電流值之第二控制電流信號Ic2。
本發明雖以較佳實施例揭露如上，使得本領域具 有通常知識者能夠更清楚地理解本發明的內容。然而，本領域具有通常知識者應理解到他們可輕易地以本發明做為基礎，設計或修改流程以及使用電流控制振盪器進行相同的目的和/或達到這裡介紹的實施例的相同優點。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
2‧‧‧環形振盪器
201‧‧‧輸入端
202、203‧‧‧振盪頻率信號輸出端
21-24‧‧‧延遲模組
vin+‧‧‧第一組信號輸入端之第一極性信號輸入端
vin-‧‧‧第一組信號輸入端之第二極性信號輸入端
vip+‧‧‧第二組信號輸入端之第一極性信號輸入端
vip-‧‧‧第二組信號輸入端之第二極性信號輸入端
vo+‧‧‧第一組信號輸出端之第一極性信號輸出端
vo-‧‧‧第一組信號輸出端之第二極性信號輸出端
T1‧‧‧控制信號輸入端
T2‧‧‧接地端

Claims (16)

  1. 一種電流控制振盪器，包括：一環形振盪器，具有一第一相位連接組態和一第二相位連接組態，該環形振盪器包括：至少四級延遲模組，每一該延遲模組具有一控制信號輸入端、一接地端、一第一組信號輸入端、一第二組信號輸入端和一第一組信號輸出端；一輸入端，耦接至每一該延遲模組之該控制信號輸入端；以及一組振盪頻率信號輸出端，耦接至該環形振盪器之最後一級延遲模組之該第一組信號輸出端，用以輸出該電流控制振盪器之一組振盪頻率信號，其中當該環形振盪器被配置為該第一相位連接組態時，每一該延遲模組之該第一組信號輸出端耦接至下一級延遲模組之該第一組信號輸入端，且最後一級延遲模組之該第一組信號輸出端耦接至第一級延遲模組之該第一組信號輸出端；其中若該環形振盪器由為一超前相位配置時，則每一該延遲模組之該第一組信號輸出端更耦接至下下一級延遲模組之該第二組信號輸入端。
  2. 如申請專利範圍第1項所述之電流控制振盪器，其中若該環形振盪器為該超前相位配置時，則倒數第二級延遲模組之該第一組信號輸出端更耦接至第一級延遲模組之該第二組信號輸入端，且最後一級延遲模組之該第一組信號輸出端更耦接至第二級延遲模組之該第二組信號輸入端；以及 一振盪頻率控制電路，耦接至該環形振盪器，其中該振盪頻率控制電路接收外部的一偏置電流輸入、一數位控制信號和一控制電壓輸入，並依據該偏置電流輸入、該數位控制信號和該控制電壓輸入產生一驅動電流信號；以及其中該振盪頻率控制電路輸出該驅動電流信號至該環形振盪器之該輸入端，以調節該環形振盪器之該組振盪頻率信號之一振盪頻率。
  3. 如申請專利範圍第2項所述之電流控制振盪器，其中該振盪頻率控制電路更包括：一頻率調節電路，接收該偏置電流輸入和該數位控制信號，並依據該數位控制信號產生一第一控制電流信號；以及一振盪器驅動電路，接收該控制電壓輸入，並依據該控制電壓輸入產生一第二控制電流信號，其中該頻率調節電路之一輸出端與該振盪器驅動電路之一輸出端皆耦接至該振盪頻率控制電路之一輸出端，使該驅動電流信號包括該第一控制電流信號和該第二控制電流信號。
  4. 如申請專利範圍第3項所述之電流控制振盪器，其中每一該延遲模組更包括：一第一延遲電晶體對，分別耦接至該第一組信號輸入端和該第一組信號輸出端，並包括一第一電晶體和一第二電晶體；一負載電晶體對，耦接至該第一組信號輸出端，並包括以交叉正反饋方式進行耦接之一第三電晶體和一第四電晶 體；一第二延遲電晶體對，分別耦接至該第二組信號輸入端和該第一組信號輸出端，並包括一第五電晶體和一第六電晶體；以及一第三延遲電晶體對，分別耦接至該第二組信號輸入端和該第一組信號輸出端，並包括一第七電晶體和一第八電晶體。
  5. 如申請專利範圍第4項所述之電流控制振盪器，其中該第一電晶體之一閘極和該第二電晶體之一閘極分別耦接至該第一組信號輸入端之該第一極性信號輸入端和該第二極性信號輸入端，且該第一電晶體之一源極和該第二電晶體之一源分別耦接至該第一組信號輸出端之該第一極性信號輸出端和該第二極性信號輸出端；其中該第五電晶體之一閘極和該第六電晶體之一閘極耦接至該第二組信號輸入端之該第一極性信號輸入端，且該第一電晶體之一汲極、該第五電晶體之一汲極和該第六電晶體之一汲極皆耦接至該第一組信號輸出端之該第二極性信號輸出端；以及其中該第七電晶體之一閘極和該第八電晶體之一閘極耦接至該第二組信號輸入端之該第二極性信號輸入端，且該第二電晶體之一汲極、該第七電晶體之一汲極和該第八電晶體之一汲極皆耦接至該第一組信號輸出端之該第一極性信號輸出端。
  6. 如申請專利範圍第5項所述之電流控制振盪器，其中該第一 電晶體之一源極、該第二電晶體之一源極、該第五電晶體之一源極以及該第七電晶體之一源極皆耦接至該控制信號輸入端；以及其中該振盪頻率控制電路藉由改變輸出至該控制信號輸入端之該驅動電流信號調節該負載電晶體對之阻抗大小，並進而調節該延遲模組之延遲時間。
  7. 如申請專利範圍第3項所述之電流控制振盪器，其中該第一組信號輸入端包括一第一極性信號輸入端和一第二極性信號輸入端，該第二組信號輸入端包括一第一極性信號輸入端和一第二極性信號輸入端，且該第一組信號輸出端包括一第一極性信號輸出端和一第二極性信號輸出端；其中當該環形振盪器被配置為該第一相位連接組態時，每一該延遲模組之該第一組信號輸出端之該第一極性信號輸出端耦接至下一級延遲模組之該第一組信號輸入端之該第一極性信號輸入端，且每一該延遲模組之該第一組信號輸出端之該第二極性信號輸出端耦接至下一級延遲模組之該第一組信號輸入端之該第二極性信號輸入端；以及其中當該環形振盪器被配置為該第一相位連接組態時，最後一級延遲模組之該第一組信號輸出端之該第一極性信號輸出端耦接至第一級延遲模組之該第一組信號輸出端之該第二極性信號輸入端，且最後一級延遲模組之該第一組信號輸出端之該第二極性信號輸出端耦接至第一級延遲模組之該第一組信號輸出端之該第一極性信號輸入端。
  8. 如申請專利範圍第7項所述之電流控制振盪器，其中若該環 形振盪器為該超前相位配置時，則每一該延遲模組之該第一組信號輸出端之該第一極性信號輸出端更耦接至下下一級延遲模組之該第二組信號輸入端，且每一該延遲模組之該第一組信號輸出端之該第二極性信號輸出端耦接至下下一級延遲模組之該第一組信號輸入端之該第二極性信號輸入端；其中若該環形振盪器為該超前相位配置時，則倒數第二級延遲模組之該第一組信號輸出端之該第一極性信號輸出端更耦接至第一級延遲模組之該第二組信號輸入端之該第二極性信號輸入端，且倒數第二級延遲模組之該第一組信號輸出端之該第二極性信號輸出端更耦接至第一級延遲模組之該第二組信號輸入端之該第一極性信號輸入端；以及其中若該環形振盪器為該超前相位配置時，則最後一級延遲模組之該第一組信號輸出端之該第一極性信號輸出端更耦接至第二級延遲模組之該第二組信號輸入端之該第二極性信號輸入端，且最後一級延遲模組之該第一組信號輸出端之該第二極性信號輸出端更耦接至第二級延遲模組之該第二組信號輸入端之該第一極性信號輸入端。
  9. 如申請專利範圍第8項所述之電流控制振盪器，其中若該環形振盪器包括至少七級之該延遲模組，則該環形振盪器更具有一第三相位連接組態；其中若該環形振盪器由該第一相位連接組態改變配置成該第三相位連接組態，則每一該延遲模組之該第一組信號輸出端之該第一極性信號輸出端更耦接至下三級延遲模組之 該第二組信號輸入端，且每一該延遲模組之該第一組信號輸出端之該第二極性信號輸出端更耦接至下三級延遲模組之該第一組信號輸入端之該第二極性信號輸入端；其中若該環形振盪器由該第一相位連接組態改變配置成該第三相位連接組態，則倒數第三級延遲模組之該第一組信號輸出端之該第一極性信號輸出端更耦接至第一級延遲模組之該第二組信號輸入端之該第二極性信號輸入端，且倒數第二級延遲模組之該第一組信號輸出端之該第二極性信號輸出端更耦接至第一級延遲模組之該第二組信號輸入端之該第一極性信號輸入端；其中若該環形振盪器由該第一相位連接組態改變配置成該第三相位連接組態，則倒數第二級延遲模組之該第一組信號輸出端之該第一極性信號輸出端更耦接至第二級延遲模組之該第二組信號輸入端之該第二極性信號輸入端，且倒數第二級延遲模組之該第一組信號輸出端之該第二極性信號輸出端更耦接至第二級延遲模組之該第二組信號輸入端之該第一極性信號輸入端；以及其中若該環形振盪器由該第一相位連接組態改變配置成該第三相位連接組態，則最後一級延遲模組之該第一組信號輸出端之該第一極性信號輸出端更耦接至第三級延遲模組之該第二組信號輸入端之該第二極性信號輸入端，且最後一延遲模組之該第一組信號輸出端之該第二極性信號輸出端更耦接至第三級延遲模組之該第二組信號輸入端之該第一極性信號輸入端。
  10. 如申請專利範圍第3項所述之電流控制振盪器，其中該頻率調節電路包括：一輸入級電路，接收該偏置電流輸入，並對應產生一偏置電流；以及一電流切換模組，耦接至該輸入級電路，並接收該偏置電流，其中該電流切換模組包括複數開關電流源；以及其中該電流切換模組依據接收之該數位控制信號決定每一該開關電流源之導通與否，以調節該第一控制電流信號之電流值。
  11. 如申請專利範圍第10項所述之電流控制振盪器，其中該振盪器驅動電路包括：一輸入電晶體，該控制電壓輸入，並依據該控制電壓輸入產生控制電流；一電流鏡電路，電性連接至該輸入電晶體和該振盪器驅動電路之該輸出端，其中該電流鏡電路依據接收之該控制電流產生該第二控制電流信號；以及一穩壓電容器，電性連接至該頻率調節電路之該輸出端，以減少該等開關電流源產生之雜訊。
  12. 一種環形振盪器，具有一第一相位連接組態和一第二相位連接組態，該環形振盪器包括：至少四級延遲模組，每一該延遲模組具有一控制信號輸入端、一接地端、一第一組信號輸入端、一第二組信號輸入端和一第一組信號輸出端；一輸入端，耦接至每一該延遲模組之該控制信號輸入端； 以及一組振盪頻率信號輸出端，耦接至該環形振盪器之最後一級延遲模組之該第一組信號輸出端，用以輸出該電流控制振盪器之一組振盪頻率信號，其中該第一組信號輸入端包括一第一極性信號輸入端和一第二極性信號輸入端，該第二組信號輸入端包括一第一極性信號輸入端和一第二極性信號輸入端，且該第一組信號輸出端包括一第一極性信號輸出端和一第二極性信號輸出端；其中當該環形振盪器被配置為該第一相位連接組態時，每一該延遲模組之該第一組信號輸出端之該第一極性信號輸出端耦接至下一級延遲模組之該第一組信號輸入端之該第一極性信號輸入端，且每一該延遲模組之該第一組信號輸出端之該第二極性信號輸出端耦接至下一級延遲模組之該第一組信號輸入端之該第二極性信號輸入端；其中當該環形振盪器被配置為該第一相位連接組態時，最後一級延遲模組之該第一組信號輸出端之該第一極性信號輸出端耦接至第一級延遲模組之該第一組信號輸出端之該第二極性信號輸入端，且最後一級延遲模組之該第一組信號輸出端之該第二極性信號輸出端耦接至第一級延遲模組之該第一組信號輸出端之該第一極性信號輸入端；其中若該環形振盪器為一超前相位配置時，則每一該延遲模組之該第一組信號輸出端更耦接至下下一級延遲模組之該第二組信號輸入端。
  13. 如申請專利範圍第12項所述之環形振盪器，其中若該環形 振盪器為該超前相位配置時，則倒數第二級延遲模組之該第一組信號輸出端更耦接至第一級延遲模組之該第二組信號輸入端，且最後一級延遲模組之該第一組信號輸出端更耦接至第二級延遲模組之該第二組信號輸入端。
  14. 如申請專利範圍第13項所述之環形振盪器，其中每一該延遲模組更包括：一第一延遲電晶體對，包括一第一電晶體和一第二電晶體，其中該第一電晶體之一閘極和該第二電晶體之一閘極分別耦接至該第一組信號輸入端之該第一極性信號輸入端和該第二極性信號輸入端，且該第一電晶體之一源極和該第二電晶體之一源極皆耦接至該第一組信號輸出端之該第一極性信號輸出端和該第二極性信號輸出端；一負載電晶體對，耦接至該第一組信號輸出端，並包括以交叉正反饋方式進行耦接之一第三電晶體和一第四電晶體；一第二延遲電晶體對，包括一第五電晶體和一第六電晶體，其中該第五電晶體之一閘極和該第六電晶體之一閘極耦接至該第二組信號輸入端之該第一極性信號輸入端，且該第一電晶體之一汲極、該第五電晶體之一汲極和該第六電晶體之一汲極皆耦接至該第一組信號輸出端之該第二極性信號輸出端；以及一第三延遲電晶體對，包括一第七電晶體和一第八電晶體，其中該第七電晶體之一閘極和該第八電晶體之一閘極耦接至該第二組信號輸入端之該第二極性信號輸入端，且 該第二電晶體之一汲極、該第七電晶體之一汲極和該第八電晶體之一汲極皆耦接至該第一組信號輸出端之該第一極性信號輸出端；以及其中該第一電晶體之一源極、該第二電晶體之一源極、該第五電晶體之一源極以及該第七電晶體之一源極皆耦接至該控制信號輸入端，且該第三電晶體之一源極、該第四電晶體之一源極、該第六電晶體之一源極以及該第八電晶體之一源極皆耦接至該接地端。
  15. 如申請專利範圍第13項所述之環形振盪器，其中若該環形振盪器為該超前相位配置時，則每一該延遲模組之該第一組信號輸出端之該第一極性信號輸出端更耦接至下下一級延遲模組之該第二組信號輸入端，且每一該延遲模組之該第一組信號輸出端之該第二極性信號輸出端耦接至下下一級延遲模組之該第一組信號輸入端之該第二極性信號輸入端；其中若該環形振盪器為該超前相位配置時，則倒數第二級延遲模組之該第一組信號輸出端之該第一極性信號輸出端更耦接至第一級延遲模組之該第二組信號輸入端之該第二極性信號輸入端，且倒數第二級延遲模組之該第一組信號輸出端之該第二極性信號輸出端更耦接至第一級延遲模組之該第二組信號輸入端之該第一極性信號輸入端；以及其中若該環形振盪器為該超前相位配置時，則最後一級延遲模組之該第一組信號輸出端之該第一極性信號輸出端更耦接至第二級延遲模組之該第二組信號輸入端之該第二極 性信號輸入端，且最後一級延遲模組之該第一組信號輸出端之該第二極性信號輸出端更耦接至第二級延遲模組之該第二組信號輸入端之該第一極性信號輸入端。
  16. 如申請專利範圍第15項所述之環形振盪器，其中若該環形振盪器包括至少七級之該延遲模組，則該環形振盪器更具有一第三相位連接組態；其中若該環形振盪器由該第一相位連接組態改變配置成該第三相位連接組態，則每一該延遲模組之該第一組信號輸出端之該第一極性信號輸出端更耦接至下三級延遲模組之該第二組信號輸入端，且每一該延遲模組之該第一組信號輸出端之該第二極性信號輸出端更耦接至下三級延遲模組之該第一組信號輸入端之該第二極性信號輸入端；其中若該環形振盪器由該第一相位連接組態改變配置成該第三相位連接組態，則倒數第三級延遲模組之該第一組信號輸出端之該第一極性信號輸出端更耦接至第一級延遲模組之該第二組信號輸入端之該第二極性信號輸入端，且倒數第二級延遲模組之該第一組信號輸出端之該第二極性信號輸出端更耦接至第一級延遲模組之該第二組信號輸入端之該第一極性信號輸入端；其中若該環形振盪器由該第一相位連接組態改變配置成該第三相位連接組態，則倒數第二級延遲模組之該第一組信號輸出端之該第一極性信號輸出端更耦接至第二級延遲模組之該第二組信號輸入端之該第二極性信號輸入端，且倒數第二級延遲模組之該第一組信號輸出端之該第二極性信 號輸出端更耦接至第二級延遲模組之該第二組信號輸入端之該第一極性信號輸入端；以及其中若該環形振盪器由該第一相位連接組態改變配置成該第三相位連接組態，則最後一級延遲模組之該第一組信號輸出端之該第一極性信號輸出端更耦接至第三級延遲模組之該第二組信號輸入端之該第二極性信號輸入端，且最後一延遲模組之該第一組信號輸出端之該第二極性信號輸出端更耦接至第三級延遲模組之該第二組信號輸入端之該第一極性信號輸入端。
TW106109498A 2016-06-07 2016-07-06 電流控制振盪器及環形振盪器 TWI627829B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201610396851.1A CN106100613B (zh) 2016-06-07 2016-06-07 电流控制振荡器及环形振荡器
??201610396851.1 2016-06-07

Publications (2)

Publication Number Publication Date
TW201743557A true TW201743557A (zh) 2017-12-16
TWI627829B TWI627829B (zh) 2018-06-21

Family

ID=57448479

Family Applications (2)

Application Number Title Priority Date Filing Date
TW105121330A TWI584595B (zh) 2016-06-07 2016-07-06 電流控制振盪器及環形振盪器
TW106109498A TWI627829B (zh) 2016-06-07 2016-07-06 電流控制振盪器及環形振盪器

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW105121330A TWI584595B (zh) 2016-06-07 2016-07-06 電流控制振盪器及環形振盪器

Country Status (2)

Country Link
CN (1) CN106100613B (zh)
TW (2) TWI584595B (zh)

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR692323A (fr) * 1930-02-12 1930-11-04 Gorner Jeune O Procédé pour fixer les bas aux jarretelles
USRE38482E1 (en) 1992-05-28 2004-03-30 Rambus Inc. Delay stage circuitry for a ring oscillator
US7106142B2 (en) * 2005-01-03 2006-09-12 Via Technologies Inc. Ring-type voltage oscillator with improved duty cycle
US7321269B2 (en) * 2005-07-19 2008-01-22 International Business Machines Corporation High frequency ring oscillator with feed-forward paths
JP4991193B2 (ja) * 2006-07-04 2012-08-01 株式会社日立製作所 周波数可変発振器
CN101729022A (zh) * 2008-10-31 2010-06-09 北京芯技佳易微电子科技有限公司 一种数字控制的变频振荡器
US8081038B2 (en) * 2008-12-22 2011-12-20 Electronics And Telecommunications Research Institute Ring oscillator having wide frequency range
US7924102B2 (en) * 2009-02-23 2011-04-12 Qualcomm Incorporated Symmetric load delay cell oscillator
TW201042921A (en) * 2009-05-27 2010-12-01 Realtek Semiconductor Corp Current controlled ring oscillator and controlling method of the same
KR101085652B1 (ko) * 2010-06-17 2011-11-22 삼성전기주식회사 저전력 링 발진기용 지연회로
JP6311488B2 (ja) * 2014-06-30 2018-04-18 富士通株式会社 発振回路

Also Published As

Publication number Publication date
TW201810944A (zh) 2018-03-16
TWI584595B (zh) 2017-05-21
CN106100613A (zh) 2016-11-09
TWI627829B (zh) 2018-06-21
CN106100613B (zh) 2019-07-26

Similar Documents

Publication Publication Date Title
US9876489B1 (en) Method of implementing a differential integrating phase interpolator
US8154352B2 (en) Oscillating circuit
US6111445A (en) Phase interpolator with noise immunity
US8248130B2 (en) Duty cycle correction circuit
US6977602B1 (en) Wide band digital to analog converters and methods, including converters with selectable impulse response
US8816782B2 (en) Phase locked loop circuit having a voltage controlled oscillator with improved bandwidth
JP4356659B2 (ja) 電圧制御型発振回路およびｐｌｌ回路
US10998896B2 (en) Clock doublers with duty cycle correction
JP2010252094A (ja) Ｐｌｌ回路
CN113131882B (zh) 放大器、电路及处理信号的方法
US9755575B1 (en) Variable frequency RC oscillator
CN110719088B (zh) 时钟产生电路与混合式电路
TWI584595B (zh) 電流控制振盪器及環形振盪器
JP2007081568A (ja) 差動型オペアンプ
JPH1098356A (ja) 電圧制御発振器
JP2007325028A (ja) チャージポンプ回路及び位相同期ループ回路
CN106656156B (zh) 一种减小输出信号下降时间的pecl发送器接口电路
US6943608B2 (en) Wide frequency range voltage-controlled oscillators (VCO)
JP4010328B2 (ja) 遅延回路
JPH1093405A (ja) コモンモード発振及び入力ヒステリシス防止用差分遅延要素
JP2018121224A (ja) 可変遅延回路
CN106961276A (zh) 一种抗辐照可编程低噪声压控振荡器
EP2779460B1 (en) Fine timing adjustment method
TWI762844B (zh) 高速高解析度數位控制振盪器及其方法
US8570111B2 (en) Single-staged balanced-output inductor-free oscillator and method thereof