KR101085652B1 - 저전력 링 발진기용 지연회로 - Google Patents

저전력 링 발진기용 지연회로 Download PDF

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KR101085652B1
KR101085652B1 KR1020100057583A KR20100057583A KR101085652B1 KR 101085652 B1 KR101085652 B1 KR 101085652B1 KR 1020100057583 A KR1020100057583 A KR 1020100057583A KR 20100057583 A KR20100057583 A KR 20100057583A KR 101085652 B1 KR101085652 B1 KR 101085652B1
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transistor
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delay circuit
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KR1020100057583A
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김명수
조한진
임준형
홍경희
권용일
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삼성전기주식회사
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Abstract

저전력 링 발진기용 지연회로가 개시된다. 상기 지연회로는, 제 1 차동입력신호(Vin1+, Vin1-)를 입력받는 한 쌍의 N형 트랜지스터, 제 2 차동입력신호(Vin2+, Vin2-)를 입력받는 한 쌍의 P형 트랜지스터, 상기 한 쌍의 N형 트랜지스터 및 상기 한 쌍의 P형 트랜지스터로부터 생성된 차동출력신호(Vout+, Vout-)를 출력하는 차동출력단, 상기 한 쌍의 N형 트랜지스터의 바디 전압을 공급하는 N타입 검출기, 및 상기 한 쌍의 P형 트랜지스터에 바디 전압을 공급하는 P타입 검출기를 포함한다.

Description

저전력 링 발진기용 지연회로{Delay circuit for low power ring oscillator}
본 발명은 저전력 링 발진기용 지연회로에 관한 것으로서, 특히 지연회로의 전류소모를 최소화하는 동시에 동작 주파수를 향상시키기 위한 기술과 관련된다.
최근, 저비용, 저전력 무선 라디오의 필요성이 증가하면서, IEEE 802.15.4 표준에 따른 지그비(Zigbee) 기술의 사용이 증가하고 있다. 이에 따라 스마트 그리드 전력 시스템, 빌딩 제어, LED 조명 분야 등 다양한 분야에서 지그비를 이용한 솔루션이 개발되고 있다.
또한, 송수신 거리 등의 장점으로 인하여 지그비 중에서도 868/915MHz를 사용하는 무선 라디오 기술의 개발이 활발히 진행되고 있다. 그러나 900MHz 대역의 경우, 기존의 2.4GHz 대역에 비해 증폭기(Amplifier), 혼합기(Mixer), 발진기(Oscillator) 등에 사용되는 인덕터(Inductor)의 면적이 증가하게 된다. 이에 따라 인덕터가 칩 사이즈의 대부분을 차지하게 되므로, 지그비 칩 제조 비용이 증가하게 된다.
이에 따라 900MHz 대역의 무선 라디오를 위한 발진기로서, 인덕터를 사용하지 않는 발진기의 필요성이 증가하고 있다. 이러한 발진기의 하나로 최근에는 링 발진기(Ring Oscillator)의 사용이 검토되고 있다. 그러나 링 발진기는 종래의 LC 발진기에 비해 위상잡음(Phase Noise)이 높고, 주파수 범위가 좁으며, 전류소모가 큰 단점이 있다. 따라서 이와 같은 링 발진기의 단점을 극복할 수 있는 지연회로에 대한 연구가 필요하게 되었다.
본 발명의 실시예들은 링 발진기에 사용되는 지연회로에 N타입 검출기 및 P타입 검출기를 포함함으로써 지연회로의 전류소모를 최소화 하며, 또한 제어 전압을 조절함으로써 동작 주파수를 다양한 범위 내에서 조절 가능한 링 발진기용 지연회로를 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 저전력 링 발진기용 지연회로는, 제 1 차동입력신호(Vin1+, Vin1-)를 입력받는 한 쌍의 N형 트랜지스터; 제 2 차동입력신호(Vin2+, Vin2-)를 입력받는 한 쌍의 P형 트랜지스터; 상기 한 쌍의 N형 트랜지스터 및 상기 한 쌍의 P형 트랜지스터로부터 생성된 차동출력신호(Vout+, Vout-)를 출력하는 차동출력단; 상기 한 쌍의 N형 트랜지스터의 바디 전압을 공급하는 N타입 검출기; 및 상기 한 쌍의 P형 트랜지스터에 바디 전압을 공급하는 P타입 검출기를 포함한다.
이때 상기 한 쌍의 N형 트랜지스터는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하며, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트(G)에는 각각 상기 제1차동입력신호의 부입력신호(Vin1-) 및 정입력신호(Vin1+)가 입력되고, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 소스(S)에는 제 2 전원공급단(Vss)이 연결될 수 있다.
그리고 상기 한 쌍의 P형 트랜지스터는 제 3 트랜지스터 및 제 4 트랜지스터를 포함하며, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터의 게이트(G)에는 각각 상기 제 2 차동입력신호의 부입력신호(Vin2-) 및 정입력신호(Vin2+)가 입력되고, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터의 소스(S)에는 제 1 전원공급단(Vdd)이 연결되며, 상기 제 3 트랜지스터의 드레인(D)은 상기 제 1 트랜지스터의 드레인(D)과 연결되고, 상기 제 4 트랜지스터의 드레인(D)은 상기 제 2 트랜지스터의 드레인(D)과 연결될 수 있다.
또한 상기 차동출력단은 상기 차동출력신호의 부출력신호(Vout-)를 출력하는 부출력단 및 정출력신호(Vout+)를 출력하는 정출력단을 포함하며, 상기 부출력단은 상기 제 1 트랜지스터의 드레인(D) 및 상기 제 3 트랜지스터의 드레인(D)과 연결되고, 상기 정출력단은 상기 제 2 트랜지스터의 드레인(D) 및 상기 제 4 트랜지스터의 드레인(D)과 연결될 수 있다.
한편, 상기 N타입 검출기는, 제 5 트랜지스터 및 제 6 트랜지스터를 포함하며, 상기 제 5 트랜지스터의 소스(S)는 상기 제1트랜지스터의 바디(B) 및 상기 제2트랜지스터의 바디(B)와 연결되고, 상기 제 5 트랜지스터의 게이트(G)는 상기 제 6 트랜지스터의 드레인(D)과 연결되며, 상기 제 5 트랜지스터의 드레인(D)은 상기 부출력단과 연결되고, 상기 제 6 트랜지스터의 소스(S)는 상기 제 1 트랜지스터의 바디 및 상기 제 2 트랜지스터의 바디(B)와 연결되고, 상기 제 6 트랜지스터의 게이트(G)는 상기 제 5 트랜지스터의 드레인(D)과 연결되며, 상기 제 6 트랜지스터의 드레인(D)은 상기 정출력단과 연결될 수 있다.
이때 상기 제 5 트랜지스터 및 상기 제 6 트랜지스터는 각각 N형 트랜지스터일 수 있다.
그리고 상기 P타입 검출기는, 제 7 트랜지스터 및 제 8 트랜지스터를 포함하며, 상기 제 7 트랜지스터의 소스(S)는 상기 제 3 트랜지스터의 바디(B) 및 상기 제 4 트랜지스터의 바디(B)와 연결되고, 상기 제 7 트랜지스터의 게이트(G)는 상기 제8트랜지스터의 드레인(D)과 연결되며, 상기 제 7 트랜지스터의 드레인(D)은 상기 부출력단과 연결되고, 상기 제 8 트랜지스터의 소스(S)는 상기 제 3 트랜지스터의 바디(B) 및 상기 제 4 트랜지스터의 바디(B)와 연결되고, 상기 제 8 트랜지스터의 게이트(G)는 상기 제 7 트랜지스터의 드레인(D)과 연결되며, 상기 제 8 트랜지스터의 드레인(D)은 상기 정출력단과 연결될 수 있다.
이때 상기 제 7 트랜지스터 및 상기 제 8 트랜지스터는 각각 P형 트랜지스터일 수 있다.
한편 상기 저전력 링 발진기용 지연회로는, 상기 지연회로의 딜레이 값을 제어하는 딜레이 조절부를 더 포함할 수 있다.
이때 상기 딜레이 조절부는, 제 9 트랜지스터, 제 10 트랜지스터 및 제 11 트랜지스터를 포함하며, 상기 제 9 트랜지스터의 소스(S)는 상기 제 11 트랜지스터의 드레인(D)과 연결되고, 상기 제 9 트랜지스터의 게이트(G)는 상기 제 10 트랜지스터의 드레인(D)과 연결되며, 상기 제 9 트랜지스터의 드레인(D)은 상기 제 1 트랜지스터의 드레인(D)과 연결되고, 상기 제 10 트랜지스터의 소스(S)는 상기 제 11 트랜지스터의 드레인(D)과 연결되고, 상기 제 10 트랜지스터의 게이트(G)는 상기 제 9 트랜지스터의 드레인(D)과 연결되며, 상기 제 10 트랜지스터의 드레인(D)은 상기 제 2 트랜지스터의 드레인(D)과 연결되고, 상기 제 11 트랜지스터의 소스는 상기 제 2 전원공급단(Vss)과 연결될 수 있다.
이때 상기 제 9 트랜지스터, 제 10 트랜지스터 및 제 11 트랜지스터는 각각 N형 트랜지스터일 수 있다.
그리고 상기 딜레이 조절부는, 상기 제 11 트랜지스터의 게이트(G)로 공급되는 전압(Vcont)을 조절함으로써 상기 지연회로의 딜레이 값을 제어할 수 있다.
본 발명의 실시예들은 링 발진기에 사용되는 지연회로에 N타입 검출기 및 P타입 검출기를 포함함으로써 지연회로의 전류소모를 최소화할 수 있다. 또한 별도의 인덕터를 사용하지 않는 구성이므로 좁은 칩 면적에도 구현이 가능하며, 위상 잡음을 최소화할 수 있다. 또한 제어 전압을 조절함으로써 동작 주파수를 다양한 범위 내에서 조절 가능한 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 저전력 링 발진기용 지연회로(100)를 도시한 회로도이다.
도 2는 본 발명의 일 실시예에 따른 지연회로(100)를 포함하는 저전력 링 발진기(200)를 나타낸 블록도이다.
도 3은 본 발명의 일 실시예에 따른 지연회로(100)에 포함된 N타입 검출기(104) 및 P타입 검출기(106)의 효과를 설명하기 위한 그래프이다.
도 4는 본 발명의 일 실시예에 따른 지연회로(100)의 Vcont의 변화에 따른 링 오실레이터(200)의 주파수 변화를 나타낸 그래프이다.
도 5는 본 발명의 일 실시예에 따른 지연회로(100)의 주파수 오프셋(Frequency Offset)에 따른 위상 잡음(Phase Noise)의 변화를 나타낸 그래프이다.
도 6은 본 발명의 일 실시예에 따른 지연회로(100)의 소모 전류를 나타낸 그래프이다.
이하, 도면을 참조하여 본 발명의 구체적인 실시형태를 설명하기로 한다. 그러나 이는 예시에 불과하며 본 발명은 이에 제한되지 않는다.
본 발명을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명의 기술적 사상은 청구범위에 의해 결정되며, 이하의 실시예는 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 효율적으로 설명하기 위한 일 수단일 뿐이다.
도 1은 본 발명의 일 실시예에 따른 저전력 링 발진기용 지연회로(100)를 도시한 회로도이다.
도시된 바와 같이, 본 발명의 일 실시예에 따른 저전력 링 발전기용 지연회로(100)는 한 쌍의 N형 트랜지스터(M1, M2), 한 쌍의 P형 트랜지스터(M3, M4), 차동출력단(102), N타입 검출기(104), P타입 검출기(106) 및 딜레이 조절부(108)를 포함한다.
한 쌍의 N형 트랜지스터(M1, M2)는 제 1 차동입력신호(Vin1+, Vin1-)를 입력받는 트랜지스터이다. 상기 제 1 차동입력신호(Vin1+, Vin1-)는 상기 저전력 링 발진기의 이전 단의 지연회로로부터 출력된 차동출력신호이다.
한 쌍의 N형 트랜지스터(M1, M2)는 제 1 트랜지스터(M1) 및 제 2 트랜지스터(M2)를 포함한다. 제 1 트랜지스터(M1) 및 제 2 트랜지스터(M2)의 게이트(G)에는 각각 상기 제1차동입력신호(Vin1+, Vin1-)의 부입력신호(Vin1-) 및 정입력신호(Vin1+)가 인가되고, 제 1 트랜지스터(M1) 및 제 2 트랜지스터(M2)의 소스(S)에는 제 2 전원공급단(Vss)이 연결되도록 구성된다.
다음으로, 한 쌍의 P형 트랜지스터(M3, M4)는 제 2 차동입력신호(Vin2+, Vin2-)를 입력받는 트랜지스터이다. 상기 제 2 차동입력신호(Vin2+, Vin2-)는 상기 저전력 링 발진기의 이전 단의 이전 단, 즉 2단 전에 위치한 지연회로로부터 출력된 차동출력신호이다. 상기 제 1 차동입력신호(Vin1+, Vin1-) 및 제 2 차동입력신호(Vin2+, Vin2-)에 대해서는 도 2에서 상세히 설명한다.
한 쌍의 P형 트랜지스터(M3, M4)는 제 3 트랜지스터(M3) 및 제 4 트랜지스터(M4)를 포함한다. 제 3 트랜지스터(M3) 및 제 4 트랜지스터(M4)의 게이트(G)에는 각각 상기 제 2 차동입력신호의 부입력신호(Vin2-) 및 정입력신호(Vin2+)가 입력되고, 제 3 트랜지스터(M3) 및 상기 제 4 트랜지스터(M4)의 소스(S)에는 제 1 전원공급단(Vdd)이 연결된다. 또한 제 3 트랜지스터(M3)의 드레인(D)은 제 1 트랜지스터(M1)의 드레인(D)과 연결되고, 제 4 트랜지스터의 드레인(D)은 제 2 트랜지스터(M2)의 드레인(D)과 연결된다.
다음으로, 차동출력단(102)은 한 쌍의 N형 트랜지스터(M1, M2) 및 상기 한 쌍의 P형 트랜지스터(M3, M4)로부터 생성된 차동출력신호(Vout+, Vout-)를 출력한다. 이와 같은 차동출력단(102)은 상기 차동출력신호의 부출력신호(Vout-)를 출력하는 부출력단 및 정출력신호(Vout+)를 출력하는 정출력단을 포함하며, 상기 부출력단은 제 1 트랜지스터(M1)의 드레인(D) 및 제 3 트랜지스터(M3)의 드레인(D)과 연결되고, 상기 정출력단은 제 2 트랜지스터(M2)의 드레인(D) 및 상기 제 4 트랜지스터(M4)의 드레인(D)과 연결된다.
N타입 검출기(104)는 한 쌍의 N형 트랜지스터(M1, M2)에 바디 전압을 공급함으로써 한 쌍의 N형 트랜지스터(M1, M2)의 문턱 전압을 감소시키기 위한 모듈이다. 이와 같은 N타입 검출기(104)는, 제 5 트랜지스터(M5) 및 제 6 트랜지스터(M6)를 포함하여 구성된다. 제 5 트랜지스터(M5) 및 제 6 트랜지스터(M6)는 각각 N형 트랜지스터로서, 제 5 트랜지스터(M5)의 소스(S)는 제1트랜지스터(M1)의 바디(B) 및 제2트랜지스터(M2)의 바디(B)와 연결되고, 게이트(G)는 제 6 트랜지스터(M6)의 드레인(D)과 연결되며, 드레인(D)은 상기 부출력단과 연결된다. 또한 제 6 트랜지스터(M6)의 소스(S)는 제 1 트랜지스터(M1)의 바디 및 제 2 트랜지스터(M2)의 바디(B)와 연결되고, 게이트(G)는 제 5 트랜지스터(M5)의 드레인(D)과 연결되며, 드레인(D)은 상기 정출력단과 연결된다.
다음으로, P타입 검출기(106)는 한 쌍의 P형 트랜지스터(M3, M4)에 바디 전압을 공급함으로써 한 쌍의 P형 트랜지스터(M3, M4)의 문턱 전압을 감소시키기 위한 모듈이다. 이와 같은 P타입 검출기(106)는 제 7 트랜지스터(M7) 및 제 8 트랜지스터(M8)를 포함하여 구성된다. 제 7 트랜지스터(M7) 및 제 8 트랜지스터(M8)는 각각 P형 트랜지스터로서, 제 7 트랜지스터(M7)의 소스(S)는 제 3 트랜지스터(M3)의 바디(B) 및 제 4 트랜지스터(M4)의 바디(B)와 연결되고, 게이트(G)는 제 8 트랜지스터(M8)의 드레인(D)과 연결되며, 드레인(D)은 상기 부출력단과 연결된다. 또한 제 8 트랜지스터(M8)의 소스(S)는 제 3 트랜지스터(M3)의 바디(B) 및 제 4 트랜지스터(M4)의 바디(B)와 연결되고, 게이트(G)는 제 7 트랜지스터(M7)의 드레인(D)과 연결되며, 드레인(D)은 상기 정출력단과 연결된다.
마지막으로, 딜레이 조절부(108)는 저전력 링 발진기용 지연회로(100)의 딜레이 값을 제어하는 모듈이다. 도시된 바와 같이, 딜레이 조절부(108)는 제 9 트랜지스터(M9), 제 10 트랜지스터(M10) 및 제 11 트랜지스터(M11)를 포함한다. 상기 제 9 트랜지스터(M9), 제 10 트랜지스터(M10) 및 제 11 트랜지스터(M11)는 각각 N형 트랜지스터로 구성된다. 제 9 트랜지스터(M9)의 소스(S)는 제 11 트랜지스터(M11)의 드레인(D)과 연결되고, 게이트(G)는 제 10 트랜지스터(M10)의 드레인(D)과 연결되며, 드레인(D)은 제 1 트랜지스터(M1)의 드레인(D)과 연결된다. 그리고 제 10 트랜지스터(M10)의 소스(S)는 제 11 트랜지스터(M11)의 드레인(D)과 연결되고, 게이트(G)는 제 9 트랜지스터(M9)의 드레인(D)과 연결되며, 드레인(D)은 제 2 트랜지스터(M2)의 드레인(D)과 연결된다. 또한 제 11 트랜지스터(M11)의 소스는 상기 제 2 전원공급단(Vss)과 연결된다.
상기와 같이 구성되는 딜레이 조절부(108)는 제 11 트랜지스터(M11)의 게이트(G)로 공급되는 전압(Vcont)을 조절함으로써 지연회로(100)의 딜레이 값을 제어하게 된다.
도 2는 본 발명의 일 실시예에 따른 지연회로(100)를 포함하는 저전력 링 발진기(200)를 나타낸 블록도이다.
본 발명의 일 실시예에 따른 저전력 링 발진기(200)는 도 1에 도시된 지연회로(100)가 복수 개 직렬 연결된 형태로 구성된다. 각각의 지연회로(100)는 제 1 차동입력신호(Vin1+, Vin1-) 및 제 2 차동입력신호(Vin2+, Vin2-)를 입력받아 차동출력신호(Vout+, Vout-)를 출력한다. 이때, 도시된 바와 같이 상기 제 1 차동입력신호(Vin1+, Vin1-)는 이전 단의 지연회로로부터 출력된 차동출력신호이며, 제 2 차동입력신호(Vin2+, Vin2-)는 이전 단의 이전 단에 위치한 지연회로로부터 출력된 차동출력신호이다. 이와 같이 지연회로(100)에 구비된 한 쌍의 P형 트랜지스터(M3, M4)에 한 쌍의 N형 트랜지스터(M1, M2)의 입력 신호보다 앞선 신호를 인가할 경우, 한 쌍의 P형 트랜지스터(M3, M4)가 한 쌍의 N형 트랜지스터(M1, M2)보다 먼저 턴-온 되므로, 저전력 링 발진기(200)의 동작 주파수를 향상시킬 수 있을 뿐 아니라 위상잡음 또한 감소시킬 수 있다.
다음으로, 상기와 같이 구성된 지연회로(100) 및 이를 포함하는 저전력 링 오실레이터(200)의 동작을 설명하기로 한다.
일반적으로 저전력 링 발진기용 지연회로(100)에서 전류소모를 최소화하기 위해서는 지연회로(100)에 사용되는 트랜지스터의 크기를 최소화하는 동시에 스위칭 동작이 정상적으로 이루어져야 한다. 이를 위해서는 지연회로(100)에 사용되는 각 트랜지스터의 문턱전압(threshold voltage)를 낮추어야 한다.
트랜지스터의 소스(S)에 순방향 바이어스 전압을 인가할 경우의 문턱전압(Vth)은
Figure 112010039001312-pat00001
Figure 112010039001312-pat00002

이 되며 따라서 트랜지스터의 Vsb, Vbs를 높이면 문턱 전압을 낮출 수 있다.
그러나 지연회로(100)를 구성하는 제 1 트랜지스터(M1), 제 2 트랜지스터(M2), 제 3 트랜지스터(M3) 및 제 4 트랜지스터(M4)의 바디 전압을 독립된 전압 공급부를 이용하여 인가할 경우, 이를 위한 추가적인 전압 조절 회로가 필요하게 된다. 이는 지연회로(100)의 사이즈 및 전류소모를 증가시키는 원인이 된다. 이에 따라 본 발명의 실시예에 따른 지연회로(100)는 N타입 검출기(104) 및 P타입 검출기(106)를 이용하여 제 1 트랜지스터(M1), 제 2 트랜지스터(M2), 제 3 트랜지스터(M3) 및 제 4 트랜지스터(M4)에 바디 전압을 공급하도록 구성된다.
도 3은 본 발명의 일 실시예에 따른 지연회로(100)에 포함된 N타입 검출기(104) 및 P타입 검출기(106)의 효과를 설명하기 위한 그래프이다.
도시된 바와 같이, N타입 검출기(104)가 턴-온되면 지연회로(100)의 출력 신호의 최저 피크치가 검출된다. 반대로, P타입 검출기(106)가 턴-온되면 지연회로(100)의 출력 신호의 최고 피크치가 검출된다. 상기와 같이 검출된 상기 출력신호의 최저 피크치는 제 1 트랜지스터(M1) 및 제 2 트랜지스터(M2)로 공급되며, 최고 피크치는 제 3 트랜지스터(M3) 및 제 4 트랜지스터(M4)에 공급되며, 이에 따라 각 트랜지스터의 문턱 전압이 낮아지게 된다. 따라서 각 트랜지스터는 안정적으로 스위칭 동작을 수행하게 되며, 출력 신호가 낮아지는 환경에서도 추가적인 전류의 소모 없이 링 오실레이터(200)가 정상적으로 동작하게 된다.
다음으로, 지연회로(100)에 구비된 딜레이 조절부(108)의 기능을 설명한다. 딜레이 조절부(108)는 제어 전압(Vcont)에 따라 각 지연회로(100)의 딜레이를 조절함으로써 링 오실레이터(200)의 주파수를 조절하게 된다.
도 1에 도시된 지연회로(100)에서, 제 9 트랜지스터(M9) 및 제 10 트랜지스터(M10)의 드레인(D)에서 본 임피던스는 다음과 같다.
Figure 112010039001312-pat00003

이에 따라, 상기 지연회로(100)의 타임 딜레이(Td)는 다음과 같이 정해진다.
Figure 112010039001312-pat00004

상기 식에서 gm은 다음과 같이 정해진다.
Figure 112010039001312-pat00005
Figure 112010039001312-pat00006

결과적으로, 상기 식들에 따르면 제 11 트랜지스터로 인가되는 게이트 전압(Vcont)를 조절하면 링 오실레이터(200)의 주파수를 조절할 수 있게 된다. 상기 Vcont의 변화에 따른 링 오실레이터(200)의 주파수 변화를 도 4에 나타내었다. 상기 그래프를 보면, 본 발명에 따른 링 오실레이터(200)는 주파수 범위가 최대주파수의 40% 이상인 것을 알 수 있다.
도 5는 본 발명의 일 실시예에 따른 지연회로(100)의 주파수 오프셋(Frequency Offset)에 따른 위상 잡음(Phase Noise)의 변화를 나타낸 그래프이며, 도 6은 본 발명의 일 실시예에 따른 지연회로(100)의 소모 전류를 나타낸 그래프이다. 상기 그래프를 보면, 본 발명에 따른 지연회로(100)는 위상 잡음이 최대 -106 dB/Hz로서 종래에 비해 상당히 감소한 것을 알 수 있다. 또한 제 11 트랜지스터(M11)의 게이트 전압이 변화하더라도 소모 전류는 약 1.8mA를 유지하게 되므로 전류 소모 또한 매우 작은 것을 알 수 있다.
이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다.
그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
M1 : 제 1 트랜지스터 M2 : 제 2 트랜지스터
M3 : 제 3 트랜지스터 M4 : 제 4 트랜지스터
M5 : 제 5 트랜지스터 M6 : 제 6 트랜지스터
M7 : 제 7 트랜지스터 M8 : 제 8 트랜지스터
M9 : 제 9 트랜지스터 M10 : 제 10 트랜지스터
M11 : 제 11 트랜지스터 102 : 차동출력단
104 : N타입 검출기 106 : P타입 검출기
108 : 딜레이 조절부 200 : 저전력 링 오실레이터

Claims (12)

  1. 제 1 차동입력신호(Vin1+, Vin1-)를 입력받는 한 쌍의 N형 트랜지스터;
    제 2 차동입력신호(Vin2+, Vin2-)를 입력받는 한 쌍의 P형 트랜지스터;
    상기 한 쌍의 N형 트랜지스터 및 상기 한 쌍의 P형 트랜지스터로부터 생성된 차동출력신호(Vout+, Vout-)를 출력하는 차동출력단;
    상기 한 쌍의 N형 트랜지스터의 바디 전압을 공급하는 N타입 검출기; 및
    상기 한 쌍의 P형 트랜지스터에 바디 전압을 공급하는 P타입 검출기;
    를 포함하는 저전력 링 발진기용 지연회로.
  2. 제1항에 있어서,
    상기 한 쌍의 N형 트랜지스터는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하며,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 게이트(G)에는 각각 상기 제1차동입력신호의 부입력신호(Vin1-) 및 정입력신호(Vin1+)가 입력되고, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 소스(S)에는 제 2 전원공급단(Vss)이 연결되는, 저전력 링 발진기용 지연회로.
  3. 제2항에 있어서,
    상기 한 쌍의 P형 트랜지스터는 제 3 트랜지스터 및 제 4 트랜지스터를 포함하며,
    상기 제 3 트랜지스터 및 상기 제 4 트랜지스터의 게이트(G)에는 각각 상기 제 2 차동입력신호의 부입력신호(Vin2-) 및 정입력신호(Vin2+)가 입력되고, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터의 소스(S)에는 제 1 전원공급단(Vdd)이 연결되며, 상기 제 3 트랜지스터의 드레인(D)은 상기 제 1 트랜지스터의 드레인(D)과 연결되고, 상기 제 4 트랜지스터의 드레인(D)은 상기 제 2 트랜지스터의 드레인(D)과 연결되는, 저전력 링 발진기용 지연회로.
  4. 제3항에 있어서,
    상기 차동출력단은 상기 차동출력신호의 부출력신호(Vout-)를 출력하는 부출력단 및 정출력신호(Vout+)를 출력하는 정출력단을 포함하며, 상기 부출력단은 상기 제 1 트랜지스터의 드레인(D) 및 상기 제 3 트랜지스터의 드레인(D)과 연결되고, 상기 정출력단은 상기 제 2 트랜지스터의 드레인(D) 및 상기 제 4 트랜지스터의 드레인(D)과 연결되는, 저전력 링 발진기용 지연회로.
  5. 제4항에 있어서,
    상기 N타입 검출기는, 제 5 트랜지스터 및 제 6 트랜지스터를 포함하며,
    상기 제 5 트랜지스터의 소스(S)는 상기 제1트랜지스터의 바디(B) 및 상기 제2트랜지스터의 바디(B)와 연결되고, 상기 제 5 트랜지스터의 게이트(G)는 상기 제 6 트랜지스터의 드레인(D)과 연결되며, 상기 제 5 트랜지스터의 드레인(D)은 상기 부출력단과 연결되고,
    상기 제 6 트랜지스터의 소스(S)는 상기 제 1 트랜지스터의 바디 및 상기 제 2 트랜지스터의 바디(B)와 연결되고, 상기 제 6 트랜지스터의 게이트(G)는 상기 제 5 트랜지스터의 드레인(D)과 연결되며, 상기 제 6 트랜지스터의 드레인(D)은 상기 정출력단과 연결되는, 저전력 링 발진기용 지연회로.
  6. 제5항에 있어서,
    상기 제 5 트랜지스터 및 상기 제 6 트랜지스터는 각각 N형 트랜지스터인, 저전력 링 발진기용 지연회로.
  7. 제4항에 있어서,
    상기 P타입 검출기는, 제 7 트랜지스터 및 제 8 트랜지스터를 포함하며,
    상기 제 7 트랜지스터의 소스(S)는 상기 제 3 트랜지스터의 바디(B) 및 상기 제 4 트랜지스터의 바디(B)와 연결되고, 상기 제 7 트랜지스터의 게이트(G)는 상기 제8트랜지스터의 드레인(D)과 연결되며, 상기 제 7 트랜지스터의 드레인(D)은 상기 부출력단과 연결되고,
    상기 제 8 트랜지스터의 소스(S)는 상기 제 3 트랜지스터의 바디(B) 및 상기 제 4 트랜지스터의 바디(B)와 연결되고, 상기 제 8 트랜지스터의 게이트(G)는 상기 제 7 트랜지스터의 드레인(D)과 연결되며, 상기 제 8 트랜지스터의 드레인(D)은 상기 정출력단과 연결되는, 저전력 링 발진기용 지연회로.
  8. 제7항에 있어서,
    상기 제 7 트랜지스터 및 상기 제 8 트랜지스터는 각각 P형 트랜지스터인, 저전력 링 발진기용 지연회로.
  9. 제4항에 있어서,
    상기 지연회로의 딜레이 값을 제어하는 딜레이 조절부를 더 포함하는 저전력 링 발진기용 지연회로.
  10. 제9항에 있어서,
    상기 딜레이 조절부는,
    제 9 트랜지스터, 제 10 트랜지스터 및 제 11 트랜지스터를 포함하며,
    상기 제 9 트랜지스터의 소스(S)는 상기 제 11 트랜지스터의 드레인(D)과 연결되고, 상기 제 9 트랜지스터의 게이트(G)는 상기 제 10 트랜지스터의 드레인(D)과 연결되며, 상기 제 9 트랜지스터의 드레인(D)은 상기 제 1 트랜지스터의 드레인(D)과 연결되고,
    상기 제 10 트랜지스터의 소스(S)는 상기 제 11 트랜지스터의 드레인(D)과 연결되고, 상기 제 10 트랜지스터의 게이트(G)는 상기 제 9 트랜지스터의 드레인(D)과 연결되며, 상기 제 10 트랜지스터의 드레인(D)은 상기 제 2 트랜지스터의 드레인(D)과 연결되고,
    상기 제 11 트랜지스터의 소스는 상기 제 2 전원공급단(Vss)과 연결되는, 저전력 링 발진기용 지연회로.
  11. 제10항에 있어서,
    상기 제 9 트랜지스터, 제 10 트랜지스터 및 제 11 트랜지스터는 각각 N형 트랜지스터인, 저전력 링 발진기용 지연회로.
  12. 제10항에 있어서,
    상기 딜레이 조절부는, 상기 제 11 트랜지스터의 게이트(G)로 공급되는 전압(Vcont)을 조절함으로써 상기 지연회로의 딜레이 값을 제어하는, 저전력 링 발진기용 지연회로.
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