TW201740583A - 記憶裝置與電阻式記憶胞的操作方法 - Google Patents
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Abstract
記憶裝置與電阻式記憶胞的操作方法。記憶裝置包括電阻式記憶胞。電阻式記憶胞包括第一電極、第二電極及記憶膜。記憶膜在第一電極與第二電極之間。第一電極包括底電極部分與從底電極部分向上延伸的壁電極部分。壁電極部分在記憶膜與底電極部分之間。壁電極部分與記憶膜的寬度是小於底電極部分的寬度。
Description
本發明是有關於一種記憶胞及其操作方法，且特別是有關於一種電阻式記憶胞及其操作方法。
隨著半導體技術的進步，電子元件的微縮能力不斷提高，使得電子產品能夠在維持固定大小，甚至更小的體積之下，能夠擁有更多的功能。而隨著資訊的處理量愈來愈高，對於大容量、小體積的記憶體需求也日益殷切。
目前的可讀寫記憶體係以電晶體(131結構配合記憶單元作資訊的儲存，但是此種記憶體架構隨著製造技術的進步，可微縮性(scalability)已經達到一個瓶頸。因此先進的記憶體架構不斷的被提出，例如相變化隨機存取記憶體(phase change random access memory, PCRAM)、磁性隨機存取記憶體(magnetic random access memory, MRAM)、電阻式隨機存取記憶體(resistive random access memory, RRAM)。其中RRAM具有讀寫速度快、非破壞性讀取、對於極端溫度的耐受性強，並可與現有CMOS(complementary metal oxide semiconductor, CMOS)製程整合等優點，被視為具有能夠取代現今所有儲存媒體潛力的新興記憶體技術。
本發明係有關於一種記憶裝置及電阻式記憶胞的操作方法。電阻式記憶胞可具有大且穩定的切換窗，可靠性佳。
根據本揭露之一實施例，提出一種記憶裝置，其包括電阻式記憶胞。電阻式記憶胞包括第一電極、第二電極及記憶膜。記憶膜在第一電極與第二電極之間。第一電極包括底電極部分與從底電極部分向上延伸的壁電極部分。壁電極部分在記憶膜與底電極部分之間。壁電極部分與記憶膜的寬度是小於底電極部分的寬度。
根據本揭露之另一實施例，提出一種記憶裝置，其包括電阻式記憶胞。電阻式記憶胞包括第一電極、第二電極及記憶膜。記憶膜在第一電極與第二電極之間。第一電極包括氮化鈦。記憶膜包括氮氧化鈦。第二電極包括氮化鈦。
根據本揭露之又另一實施例，提出一種電阻式記憶胞的操作方法，其包括以下步驟。寫入步驟，其包括以第一寬度的脈波或第一次數的射擊寫入電阻式記憶胞。在寫入步驟之後，驗證電阻式記憶胞是否達到一預定電阻或電流。若電阻式記憶胞未達到預定電阻或電流，驗證第一寬度或第一次數是否達到最大寬度或最大次數。若第一寬度或第一次數未達到最大寬度或最大次數，以第二寬度的脈波或第二次數的射擊寫入電阻式記憶胞。第二次數大於第一次數。第二寬度大於第一寬度。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
此揭露內容之實施例係提出一種記憶裝置及電阻式記憶胞的操作方法。電阻式記憶胞可具有大且穩定的切換窗，可靠性佳。
須注意的是，本揭露並非顯示出所有可能的實施例，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。另外，實施例中之敘述，例如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。實施例之步驟和結構各之細節可在不脫離本揭露之精神和範圍內根據實際應用製程之需要而加以變化與修飾。
根據實施例，電阻式記憶胞包括第一電極、第二電極及記憶膜，其中記憶膜在第一電極與第二電極之間。材料膜可在記憶膜與第二電極之間。實施例中可透過電阻式記憶胞的材料及結構設計達到優異的電性。
第1圖繪示根據一實施例之電阻式記憶胞的剖面圖。電阻式記憶胞包括第一電極102、第一電極102上的記憶膜104、記憶膜104上的材料膜106、及材料膜106上的第二電極108。
一實施例中，材料膜106包括記憶材料的組成。實施例中，記憶膜104與材料膜106之記憶材料的組成包括具有不同電阻(高電阻狀態與低電阻狀態)的材料，其中電阻可透過提供至記憶膜104與材料膜106之記憶材料的偏壓改變。記憶膜104的組成可不同於材料膜106。一實施例中，舉例來說，電阻式記憶胞為電阻式隨機存取記憶體(RRAM、ReRAM)，其中第一電極102包括氮化鈦(TiN)，記憶膜104包括氮氧化鈦(TiOxNy)，材料膜106包括氧化鈦(TiOx)，第二電極108包括氮化鈦，此材料設計使得電阻式記憶胞具有大的切換窗(switching window)，且可靠度佳，例如記憶功能在250℃下維持3小時以上。
另一實施例中，材料膜106包括電極材料。第二電極108的材質可不同於材料膜106。一實施例中，舉例來說，電阻式記憶胞為電阻式隨機存取記憶體，其中第一電極102包括氮化鈦(TiN)，記憶膜104包括氮氧化鈦(TiOxNy)，材料膜106包括鈦(Ti)，第二電極108包括氮化鈦，此材料設計使得電阻式記憶胞具有大的切換窗，且可靠度佳，例如記憶功能在250℃下維持3小時以上。
一些實施例中，氧化鈦材料膜106可能是在沉積鈦材料膜106之後在大氣環境下氧化所造成的薄膜。一些實施例中，是對鈦材料膜106進行額外的氧化步驟而形成氧化鈦材料膜106。
本揭露之電阻式記憶胞的材質並不限於上述所舉的例子。其他實施例中，第一電極102、第二電極108與材料膜106的電極材料可使用其他合適的導電材質，例如金屬或金屬氮化物，包括過渡金屬或其氮化物，例如鉭(Ta)、氮化鉭(TaN)、鉿(Hf)、氮化鉿(HfN)等等。在各種實施例中，記憶膜104與材料膜106的記憶材料可使用其他合適的記憶材質，例如應用於電阻式記憶材質的金屬氧化物或金屬氮氧化物。舉例來說，金屬氧化物包括含有過渡金屬的氧化物，例如氧化鉭(TaOx)、氧化鉿(HfOx)、等等。舉例來說，金屬氮氧化物包括含有過渡金屬的氮氧化物，例如氮氧化鉭(TaOxNy)、氮氧化鉿(HfOxNy)等等。
第2A圖與第2B圖繪示根據其它實施例之電阻式記憶胞的剖面圖，其與第1圖之電阻式記憶胞的差異說明如下。第一電極102包括底電極部分110與從底電極部分110向上延伸的壁電極部分112。壁電極部分112在記憶膜104與底電極部分110之間。壁電極部分112與記憶膜104的寬度是小於底電極部分110的寬度，並可小於材料膜106與第二電極108的寬度。壁電極部分112與記憶膜104可具有實質上相同的寬度。材料膜106與第二電極108可具有實質上相同的寬度。實施例中，記憶膜104的高度H1小於第一電極102的高度H2。舉例來說，0＜H1/H2＜0.1。第一電極102與記憶膜104可構成一L形狀。實施例中，第一電極102構成L形狀之底電極部分110與壁電極部分112之間的夾角可介於45度至90度。
第3圖至第13圖繪示根據一些實施例之記憶裝置的製造方法。
請參照第3圖，提供如圖所示的底結構128，其包括形成在半導體基底130上的電晶體131、介電層133與導電層136。半導體基底130可包括矽或其他合適的半導體材料。電晶體131包括源/汲極132與閘結構134。源/汲極132可包括以摻雜半導體基底130的方式所形成的重摻雜區，例如N+摻雜區。閘結構134可包括閘介電層135及閘介電層135上的閘電極層137。閘介電層135可包括氧化物，例如氧化矽，或其它合適的介電材質。閘電極層137可包括多晶矽，或其它合適的導電材質。
穿過介電層133的導電層136可包括金屬插塞(plug)，電性連接至源/汲極132。介電層133可包括氧化物、氮化物、氮氧化物，例如氧化矽、氮化矽、氮氧化矽，或其它合適的介電材質。導電層136可包括金屬，例如鎢，或其它合適的導電材質。一實施例中，第3圖所示的底結構128可為進行化學機械研磨平坦化後的結構。
請參照第4圖，於底結構128上形成硬遮罩層138。一實施例中，硬遮罩層138包括氮化矽(SiN)。其他實施例中，硬遮罩層138可使用其他合適的材質。一實施例中，舉例來說，硬遮罩層138的厚度可為1000Å至2000Å，例如1500 Å。
請參照第5A圖，圖案化硬遮罩層138以形成開口140。開口140角度並不限於如第5A圖所示的90度夾角。其他實施例中，開口140角度可大於90度，如第5B圖所示。
請參照第6圖，形成第一電極102A在硬遮罩層138的上表面，與開口140露出之硬遮罩層138的側壁與介電層133及導電層136的上表面。一實施例中，舉例來說，第一電極102A的厚度可為50Å至200Å，例如100 Å。
請參照第7圖，圖案化第一電極102A，以留下具有階梯形狀的第一電極102B，其覆蓋導電層136及鄰近導電層136的部分硬遮罩層138與介電層133。透過此圖案化步驟，也露出了部分介電層133與鄰近介電層133的硬遮罩層138。
請參照第8圖，形成犧牲層142在硬遮罩層138、第一電極102B上，與開口140中。一實施例中，犧牲層142可包括氧化物例如以沉積法形成的四乙氧基矽烷(TEOS)。其他實施例中，犧牲層142可使用其他合適的材質。
請參照第9圖，移除犧牲層142與第一電極102B的上部分，留下開口140中的犧牲層142與具有L形狀的第一電極102。一實施例中，可利用化學機械研磨方法進行此移除步驟，其可設計停止在硬遮罩層138上。
請參照第10圖，對露出的第一電極102的上部分進行氧化，以形成氧化物記憶膜104。記憶膜104的高度(H1，第2A圖、第2B圖)可透過氧化製程控制。氧化方法包括化學氣相沉積(CVD)方法或物理氣相沉積(PVD)方法。一實施例中，舉例來說，第一電極102包括氮化鈦(TiN)，記憶膜104包括透過氧化步驟所形成的氮氧化鈦(TiOxNy)。
請參照第11圖，形成材料膜106在記憶膜104、犧牲層142及硬遮罩層138上。一實施例中，材料膜106的厚度可為5Å至50Å，例如10 Å。第二電極108形成在材料膜106上。一實施例中，第二電極108的厚度可為50Å至500Å，例如400 Å。
請參照第12A圖，對犧牲層142、硬遮罩層138、材料膜106、第二電極108進行圖案化步驟。
請參照第12A圖與第12B圖，電阻式記憶胞的第一電極102藉由導電層136電性連接至電晶體131的源/汲極132，例如電性連接至汲極。一實施例中，舉例來說，圖案化的材料膜106、第二電極108的寬度為5000 Å。實施例中，第一電極102的壁電極部分112的寬度L1小於導電層136的寬度L2。例如0＜L1/L2＜0.5。一實施例中，舉例來說，壁電極部分112的寬度L1是10Å至200 Å，例如100 Å。導電層136的寬度L2是1000Å至5000 Å，例如3000 Å。
請參照第13圖，形成導電層144在導電層136、第二電極108上。導電層144可包括金屬(例如M1)線路。
第14圖為根據一實施例之記憶裝置(電阻式記憶胞)其設定(set)狀態與重置(reset)狀態之電阻(resistance)與機率(probability)的關係，其中顯示出電阻式記憶胞具有大的切換窗，即電阻差異大，因此可輕易分辨設定或重置的狀態。
在本揭露中，發明人發現電阻式記憶胞(不限於本揭露所述的電阻式記憶胞結構)在循環(cycling)操作之後，有電阻切換窗不穩定的問題(如第15圖所示)，這會導致切換失效及可靠性降低。此外，在記憶體單元操作期間是難以監測到失效的單元。失效的問題並無法透過增階型脈衝程式化(incremental step pulse programming; ISPP)方法(如第16圖所示)解決。發明人利用所發現的寫入時序(write timing)與電阻特性(如第17圖之重置特性，或第18圖的設定特性)發展出新的記憶裝置的操作方法，能用以監控電阻式記憶胞在循環操作後劣化的情況。
以下說明根據實施例之記憶裝置的操作方法，其例如能用以監控電阻式記憶胞的劣化情況或健康狀態。操作方法包括具有劣化偵測設計的演算法，能夠提升電阻式記憶胞的可靠性。
第19圖繪示根據一實施例之記憶胞陣列中電阻式記憶胞的操作方法。從步驟270開始。在步驟272中，載入寫入電阻式記憶胞的條件。
在步驟274中，執行設定步驟，包括設定電阻式記憶胞的寫入脈波寬度或射擊(shot)次數。一實施例中，是先設定為第一寬度的脈波或第一次數的射擊。舉例來說，N次射擊表示有N個寫入脈波。
在步驟276中，執行寫入步驟，包括以在步驟274中設定的(第一)寬度的脈波或(第一)次數的射擊寫入電阻式記憶胞。實施例中，在執行寫入步驟276的過程中並未執行任何驗證步驟。舉例來說，在多次射擊之間並未執行任何驗證步驟。
在寫入步驟276之後，進行步驟278，執行驗證步驟，包括驗證經寫入後的電阻式記憶胞是否達到預定電阻或電流。若電阻式記憶胞未達到預定電阻或電流，則進行至步驟280，驗證(第一)寬度或(第一)次數是否達到最大寬度或最大次數。若在步驟280驗證出未達到最大寬度或最大次數，則進行至步驟282：提高寫入脈波的寬度或射擊次數，亦即將寫入脈波從第一寬度提高至第二寬度，或將射擊次數從第一次數提高至第二次數。然後以提高後所得的(第二)寬度或(第二)次數進行設定步驟274，再執行如第19圖所示的流程。一實施例中，能利用虛框中的步驟280、步驟282偵測電阻式記憶胞的劣化情況。
在步驟278中，若驗證電阻式記憶胞達到預定電阻或電流，則進行至結束步驟284。此外，若在步驟280驗證出已達到最大寬度或最大次數，則進行至步驟286，標記寫入失效，並進行至結束步驟284。
第20圖顯示實施例(以實線表示)與比較例(以虛線表示)之電阻式記憶胞的操作結果。實施例的操作方法包括如第19圖所示的監測步驟280、282。比較例的操作步驟則省略步驟280、282。根據第20圖可發現，實施例的操作方法能使電阻式記憶胞在循環操作之後仍維持穩定的電阻切換窗。
根據實施例之電阻式記憶胞具有大的切換窗，且可靠度佳。此外，根據實施例之操作方法能使電阻式記憶胞具有穩定的切換窗。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102、102A、102B‧‧‧第一電極
104‧‧‧記憶膜
106‧‧‧材料膜
108‧‧‧第二電極
110‧‧‧底電極部分
112‧‧‧壁電極部分
128‧‧‧底結構
130‧‧‧半導體基底
131‧‧‧電晶體
132‧‧‧源/汲極
133‧‧‧介電層
134‧‧‧閘結構
135‧‧‧閘介電層
136‧‧‧導電層
137‧‧‧閘電極層
138‧‧‧硬遮罩層
140‧‧‧開口
142‧‧‧犧牲層
144‧‧‧導電層
270、272、274、276、278、280、282、284、286‧‧‧步驟
H1、H2‧‧‧高度
L1、L2‧‧‧寬度
104‧‧‧記憶膜
106‧‧‧材料膜
108‧‧‧第二電極
110‧‧‧底電極部分
112‧‧‧壁電極部分
128‧‧‧底結構
130‧‧‧半導體基底
131‧‧‧電晶體
132‧‧‧源/汲極
133‧‧‧介電層
134‧‧‧閘結構
135‧‧‧閘介電層
136‧‧‧導電層
137‧‧‧閘電極層
138‧‧‧硬遮罩層
140‧‧‧開口
142‧‧‧犧牲層
144‧‧‧導電層
270、272、274、276、278、280、282、284、286‧‧‧步驟
H1、H2‧‧‧高度
L1、L2‧‧‧寬度
第1圖繪示根據一實施例之電阻式記憶胞的剖面圖。 第2A圖繪示根據一實施例之電阻式記憶胞的剖面圖。 第2B圖繪示根據一實施例之電阻式記憶胞的剖面圖。 第3圖至第13圖繪示根據一些實施例之記憶裝置的製造方法。 第14圖為根據一實施例之電阻式記憶胞在設定(SET)狀態與重置(RESET)狀態之電阻與機率的關係。 第15圖為電阻式記憶胞在設定狀態與重置狀態之操作循環次數(cycling count)與記憶胞電阻(cell resistance)的關係。 第16圖為電阻式記憶胞以增階型脈衝程式化(ISPP)方法操作的結果。 第17圖為電阻式記憶胞在重置狀態下寫入時序(write timing)與電阻特性。 第18圖為電阻式記憶胞在設定狀態下寫入時序與電阻特性。 第19圖繪示根據一實施例之電阻式記憶胞的操作方法。 第20圖顯示實施例與比較例之電阻式記憶胞的操作結果。
102‧‧‧第一電極
104‧‧‧記憶膜
106‧‧‧材料膜
108‧‧‧第二電極
Claims (10)
- 一種記憶裝置，包括： 一電阻式記憶胞，包括一第一電極、一第二電極及一記憶膜，其中該記憶膜在該第一電極與該第二電極之間，其中 該第一電極包括一底電極部分與從該底電極部分向上延伸的一壁電極部分，該壁電極部分在該記憶膜與該底電極部分之間， 該壁電極部分與該記憶膜的寬度是小於該底電極部分的寬度。
- 如申請專利範圍第1項所述之記憶裝置，其中該記憶膜具有一高度H1，該第一電極具有一高度H2，0＜H1/H2＜0.1。
- 如申請專利範圍第1項所述之記憶裝置，更包括一導電層，其中該第一電極在該導電層上，該壁電極部分具有一寬度L1，該導電層具有一寬度L2，0＜L1/L2＜0.5。
- 如申請專利範圍第1項所述之記憶裝置，其中該壁電極部分與該記憶膜具有相同的寬度。
- 如申請專利範圍第1項所述之記憶裝置，其中該底電極部分與該壁電極部分之間具有一夾角，介於45度至90度。
- 如申請專利範圍第1項所述之記憶裝置，其中該第一電極具有一L形狀。
- 一種記憶裝置，包括： 一電阻式記憶胞，包括一第一電極、一第二電極及一記憶膜，其中該記憶膜在該第一電極與該第二電極之間，該第一電極包括氮化鈦，該記憶膜包括氮氧化鈦，該第二電極包括氮化鈦。
- 如申請專利範圍第7項所述之記憶裝置，更包括一材料膜，介於該記憶膜與該第二電極之間，其中該材料膜包括氧化鈦。
- 如申請專利範圍第7項所述之記憶裝置，更包括一材料膜，介於該第二電極與該記憶膜之間，其中該材料膜包括鈦。
- 一種電阻式記憶胞的操作方法，包括： 一寫入步驟，包括以一第一寬度的脈波或一第一次數的射擊(shot)寫入該電阻式記憶胞； 在該寫入步驟之後，驗證該電阻式記憶胞是否達到一預定電阻或電流； 若該電阻式記憶胞未達到該預定電阻或電流，驗證該第一寬度或該第一次數是否達到一最大寬度或一最大次數；及 若該第一寬度或該第一次數未達到該最大寬度或該最大次數，以一第二寬度的脈波或一第二次數的射擊寫入該電阻式記憶胞，該第二次數大於該第一次數，該第二寬度大於該第一寬度。
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