TW201724293A - 半導體裝置的製造方法 - Google Patents

半導體裝置的製造方法 Download PDF

Info

Publication number
TW201724293A
TW201724293A TW105127297A TW105127297A TW201724293A TW 201724293 A TW201724293 A TW 201724293A TW 105127297 A TW105127297 A TW 105127297A TW 105127297 A TW105127297 A TW 105127297A TW 201724293 A TW201724293 A TW 201724293A
Authority
TW
Taiwan
Prior art keywords
substrate
electrode
semiconductor wafer
semiconductor
semiconductor device
Prior art date
Application number
TW105127297A
Other languages
English (en)
Inventor
Young-Suk Kim
Original Assignee
Disco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Disco Corp filed Critical Disco Corp
Publication of TW201724293A publication Critical patent/TW201724293A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02013—Grinding, lapping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/71—Means for bonding not being attached to, or not being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

本發明之課題為提供一種不需要在半導體晶片上形成微凸塊之半導體裝置的製造方法。解決手段為一種半導體裝置的製造方法，其包含：將複數個半導體晶片以預定的間隔排列在成為支撐體的基板之第1面上的半導體晶片排列步驟、磨削與基板之第1面為相反側的第2面以將基板薄化至預定之厚度的基板薄化步驟、在已薄化之基板的預定的位置上形成從第2面側到達半導體晶片的貫通孔之後，在貫通孔中埋設金屬以形成貫通電極的貫通電極形成步驟、以及在基板的第2面側形成配線層的配線層形成步驟。

Description

半導體裝置的製造方法 發明領域
本發明是有關於一種將複數個半導體晶片連接在成為支撐體的基板上之半導體裝置的製造方法。
發明背景
為了實現半導體裝置的進一步小型化、高集成化，在厚度方向上重疊半導體晶片並以貫通電極(TSV：Through Silicon Via(矽通孔))進行連接之3次元封裝技術已被實用化。然而，在此3次元封裝技術中，由於是在厚度方向上重疊複數個半導體晶片所以散熱性容易降低，也無法使用尺寸相異的半導體晶片。此外，也有伴隨著貫通半導體晶片之貫通電極的形成，而使製造成本容易變高之問題。
近年來，一種將複數個半導體晶片封裝在作為中介層(interposer)而發揮功能的基板上的封裝技術也已經被提出(參照例如專利文獻1)。此封裝技術也被稱為2.5次元封裝技術等，且可將例如具有記憶體功能之半導體晶片、和具有演算功能之半導體晶片以不重疊的方式連接在基板上。在2.5次元封裝技術上，由於是使至少一部分的半導體晶片在厚度方向上不重疊，所以變得容易解決上述之3次元 封裝技術的種種問題。
先前技術文獻 專利文獻
專利文獻1：日本專利特表2003-503855號公報
發明概要
然而，在以往的2.5次元封裝技術中，為了要將設置於基板上之電極等與半導體晶片連接，所以需要在半導體晶片上形成被稱為微凸塊(micro bump)的凸狀的端子。因此，特別在製造成本方面要謀求改善。本發明是有鑒於所述問題點而作成的發明，其目的在於提供一種不需要在半導體晶片上形成微凸塊之半導體裝置的製造方法。
根據本發明，可提供一種半導體裝置的製造方法，該半導體裝置的製造方法的特徵在於具備：半導體晶片排列步驟，將複數個半導體晶片以預定之間隔排列在成為支撐體的基板之第1面上；基板薄化步驟，磨削與該基板之該第1面為相反側的第2面，以將該基板薄化至預定的厚度；貫通電極形成步驟，在已薄化之該基板的預定的位置上形成從該第2面側到達該半導體晶片的貫通孔之後，在該貫通孔中埋設金屬以形成貫通電極；以及配線層形成步驟，在該基板的該第2面側形成配線層。
又，較理想的是，本發明中，於該貫通電極形成步驟中是形成貫通電極，且該貫通電極與形成在該半導體晶片上之連接端子相接。
在本發明的半導體裝置的製造方法中，因為並非如以往的方式預先在基板上形成貫通電極，而是在基板上排列半導體晶片後形成貫通電極，所以即使不設置微凸塊等的凸狀的端子，也能將貫通電極連接到半導體晶片上。亦即，依據本發明的半導體裝置的製造方法，由於不必在半導體晶片上形成微凸塊，所以能夠將製造成本壓低。
1‧‧‧半導體裝置
2‧‧‧旋轉塗佈裝置
4、14‧‧‧工作夾台
4a、14a‧‧‧保持面
6‧‧‧噴嘴
11‧‧‧基板
11a、13a‧‧‧第1面
11b、13b‧‧‧第2面
11c‧‧‧貫通孔
12‧‧‧磨削裝置
13‧‧‧半導體晶片
15‧‧‧密封材
16‧‧‧磨削單元
17‧‧‧密封層
17a‧‧‧表面
18‧‧‧主軸殼體
19‧‧‧防護膜
20‧‧‧主軸
21‧‧‧電漿
22‧‧‧安裝座
23‧‧‧貫通電極
24‧‧‧磨削輪
25‧‧‧配線層
26‧‧‧輪基台
28‧‧‧磨削磨石
圖1(A)是示意地顯示在基板上排列複數個半導體晶片之情形的立體圖，圖1(B)是示意地顯示排列有複數個半導體晶片之基板的剖面圖。
圖2(A)是示意地顯示將密封材塗佈在基板之第1面側上之情形的局部剖面側視圖，圖2(B)是示意地顯示以密封層密封第1面側之基板的剖面圖。
圖3(A)是示意地顯示磨削基板之第2面之情形的局部剖面側視圖，圖3(B)是示意地顯示薄化後之基板的剖面圖。
圖4(A)是示意地顯示在基板的預定的位置上形成貫通孔之情形的剖面圖0，圖4(B)是示意地顯示形成有貫通電極之基板的剖面圖。
圖5是示意地顯示形成有配線層之基板的剖面圖。
用以實施發明之形態
參照附圖，說明本發明的實施形態。本實施形態的半導體裝置的製造方法包含：半導體晶片排列步驟(參照圖1(A)及圖1(B))、密封步驟(參照圖2(A)及圖2(B))、基板薄化步驟(參照圖3(A)及圖3(B))、貫通電極形成步驟(參照圖4(A)及圖4(B))、及配線層形成步驟(參照圖5)。
在半導體晶片排列步驟中，是將複數個半導體晶片以預定的間隔排列在成為支撐體的基板之第1面上。在密封步驟中，是將已排列有複數個半導體晶片的基板之第1面側密封。在基板薄化步驟中，是磨削與基板之第1面為相反側的第2面並將基板薄化至預定的厚度。
在貫通電極形成步驟中，是在基板的預定之位置上形成從第2面側到達半導體晶片的貫通孔，並且在此貫通孔中埋設金屬以形成貫通電極。在配線層形成步驟中，是在基板的第2面側上形成含有與貫通電極連接之配線的配線層。以下，詳述本實施形態的半導體裝置的製造方法。
在本實施形態的半導體裝置的製造方法中，首先，實施將複數個半導體晶片排列在成為支撐體的基板上的半導體晶片排列步驟。圖1(A)是示意地顯示在基板11上排列複數個半導體晶片13之情形的立體圖，圖1(B)是示意地顯示排列有複數個半導體晶片13之基板11的剖面圖。
如圖1(A)所示，本實施形態中所使用的基板11，是以矽等的材料形成為圓盤狀，並且具備有大致平坦的第1面11a及第2面11b。此基板11，可藉由之後形成貫通電極或 配線層等，而成為連接複數個半導體晶片13與配線基板(圖未示)等的中介層。再者，基板11的材質、形狀等並不受限，也可以使用例如以陶瓷(包含玻璃等)、樹脂等的材料形成之基板。
複數個半導體晶片13，分別具備有記憶體功能或演算功能等，並且在其第1面13a側上設有外部連接用的連接端子(圖未示)。在本實施形態中，是以使此半導體晶片13的第1面13a與基板11之第1面11a相面對的方式，將複數個半導體晶片13排列在基板11上。
半導體晶片13相對於基板11之排列，是使用任意的晶片排列裝置(圖未示)來執行。例如，在基板11的第1面11a側，以預定之間隔形成規定半導體晶片13之位置的複數個標記。晶片排列裝置是依據此複數個標記而以預定之間隔排列複數個半導體晶片13。
在半導體晶片13之對基板11的固定上，所使用的是例如具有能夠承受後續之步驟之耐熱性的熱硬化型之接著劑(圖未示)。此接著劑是整形成例如半硬化的薄膜(fi1m)狀，並且設於基板11的第1面11a側或半導體晶片13的第1面13a上。但是，也可以使用液狀的接著劑等。
如圖1(A)及圖1(B)所示，當將全部的半導體晶片13以預定的間隔排列在基板11的第1面11a上並使接著劑硬化時，半導體晶片排列步驟即結束。如上述，由於使半導體晶片13的第1面13a與基板11之第1面11a相面對，所以半導體晶片13的第2面13b會朝外部露出。
在半導體晶片排列步驟之後，實施將已排列有複數個半導體晶片13的基板11之第1面11a側密封的密封步驟。圖2(A)是示意地顯示將密封材15塗佈在基板11之第1面11a側之情形的局部剖面側視圖，圖2(B)是示意地顯示以密封層17密封第1面11a側之基板11的剖面圖。
在密封步驟中，首先，將液狀的密封材15塗佈在基板11之第1面11a上。密封材15的塗佈是例如以圖2(A)所示之旋轉塗佈裝置2來執行。旋轉塗佈裝置2具備有用以保持基板11的第2面11b側的工作夾台4。工作夾台4是與馬達等的旋轉驅動源(圖未示)連結，並繞著與鉛直方向大致平行的旋轉軸旋轉。
工作夾台4的上表面成為吸引、保持基板11的第2面11b側的保持面4a。此保持面4a是通過形成在工作夾台4的內部的吸引路(圖未示)等而連接到吸引源(圖未示)。藉由使吸引源的負壓作用在保持面4a，能夠將基板11保持在工作夾台4上。工作夾台4的上方配置有用於將具有能夠承受後續之步驟之耐熱性的樹脂等製成之液狀的密封材15滴下的噴嘴6。
在塗佈密封材15時，首先，是使基板11的第2面11b側接觸於工作夾台4的保持面4a，並使吸引源的負壓作用。藉此，就能將基板11在排列有複數個半導體晶片13之第1面11a側朝上方露出的狀態下，保持在工作夾台4上。再者，在基板11的第2面11b上也可以貼附有保護膠帶等。
接著，使工作夾台4旋轉，並從噴嘴6滴下液狀的 密封材15。在本實施形態中，雖然是使用環氧類的樹脂形成的密封材15，但是密封材15的材質等並不受限。藉此，能夠將密封材15塗佈在已排列有複數個半導體晶片13之基板11的第1面11a側。再者，較理想的是，將密封材15塗佈成厚達覆蓋半導體晶片13的第2面13b之程度。
在塗佈密封材15之後，施行乾燥、加熱等的處理，並且使密封材15硬化。藉此，完成將基板11的第1面11a側和複數個半導體晶片13一起密封的密封層17。再者，較理想的是，形成密封層17之後，以磨削、切削等之方法將密封層17的表面17a側平坦化。當密封層17的表面17a變為平坦之後，在後續的基板薄化步驟中就變得容易將基板11的第2面11b加工成平坦。
在密封步驟之後，實施磨削基板11的第2面11b並將基板11薄化至預定的厚度之基板薄化步驟。圖3(A)是示意地顯示磨削基板11之第2面11b之情形的局部剖面側視圖，圖3(B)是示意地顯示薄化後之基板11的剖面圖。
基板薄化步驟是以例如圖3(A)所示之磨削裝置12來執行。磨削裝置12具備有用於保持已形成在基板11上之密封層17的表面17a側的工作夾台14。工作夾台14是與馬達等的旋轉驅動源(圖未示)連結，並繞著與鉛直方向大致平行的旋轉軸旋轉。又，工作夾台14的下方設置有工作台移動機構(圖未示)，工作夾台14是藉此工作台移動機構而在水平方向上移動。
工作夾台14的上表面會成為吸引、保持已形成在 基板11上之密封層17的表面17a側的保持面14a。此保持面14a是通過形成在工作夾台14的內部的吸引路(圖未示)等而連接到吸引源(未圖示)。藉由使吸引源的負壓作用在保持面14a，就能將基板11保持在工作夾台14上。
工作夾台14的上方配置有磨削單元16。磨削單元16具備受到磨削單元升降機構(圖未示)所支撐的主軸殼體18。主軸殼體18收容有主軸20，並且主軸20的下端部固定有圓盤狀的安裝座22。
安裝座22的下表面裝設有與安裝座22大致相同直徑的磨削輪24。磨削輪24具備有以不銹鋼、鋁等金屬材料所形成的輪基台26。輪基台26的下表面，環狀地排列有複數個磨削磨石28。
在主軸20的上端側(基端側)連結有馬達等的旋轉驅動源(圖未示)。磨削輪24是藉由從這個旋轉驅動源所傳達的旋轉力而繞著與鉛直方向大致平行的旋轉軸旋轉。
在基板薄化步驟中，首先，是使已形成在基板11上的密封層17的表面17a側接觸於工作夾台14的保持面14a，並使吸引源的負壓作用。藉此，就能將基板11在第2面11b側朝上方露出的狀態下保持在工作夾台14上。再者，在密封層17的表面17a上也可以貼附有保護膠帶等。
接著，使工作夾台14移動至磨削輪24的下方。然後，如圖3(A)所示，使工作夾台14及磨削輪24分別旋轉，並且一邊供給純水等的磨削液一邊使主軸殼體18下降。將主軸殼體18的下降量調整成將磨削磨石28的下表面抵接在 基板11的第2面11b的程度。
藉此，就能磨削基板11的第2面11b側。此磨削是例如一邊測量基板11的厚度一邊執行。如圖3(B)所示，當將基板11薄化至成品厚度時，基板薄化步驟即結束。
在基板薄化步驟之後，實施在基板11的預定位置上形成貫通電極之貫通電極形成步驟。圖4(A)是示意地顯示在基板11的預定之位置上形成貫通孔11c之情形的剖面圖，圖4(B)是示意地顯示形成有貫通電極23之基板11的剖面圖。
在本實施形態的貫通電極形成步驟中，首先，是形成覆蓋基板11的第2面11b的防護膜19。此防護膜19是例如以光刻(Photolithography)等的方法，形成為使形成有貫通孔11c之第2面11b側的區域露出，並且具備有對後續之電漿蝕刻(plasma etching)的耐受性。
在形成防護膜19之後，如圖4(A)所示，以電漿蝕刻加工第2面11b側之露出區域以形成貫通孔11c。具體來說，是例如對已將基板11搬入的真空腔室(chamber)(圖未示)的處理空間進行減壓，並且以預定之流量來供給電漿蝕刻用的原料氣體。在此狀態下，當對處理空間內的電極(圖未示)供給預定的高頻電力時，會產生含有自由基及離子的電漿21。
當使電漿21作用在基板11之露出的區域時，可去除基板11的該區域(及接著劑)。藉此，就能形成從基板11的第2面11b側到達半導體晶片13的第1面13a之貫通孔 11c。再者，此貫通孔11c是形成在與半導體晶片13的連接端子相對應的位置上。
電漿蝕刻用的原料氣體的種類及供給量、對電極供給的高頻電力等的條件，可因應基板11的材質及貫通孔11c的大小等而適當地設定。例如，在以矽形成的基板11上形成貫通孔11c時，也可以使用SF6、O2、惰性氣體等的混合氣體來作為原料氣體。
形成貫通孔11c之後，以灰化(ashing)等的方法去除防護膜19，並如圖4(B)所示，在貫通孔11c內埋設金屬以形成貫通電極23。具體來說，是例如形成覆蓋貫通孔11c之側壁(內壁)的絕緣膜(圖未示)，接著，設置與半導體晶片13的連接端子相接的貫通電極23。絕緣膜及貫通電極23的形成方法並不受限，可以使用例如CVD法、濺鍍(sputtering)法、真空蒸鍍法等。
絕緣膜是使用例如二氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiOxNy)、各種金屬的氧化物或氮化物(包含氮氧化物)等而形成。另一方面，貫通電極23是使用鈦(Ti)、鉭(Ta)、鎢(W)、鋁(Al)、銅(Cu)等而形成。然而，絕緣膜及貫通電極23的材料並不受限，可因應規格等而任意地變更。
在貫通電極形成步驟之後，會實施配線層形成步驟，該配線層形成步驟是在基板11的第2面11b側形成含有與貫通電極23連接之配線的配線層。圖5是示意地顯示形成有配線層25之基板11的剖面圖。配線層25包含有以例如 CVD法、濺鍍法、真空蒸鍍法等的方法所形成的絕緣膜(圖未示)或配線(圖未示)等。
藉由此配線層25，能夠電連接貫通電極23與外部的配線基板(圖未示)等。再者，配線層25的形成方法或形成條件等並不受限，而可以將適合的方法、條件適當組合來使用。當形成配線層25時，配線層形成步驟即結束，並且本實施形態的半導體裝置1即完成。再者，也可以利用切割等的方法將完成後的半導體裝置1分割成任意的單位。
如以上所述，在本實施形態的半導體裝置的製造方法中，因為並非如以往的方式預先在基板11上形成貫通電極23，而是在基板11上排列半導體晶片13後形成貫通電極23，所以即使不設置微凸塊等的凸狀的端子，也能將貫通電極23連接到半導體晶片13上。亦即，依據本實施形態的半導體裝置的製造方法，由於不必在半導體晶片13上形成微凸塊，所以能夠將製造成本壓低。
再者，本發明並不因上述實施形態之記載而受限制，並可作各種變更而實施。例如，在上述實施形態中，雖然是在半導體晶片排列步驟之後實施密封步驟，但也可以省略此密封步驟。再者，較理想的是，在省略密封步驟的情形下，將保護膠帶等先貼附在半導體晶片13的第2面13b側，以免在基板薄化步驟等中使半導體晶片13等破損。
又，在上述實施形態的貫通電極形成步驟中，雖然是使用電漿蝕刻在基板11上形成貫通孔11c，但也可以利用雷射加工、鑽孔加工等的方法在基板11上形成貫通孔 11c。另外，上述實施形態之構造、方法等，只要在不脫離本發明的目的之範圍下，均可適當變更而實施。
11‧‧‧基板
11b、13b‧‧‧第2面
11a、13a‧‧‧第1面
13‧‧‧半導體晶片

Claims (2)

  1. 一種半導體裝置的製造方法，其特徵在於具備：半導體晶片排列步驟，將複數個半導體晶片以預定之間隔排列在成為支撐體的基板之第1面上；基板薄化步驟，磨削與該基板之該第1面為相反側的第2面以將該基板薄化至預定之厚度；貫通電極形成步驟，在已薄化之該基板的預定的位置上形成從該第2面側到達該半導體晶片的貫通孔之後，在該貫通孔中埋設金屬以形成貫通電極；以及配線層形成步驟，在該基板的該第2面側形成配線層。
  2. 如請求項1的半導體裝置的製造方法，其中，在該貫通電極形成步驟中，是形成貫通電極，且該貫通電極與形成在該半導體晶片上之連接端子相接。
TW105127297A 2015-10-07 2016-08-25 半導體裝置的製造方法 TW201724293A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015199701A JP2017073472A (ja) 2015-10-07 2015-10-07 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
TW201724293A true TW201724293A (zh) 2017-07-01

Family

ID=58405378

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105127297A TW201724293A (zh) 2015-10-07 2016-08-25 半導體裝置的製造方法

Country Status (6)

Country Link
US (1) US20170103919A1 (zh)
JP (1) JP2017073472A (zh)
KR (1) KR20170041627A (zh)
CN (1) CN107017220A (zh)
DE (1) DE102016219365A1 (zh)
TW (1) TW201724293A (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6887722B2 (ja) * 2016-10-25 2021-06-16 株式会社ディスコ ウェーハの加工方法及び切削装置
WO2019017226A1 (ja) * 2017-07-20 2019-01-24 三井化学東セロ株式会社 電子装置の製造方法
JP7241518B2 (ja) * 2018-12-04 2023-03-17 株式会社ディスコ パッケージデバイスの製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6617681B1 (en) 1999-06-28 2003-09-09 Intel Corporation Interposer and method of making same
US6475877B1 (en) * 1999-12-22 2002-11-05 General Electric Company Method for aligning die to interconnect metal on flex substrate
US6905914B1 (en) * 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
JP4840769B2 (ja) * 2006-07-04 2011-12-21 セイコーインスツル株式会社 半導体パッケージの製造方法
WO2008105535A1 (ja) * 2007-03-01 2008-09-04 Nec Corporation 半導体装置及びその製造方法
US8188131B2 (en) * 2008-02-07 2012-05-29 Massachusetts Eye & Ear Infirmary Compounds that enhance Atoh1 expression
JP2010251688A (ja) * 2009-03-25 2010-11-04 Nec Toppan Circuit Solutions Inc 部品内蔵印刷配線板及びその製造方法
JP5214550B2 (ja) * 2009-07-06 2013-06-19 株式会社テラミクロス 電力半導体装置の製造方法
US20110186960A1 (en) * 2010-02-03 2011-08-04 Albert Wu Techniques and configurations for recessed semiconductor substrates
JP5755043B2 (ja) * 2011-06-20 2015-07-29 株式会社ディスコ 半導体ウエーハの加工方法
US9117813B2 (en) * 2012-06-15 2015-08-25 General Electric Company Integrated circuit package and method of making same
CN104051421B (zh) * 2013-03-13 2017-03-01 稳懋半导体股份有限公司 结合基板通孔与金属凸块的半导体晶片结构及其制程方法
KR102077153B1 (ko) * 2013-06-21 2020-02-14 삼성전자주식회사 관통전극을 갖는 반도체 패키지 및 그 제조방법
US9177831B2 (en) * 2013-09-30 2015-11-03 Intel Corporation Die assembly on thin dielectric sheet
US9209048B2 (en) * 2013-12-30 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Two step molding grinding for packaging applications
US9406650B2 (en) * 2014-01-31 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of packaging semiconductor devices and packaged semiconductor devices
KR101579673B1 (ko) * 2014-03-04 2015-12-22 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
US9455243B1 (en) * 2015-05-25 2016-09-27 Inotera Memories, Inc. Silicon interposer and fabrication method thereof

Also Published As

Publication number Publication date
KR20170041627A (ko) 2017-04-17
CN107017220A (zh) 2017-08-04
DE102016219365A1 (de) 2017-04-13
JP2017073472A (ja) 2017-04-13
US20170103919A1 (en) 2017-04-13

Similar Documents

Publication Publication Date Title
TWI450363B (zh) 積體電路結構的形成方法
TWI605557B (zh) 電子封裝件及其製法與基板結構
TW201737447A (zh) 以晶粒接合至經形成重佈線的三維積體電路封裝及其形成方法
TW201813009A (zh) 半導體結構及其製造方法
JP2009021462A (ja) ウェーハの加工方法
TWI619216B (zh) 具有多個共面中介元件的半導體封裝
JP5755043B2 (ja) 半導体ウエーハの加工方法
TWI587458B (zh) 電子封裝件及其製法與基板結構
JP6529321B2 (ja) デバイスパッケージの製造方法
TW201724293A (zh) 半導體裝置的製造方法
TW201314755A (zh) 積體電路結構及其製造方法
TW201611216A (zh) 半導體封裝件及其承載結構暨製法
US20180247822A1 (en) Method Of Fabricating A Semiconductor Wafer Including A Through Substrate Via (TSV) And A Stepped Support Ring On A Back Side Of The Wafer
US10957542B2 (en) Method of processing wafer
TWI825071B (zh) 半導體裝置的製造方法
TWI805872B (zh) 晶圓的加工方法
CN110838440A (zh) 用于衬底薄化的方法及系统
TWI822864B (zh) 處理半導體基板之方法及非暫態電腦可讀取媒體
JP2014165339A (ja) 積層ウエーハの加工方法
TWI855551B (zh) 半導體裝置及其製造方法
TWI606528B (zh) 半導體裝置的製作方法
US20230260961A1 (en) Semiconductor packages and manufacturing method of the same
TW202022945A (zh) 晶圓的加工方法
TWI673786B (zh) 化學機械研磨設備及半導體裝置之製造方法
JP2022044315A (ja) 研削方法