TW201813009A - 半導體結構及其製造方法 - Google Patents

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葉松峯
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Abstract

一種半導體結構，其包括一基板，該基板包括一第一面、一第二面，相對於該第一面、以及一凹槽，從該第一面向該第二面延伸；一第一晶粒，至少部分設置在該凹槽內，且包括一第一晶粒基板及一第一接合件，該第一接合件設置在該第一晶粒基板上方；一第二晶粒，設置在該第一晶粒上方，且包括一第二晶粒基板及一第二接合件，該第二接合件設置該第一晶粒基板與該第二晶粒基板；一重佈線層(redistribution layer，RDL)，設置在該第二晶粒上方；以及一導電凸塊，設置在該RDL上方，其中該第一接合件係相對於該第二接合件設置且係與該第二接合件接合。

Description

半導體結構及其製造方法
本發明實施例係關於半導體結構及其製造方法。
使用半導體裝置之電子儀器對於許多現代應用來說是必要的。隨著電子技術的進步，半導體裝置於大小上變得越來越小，同時具有更大的功能性及更大量的積體電路。由於半導體裝置的小型化，晶圓級封裝(wafer level packaging，WLP)因其低成本及相對簡單的製造操作被廣泛地使用。在WLP操作期間，許多半導體組件被組裝在半導體裝置上。又者，大量製造操作係在這麼小的半導體裝置內實施。 然而，半導體裝置的製造操作涉及許多在這麼小且薄的半導體裝置上的步驟及操作。小型化半導體裝置之製造變得越來越複雜。製造半導體裝置之複雜度的增加可造成缺陷諸如不良電互連、裂痕之發展、組件分層、組件的不精確放置或其它問題，而導致半導體裝置的高產率損失。半導體裝置係以不想要的構形生產，這將進一步加劇材料浪費並因此增加製造成本。因此，對於修改半導體裝置之結構及改善製造操作有許多挑戰。 半導體裝置與許多積體組件一起組裝。因為涉及更不同的組件，半導體裝置之製造操作的複雜度增加。因此，持續對改善製造半導體並解決上述缺陷有需求。
本揭露係針對一種半導體結構，其包括一基板，該基板包括一第一面、一第二面，相對於該第一面、以及一凹槽，從該第一面向該第二面延伸；一第一晶粒，至少部分設置在該凹槽內，且包括一第一晶粒基板及一第一接合件，該第一接合件設置在該第一晶粒基板上方；一第二晶粒，設置在該第一晶粒上方，且包括一第二晶粒基板及一第二接合件，該第二接合件設置該第一晶粒基板與該第二晶粒基板之間；一重佈線層(RDL)，設置在該第二晶粒上方；以及一導電凸塊，設置在該RDL上方，其中該第一接合件係相對於該第二接合件設置且係與該第二接合件接合。 在一些實施例中，一種半導體結構包括一基板，該基板包括延伸到該基板中的一凹槽；一第一晶粒，被該凹槽環繞，且包括一第一正面、相對於該第一正面且與該凹槽的一側壁介接的一第一背面、及設置在該第一正面上方的一第一接合件；一第二晶粒，設置在該第一晶粒上方，且包括與該第一正面介接的一第二正面、相對於該第二正面的一第二背面、及設置在該第二正面上方的一第二接合件；以及一介電材料，設置在該凹槽內且環繞第一晶粒及該第二晶粒，其中該第一接合件係與該第二接合件介接。 在一些實施例中，一種製造一半導體結構的方法包括接收一基板；形成一凹槽延伸到該基板中；設置一第一晶粒至少部分在該凹槽內；設置一第一介電材料在該基板上方且在該凹槽內以環繞該第一晶粒；設置一第二晶粒在該第一晶粒上方；設置一第二介電材料在該第一介電材料上方以環繞該第二晶粒，其中該第一晶粒包括被該第一介電材料環繞的一第一接合件，該第二晶粒包括相對於該第一接合件設置且被該第二介電材料環繞的一第二接合件，該第一接合件係與該第二接合件接合。
下列揭露提供許多用於實施所提供標的之不同特徵的不同實施例、或實例。為了簡化本揭露，於下描述組件及配置的具體實例。當然這些僅為實例而非意圖為限制性。例如，在下面說明中，形成第一特徵在第二特徵上方或上可包括其中第一及第二特徵係經形成為直接接觸之實施例，以及也可包括其中額外特徵可形成在第一與第二特徵之間而使得第一及第二特徵不可直接接觸之實施例。此外，本揭露可重複參考編號及/或字母於各種實例中。此重複係為了簡單與清楚之目的且其本身並不決定所討論的各種實施例及/或構形之間的關係。 再者，空間相關詞彙，諸如“在...之下”、“下面”、“下”、“上面”、“上”和類似詞彙，可為了使說明書便於描述如圖式繪示的一個元件或特徵與另一個（或多個）元件或特徵的相對關係而使用於本文中。除了圖式中所畫的方位外，這些空間相對詞彙也意圖用來涵蓋裝置在使用中或操作時的不同方位。該設備可以其他方式定向(旋轉90度或於其它方位)，據此在本文中所使用的這些空間相關說明符可以類似方式加以解釋。 晶粒係從半導體晶圓製造及單粒化而來。在單粒化後，晶粒被封裝以變成半導體封裝件且與另一晶粒或封裝件積體化。晶粒係被模塑料囊封，且在晶粒之間的電連接，諸如微凸塊係被底膠填充環繞。半導體封裝件的此種構形涉及不同種類的材料(如，晶粒、模塑料、底膠填充、微凸塊等等)。在製造期間，材料之間容易發展出內應力。又，內應力會弱化組件之間的電連接，且最終導致半導體封裝件的故障。 本揭露係針對一種半導體結構，其包括具有凹槽的基板；至少部分設置在該凹槽內的第一晶粒；以及設置在第一晶粒上方且與第一晶粒接合的第二晶粒。設置在第一晶粒上方的第一接合件係與設置在第二晶粒上方的第二接合件接合。此種第一晶粒與第二晶粒的直接接合可減少在第一晶粒與第二晶粒之間的間隙、改善第一晶粒與第二晶粒之間的電連接、增進訊號傳輸、或減少半導體結構中的應力。又，可省略一些組分，諸如底膠填充，且可減少半導體結構的形狀因子。也揭示其它實施例。 圖1係根據本揭露的一些實施例之半導體結構1000的示意性剖面圖。在一些實施例中，半導體結構1000係包括基板101、第一晶粒200、第二晶粒300、重佈線層(RDL)105及導電凸塊106。在一些實施例中，半導體結構1000係半導體封裝件。在一些實施例中，半導體結構1000係積體扇出(integrated fan out，InFO)封裝件，其之第一晶粒200或第二晶粒300的輸入/輸出(input/output，I/O)端係扇出且以較大面積重佈在基板101的表面上方。在一些實施例中，半導體結構1000係封裝件中系統(system in package，SIP)或三維(three dimensional，3D)積體電路(integrated circuit，IC)。 在一些實施例中，基板101包括第一面101a、相對於第一面101a的第二面101b、以及從第一面101a向第二面101b延伸的凹槽101c。在一些實施例中，基板101包括半導體材料，諸如矽或其它合適的材料。在一些實施例中，基板101係矽基板或矽晶圓。在一些實施例中，基板101包括數個電路及設置在基板101上方或中的一或多個主動元件，諸如電晶體等。在一些實施例中，基板101的第一面101a係基板101的前側。在一些實施例中，第二面101b係基板101的背側。在一些實施例中，基板101的厚度係約500um至900um。在一些實施例中，基板101的厚度係約750um至約800um。 在一些實施例中，凹槽101c穿通過基板101的一部份。在一些實施例中，凹槽101c係凹陷入基板101中。在一些實施例中，凹槽101c包括第一側壁101c-1及第二側壁101c-2。在一些實施例中，第一側壁101c-1係實質上正交於第二側壁101c-2。在一些實施例中，第一側壁101c-1係凹槽101c的底部側壁。在一些實施例中，凹槽101c係延伸通過基板101，而使得第一側壁101c-1不存在。在一些實施例中，凹槽101c的高度或深度D1係約20um至約60um。在一些實施例中，深度D1係約40um。 在一些實施例中，第一晶粒200係設置在基板101上方。在一些實施例中，第一晶粒200係至少部分設置在基板101的凹槽101c內。在一些實施例中，第一晶粒200係被凹槽101c環繞。在一些實施例中，第一晶粒200係至少部分被基板101或基板101的第二側壁101c-2環繞。在一些實施例中，第一晶粒200的一部份係凸出到凹槽101c中。在一些實施例中，凹槽101c的第一側壁101c-1係與第一晶粒200接合。 在一些實施例中，在第一晶粒200的側壁與凹槽101c的第二側壁101c-2之間的距離D2係約5um至約30um。在一些實施例中，距離D2係約10um至約20um。在一些實施例中，第一晶粒200的厚度D3係實質上大於凹槽101c的深度D1。在一些實施例中，厚度D3係約30um至約70um。在一些實施例中，厚度D3係約50um。在一些實施例中，距離D2與深度D1之比係約1:1.5至約1:3。在一些實施例中，該比係小於或等於約1:2。 在一些實施例中，第一晶粒200係於第一晶粒200內製造有預定功能電路。在一些實施例中，第一晶粒200係藉由機械或雷射刀從半導體晶圓單粒化而來。在一些實施例中，第一晶粒200包含各種適合特定應用之電路。在一些實施例中，電路包括各種裝置，諸如電晶體、電容器、電阻、二極體及/或類似物。在一些實施例中，第一晶粒200包含動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)、靜態隨機存取記憶體(Static RAM，SRAM)、高能帶寬度記憶體(High Bandwidth Memory，HBM)微機電系統(Microelectromechanical Systems，MEMS)、混合記憶體立方體(Hybrid Memory Cube，HMC)或邏輯裝置。 在一些實施例中，第一晶粒200包括第一正面200a及相對於第一正面200a的第一背面200b。在一些實施例中，第一正面200a係第一晶粒200的前側。在一些實施例中，第一背面200b係第一晶粒200的背側。在一些實施例中，數個電路或電組件係設置在第一正面200a上方。在一些實施例中，當凹槽101c延伸通過基板101，第一晶粒200的一部分係從基板101暴露出。在一些實施例中，當凹槽101c延伸通過基板101，第一背面200b係從基板101暴露出。 在一些實施例中，第一晶粒200包括第一晶粒基板201及設置在第一晶粒基板201上方的第一晶粒RDL 202。在一些實施例中，第一晶粒基板201包括半導體材料，諸如矽或其它合適的材料。在一些實施例中，第一晶粒基板201係矽基板。在一些實施例中，第一晶粒基板201包括數個電路及設置在第一晶粒基板201上方或中的一或多個主動元件，諸如電晶體等。 在一些實施例中，第一晶粒RDL 202包括第一晶粒介電質202a及設置在第一晶粒介電質202a內的第一晶粒導電結構202b。在一些實施例中，第一晶粒介電質202a係設置在第一晶粒基板201上方。在一些實施例中，第一晶粒介電質202a包括介電材料，諸如氧化矽、氮化矽、碳化矽、氧氮化矽或類似物。在一些實施例中，第一晶粒導電結構202b係被第一晶粒介電質202a環繞且延伸在第一晶粒介電質202a內。在一些實施例中，第一晶粒導電結構202b包括導電材料，諸如金、銀、銅、鎳、鎢、鋁、鈀及/或其合金。在一些實施例中，第一晶粒導電結構202b係電連接至在第一晶粒基板201中的電路。 在一些實施例中，第一晶粒導電結構202b包括第一晶粒焊座部分202b-1及從第一晶粒焊座部分202b-1凸出的第一晶粒通路部分202b-2。在一些實施例中，第一晶粒焊座部分202b-1係設置在第一晶粒介電質202a上方或被第一晶粒介電質202a環繞。在一些實施例中，第一晶粒焊座部分202b-1係水平延伸在第一晶粒介電質202a內。在一些實施例中，第一晶粒焊座部分202b-1係與第一晶粒通路部分202b-2電連接。 在一些實施例中，第一晶粒200包括設置在第一晶粒200上方的第一接合件203。在一些實施例中，第一接合件203係設置在第一晶粒200的第一正面200a上方。在一些實施例中，第一接合件203係第一晶粒導電結構202b的部件。在一些實施例中，第一接合件203係第一晶粒焊座部分202b-1或第一晶粒焊座部分202b-1的一部分。在一些實施例中，第一接合件203係延伸到第一晶粒介電質202a中。在一些實施例中，第一接合件203係在第一正面200a上方延長。 在一些實施例中，第一介電材料102係設置在基板101上方且至少部分環繞第一晶粒200。在一些實施例中，第一介電材料102係設置在凹槽101c內。在一些實施例中，第一介電材料102係設置在基板101與第一晶粒200之間。在一些實施例中，第一介電材料102環繞第一晶粒基板201及第一晶粒介電質202a。在一些實施例中，第一介電材料102係設置在第一晶粒200的側壁與凹槽101c的第二側壁101c-2之間。在一些實施例中，第一介電材料102填充基板101與第一晶粒200之間的間隙。在一些實施例中，第一介電材料102包括介電材料，諸如氧化矽、氮化矽、碳化矽、氧氮化矽或類似物。在一些實施例中，第一介電材料102包括與第一晶粒介電質202a相同或不同的材料。 在一些實施例中，第一接合件203係從第一晶粒200向第一介電材料102延長。在一些實施例中，第一接合件203的一部分係凸出到第一介電材料102中或係設置在第一介電材料102內。在一些實施例中，第一介電材料102的表面102a係實質上在與第一晶粒200的第一正面200a相同之水平。在一些實施例中，第一接合件203的一部分係設置在第一介電材料102上方。在一些實施例中，第一接合件203係至少部分從第一晶粒介電質202a或第一介電材料102暴露出。 在一些實施例中，第二晶粒300係設置在第一晶粒200上方。在一些實施例中，第二晶粒300係設置在第一晶粒200的第一正面200a上方。在一些實施例中，第二晶粒300係於第二晶粒300內製造有預定功能電路。在一些實施例中，第二晶粒300係藉由機械或雷射刀從半導體晶圓單粒化而來。在一些實施例中，第二晶粒300包含各種適合特定應用之電路。在一些實施例中，電路包括各種裝置，諸如電晶體、電容器、電阻、二極體及/或類似物。在一些實施例中，第二晶粒300係邏輯裝置晶粒、中央計算單元(central computing unit，CPU)晶粒、收發器晶粒、或類似物。在一些實施例中，第二晶粒300的厚度係約20um至約100um。 在一些實施例中，第二晶粒300包括第二正面300a及與相對於二正面300a的第二背面300b。在一些實施例中，第二正面300a係第二晶粒300的前側。在一些實施例中，第二背面300b係第二晶粒300的背側。在一些實施例中，數個電路或電組件係設置在第二正面300a上方。在一些實施例中，第一正面200a的長度係實質上大於第二正面300a的長度。 在一些實施例中，第二晶粒300包括第二晶粒基板301及設置在第二晶粒基板301上方的第二晶粒RDL 302。在一些實施例中，第二晶粒基板301包括半導體材料，諸如矽或其它合適的材料。在一些實施例中，第二晶粒基板301係矽基板。在一些實施例中，第二晶粒基板301包括數個電路及設置在第二晶粒基板301上方或中的一或多個主動元件，諸如電晶體等。在一些實施例中，貫穿矽通路(through silicon via，TSV)係設置在第二晶粒基板301內或延伸通過第二晶粒基板301。 在一些實施例中，第二晶粒RDL 302包括第二晶粒介電質302a及設置在第二晶粒介電質302a內的第二晶粒導電結構302b。在一些實施例中，第二晶粒介電質302a係設置在第二晶粒基板301上方。在一些實施例中，第二晶粒介電質302a包括介電材料，諸如氧化矽、氮化矽、碳化矽、氧氮化矽或類似物。在一些實施例中，第二晶粒導電結構302b係被第二晶粒介電質302a環繞且延伸在第二晶粒介電質302a內。在一些實施例中，第二晶粒導電結構302b包括導電材料，諸如金、銀、銅、鎳、鎢、鋁、鈀及/或其合金。在一些實施例中，第二晶粒導電結構302b係電連接至在第二晶粒基板301中的電路。 在一些實施例中，第二晶粒導電結構302b包括第二晶粒焊座部分302b-1及從第二晶粒焊座部分302b-1凸出的第二晶粒通路部分302b-2。在一些實施例中，第二晶粒焊座部分302b-1係設置在第二晶粒介電質302a上方或被第二晶粒介電質302a環繞。在一些實施例中，第二晶粒焊座部分302b-1係水平延伸在第二晶粒介電質302a內。在一些實施例中，第二晶粒焊座部分302b-1係與第二晶粒通路部分302b-2電連接。 在一些實施例中，第二晶粒300包括設置在第二晶粒300上方的第二接合件303。在一些實施例中，第二接合件303係相對於第一接合件203設置。在一些實施例中，第二接合件303係設置在第二晶粒300的第二正面300a上方。在一些實施例中，第二接合件303係第二晶粒導電結構302b的部件。在一些實施例中，第二接合件303係第二晶粒焊座部分302b-1或第二晶粒焊座部分302b-1的一部分。在一些實施例中，第二接合件303係在第二正面300a上方延長。在一些實施例中，第二接合件303係至少部分從第二晶粒介電質302a暴露出。 在一些實施例中，第二晶粒300的第二正面300a係與第一晶粒200的第一正面200a介接或接合。在一些實施例中，第一接合件203包括與第二接合件303相同或不同的材料。在一些實施例中，第一接合件203包括與第二接合件303相同的導電材料。在一些實施例中，第一接合件203係與第二接合件303介接或接合。在一些實施例中，第一晶粒介電質202a係與第二晶粒介電質302a介接或接合。在一些實施例中，第一接合件203的長度係與第二接合件303的長度相同或不同。 在一些實施例中，第二介電材料103係設置在第一介電材料102上方且至少部分環繞第二晶粒300。在一些實施例中，第二介電材料103環繞第二晶粒基板301及第二晶粒介電質302a。在一些實施例中，第一正面200a的一部分係與第二介電材料103介接。在一些實施例中，第二介電材料103包括介電材料，諸如氧化矽、氮化矽、碳化矽、氧氮化矽或類似物。在一些實施例中，第一介電材料102包括與第二介電材料103相同或不同的材料。在一些實施例中，第一介電材料102與第二介電材料103係一體。在一些實施例中，第一介電材料102與第二介電材料103係統稱為介電材料。在一些實施例中，第二介電材料103包括與第二晶粒介電質302a相同或不同的材料。在一些實施例中，第二接合件303係從第二介電材料103暴露出。 在一些實施例中，通路104係在第二介電材料103內延伸。在一些實施例中，通路104係與第一接合件203電連接且從第一接合件203延伸出。在一些實施例中，通路104穿通過第二介電材料103的至少一部份。在一些實施例中，通路104係透過第一接合件203及第一晶粒導電結構202b電連接至第一晶粒200。在一些實施例中，通路104係貫穿介電質通路(through dielectric via，TDV)。在一些實施例中，通路104係包括導電材料，諸如金、銀、銅、鎳、鎢、鋁、鈀及/或其合金。 在一些實施例中，RDL 105係設置在第二晶粒300及第二介電材料103上方。在一些實施例中，通路104係從第一接合件203向RDL 105延伸。在一些實施例中，RDL 105包括介電質105a及設置在介電質105a內的導電結構105b。在一些實施例中，介電質105a係設置在第二晶粒300的第二背面300b及第二介電材料103上方。在一些實施例中，介電質105a包括介電材料，諸如氧化矽、氮化矽、碳化矽、氧氮化矽或類似物。在一些實施例中，導電結構105b係被介電質105a環繞且延伸在介電質105a內。在一些實施例中，導電結構105b包括導電材料，諸如金、銀、銅、鎳、鎢、鋁、鈀及/或其合金。在一些實施例中，導電結構105b係透過通路104、第一晶粒導電結構202b或第二晶粒導電結構302b電連接至第一晶粒200或第二晶粒300。在一些實施例中，設置在第二晶粒基板301內的TSV係與導電結構105b電連接。 在一些實施例中，導電結構105b包括焊座部分105b-1及從焊座部分105b-1凸出的通路部分105b-2。在一些實施例中，焊座部分105b-1係水平延伸在介電質105a內。在一些實施例中，焊座部分105b-1係與通路部分105b-2電連接。在一些實施例中，通路部分105b-2係設置在通路104上方且與通路104電連接。在一些實施例中，通路部分105b-2係導電插塞。 在一些實施例中，焊座部分105b-1係至少部分從介電質105a暴露出。在一些實施例中，焊座部分105b-1係用於接收導電件之墊107。在一些實施例中，墊107係從介電層105a暴露出。在一些實施例中，墊107係用以接收導電柱或導電凸塊106。在一些實施例中，墊107係凸塊下金屬化(under bump metallization，UBM)墊。在一些實施例中，墊107係透過導電結構105b電連接至第一晶粒200或第二晶粒300。 在一些實施例中，導電凸塊106係設置在RDL 105上方。在一些實施例中，導電凸塊106係與墊107接合及電連接。在一些實施例中，導電凸塊106包括導電材料，諸如包括焊料、銅、鎳、金或等。在一些實施例中，導電凸塊106係焊球、球柵陣列(ball grid array，BGA)球、控制塌陷高度晶片連接(C4)凸塊、柱或類似物。在一些實施例中，導電凸塊106係球形、半球形或圓柱狀形狀。 圖2係根據本揭露的一些實施例之半導體結構2000的示意性剖面圖。在一些實施例中，半導體結構2000係半導體封裝件。在一些實施例中，半導體結構2000係積體扇出(InFO)封裝件。在一些實施例中，半導體結構2000係封裝件中系統(SIP)或三維(3D)積體電路(IC)。 在一些實施例中，半導體結構2000係包括基板101、第一晶粒200、第二晶粒300、第三晶粒400、第四晶粒500、重佈線層(RDL)105及導電凸塊106。在一些實施例中，基板101、第一晶粒200、第二晶粒300、RDL 105及導電凸塊106具有與如上述或圖1中所繪示者相似之構形。在一些實施例中，第一晶粒200具有與第三晶粒400相似之構形。在一些實施例中，如圖2所顯示，第一晶粒200的厚度係實質上大於第三晶粒400的厚度，且接收第一晶粒200之凹槽101c的深度係實質上大於接收第三晶粒400之凹槽101c的深度，而使得第一晶粒200的第一正面200a係在與第三晶粒400的第三正面400a實質上相同之水平。在一些實施例中，包括不同深度之凹槽101c之基板101可彌補設置在凹槽101c中之晶粒(例如，第一晶粒200與第三晶粒400)之間的厚度差異。在一些實施例中，第二晶粒300具有與第四晶粒500相似之構形。在一些實施例中，第一晶粒200具有與第三晶粒400相同或不同之大小。在一些實施例中，第二晶粒300具有與第四晶粒500相同或不同之大小。 在一些實施例中，第二晶粒300係設置在第一晶粒200上方且與第一晶粒200接合，且第四晶粒500係設置在第三晶粒400上方且與第三晶粒400接合。在一些實施例中，第三晶粒400的第三接合件403係與第四晶粒500的第四接合件503介接或接合。在一些實施例中，第三晶粒400的第三晶粒介電質402a係與第四晶粒500的第四晶粒介電質502a介接或接合。在一些實施例中，通路104係延伸通過第二介電材料103並設置在第三接合件403上方。在一些實施例中，第一晶粒200與第三晶粒400係被基板101的一部分分開。在一些實施例中，基板101的該部份係設置在第一晶粒200與第三晶粒400之間。在一些實施例中，基板101的該部份係被第一介電材料102環繞。 圖3係根據本揭露的一些實施例之半導體結構3000的示意性剖面圖。在一些實施例中，半導體結構3000具有與如上述或圖2中所繪示之半導體結構1000相似之構形。在一些實施例中，第一晶粒200與第三晶粒400係設置在凹槽101c中。在一些實施例中，第一介電材料102係設置在第一晶粒200與第三晶粒400之間。 在本揭露中，也揭示一種製造半導體結構(1000、2000或3000)之方法。在一些實施例中，半導體結構(1000、2000或3000)係藉由方法4000形成。方法4000係包括多個操作且描述及說明不被視為對該等操作順序之限制。圖4係製造半導體結構(1000、2000或3000)之方法4000的實施例。方法4000包括多個操作(4001、4002、4003、4004、4005、4006、4007、4008及4009)。 在操作4001中，基板101如圖4A所顯示般被接收或提供。在一些實施例中，基板101包括半導體材料，諸如矽或其它合適的材料。在一些實施例中，基板101係矽基板或矽晶圓。在一些實施例中，基板101包括數個電路及設置在基板101上方或中的一或多個主動元件，諸如電晶體等。在一些實施例中，基板101係包括第一面101a及相對於第一面101a的第二面101b。在一些實施例中，基板101的第一面101a係基板101的前側。在一些實施例中，第二面101b係基板101的背側。在一些實施例中，基板101具有與如上述或圖1至3之任一者中所繪示者相似之構形。 在操作4002中，凹槽101c如圖4B所顯示般被形成。在一些實施例中，凹槽101c係延伸到基板101中。在一些實施例中，凹槽101c係從第一面101a向第二面101b延伸。在一些實施例中，凹槽101c的第一側壁101c-1及第二側壁101c-2被形成。在一些實施例中，凹槽101c係藉由移除基板101的一部份形成。在一些實施例中，基板101的該部份係藉由光微影及蝕刻操作移除。在一些實施例中，凹槽101c係藉由如圖4C所顯示般設置偽晶粒108在基板101上方且接著如圖4D所顯示般將偽晶粒108壓入到基板101中形成。 在一些實施例中，偽晶粒108係在如圖4C所顯示般設置及如圖4D所顯示般壓入之後移除，且接著凹槽101c如圖4B所顯示般被形成。在一些實施例中，凹槽101c具有與如上述及圖1至3中之任一者所繪示者相似之構形。 在操作4003中，第一晶粒200被提供或接收，且第一晶粒200如圖4E所顯示般被設置在凹槽101c中。在一些實施例中，第一晶粒200係至少部分設置在凹槽101c內。在一些實施例中，第一晶粒200包括第一晶粒基板201、設置在第一晶粒基板201上方的第一晶粒RDL 202、第一正面200a及相對於第一正面200a的第一背面200b。在一些實施例中，第一晶粒200的第一背面200b係與凹槽101c的第一側壁101c-1介接或接合。在一些實施例中，第一晶粒200係藉由直接接合、熔合接合操作或任何其它合適的操作與基板101接合。在一些實施例中，接合層係設置在第一背面200b與第一側壁101c-1之間。在一些實施例中，接合層係設置在第一背面200b上方，且接著與凹槽101c的第一側壁101c-1接合。在一些實施例中，接合層包括氧化矽、氮化矽或類似物。在一些實施例中，第一晶粒200的一部份係從凹槽101c凸出。在一些實施例中，在凹槽101c的第二側壁101c-2與第一晶粒200之間有間隙。在一些實施例中，第一晶粒200具有與如上述或圖1至3之任一者中所繪示者相似之構形。 在操作4004中，第一介電材料102係如圖4F所顯示般設置。在一些實施例中，第一介電材料102係設置在基板101上方且在凹槽101c內。在一些實施例中，第一介電材料102環繞第一晶粒200。在一些實施例中，第一介電材料102填充第一晶粒200與基板101之間的間隙。在一些實施例中，第一介電材料102係藉由化學氣相沉積(chemical vapor deposition，CVD)操作、旋轉塗佈操作或任何其它合適的操作設置。在一些實施例中，第一介電材料102係藉由平坦化操作、化學機械研磨(chemical mechanical polish，CMP)操作或任何其它合適的操作平坦化。在一些實施例中，第一介電材料102包括介電材料，諸如氧化矽、氮化矽、碳化矽、氧氮化矽或類似物。在一些實施例中，第一介電材料102包括與第一晶粒RDL 202的第一晶粒介電質202a相同或不同的材料。在一些實施例中，第一介電材料102具有與如上述或圖1至3之任一者中所繪示者相似之構形。 在操作4005中，第一接合件(202b-1或203)係如圖4G所顯示般形成。 在一些實施例中，第一接合件(202b-1或203)係藉由下列形成：移除第一晶粒介電質202a的一部分或第一介電材料102的一部分以形成開口，且接著設置導電材料在第一介電材料102的開口中。在一些實施例中，第一晶粒介電質202a的該部分或第一介電材料102的該部分係藉由光微影及蝕刻操作或任何其它合適的操作移除。在一些實施例中，導電材料係藉由濺鍍操作、電鍍操作或任何其它合適的操作設置。 在一些實施例中，第一接合件(202b-1或203)係設置在第一晶粒200的第一正面200a上方。在一些實施例中，第一接合件(202b-1或203)係設置在第一晶粒RDL 202的第一晶粒介電質202a上方或內。在一些實施例中，第一接合件(202b-1或203)係部分設置在第一介電材料102上方或內。在一些實施例中，第一接合件(202b-1或203)係第一晶粒RDL 202的第一晶粒導電結構202b的部件。在一些實施例中，第一接合件(202b-1或203)係第一晶粒導電結構202b的第一晶粒焊座部分202b-1或第一晶粒導電結構202b的第一晶粒焊座部分202b-1的一部份。在一些實施例中，第一接合件(202b-1或203)係延伸到第一晶粒介電質202a中。在一些實施例中，第一接合件(202b-1或203)係延伸在第一晶粒介電質202a與第一介電材料102之間。在一些實施例中，第一接合件(202b-1或203)係從第一晶粒介電質202a或第一介電材料102暴露出。在一些實施例中，第一接合件(202b-1或203)包括導電材料，諸如金、銀、銅、鎳、鎢、鋁、鈀及/或其合金。在一些實施例中，第一接合件(202b-1或203)具有與如上述或圖1至3之任一者中所繪示者相似之構形。 在操作4006中，第二晶粒300被提供或接收，且第二晶粒300如圖4H所顯示般被設置在第一晶粒200上方。在一些實施例中，第二晶粒300包括第二晶粒基板301、設置在第二晶粒基板301上方的第二晶粒RDL 302、第二正面300a及相對於第二正面300a的第二背面300b。在一些實施例中，第二晶粒300具有與如上述或圖1至3之任一者中所繪示者相似之構形。在一些實施例中，第二接合件(302b-1或303)係設置在第二正面300a上方。在一些實施例中，第二接合件(302b-1或303)係設置在第二晶粒RDL 302的第二晶粒介電質302a上方或內。在一些實施例中，第二接合件(302b-1或303)係至少部分從第二晶粒介電質302a暴露出。在一些實施例中，第二接合件(302b-1或303)係第二晶粒RDL 302的第二晶粒導電結構302b的部件。在一些實施例中，第二接合件(302b-1或303)包括導電材料，諸如金、銀、銅、鎳、鎢、鋁、鈀及/或其合金。在一些實施例中，第二接合件(302b-1或303)具有與如上述或圖1至3之任一者中所繪示者相似之構形。 在一些實施例中，第二晶粒300係與第一晶粒200介接及接合。在一些實施例中，第二晶粒300的第二正面300a係與第一晶粒200的第一正面200a介接或接合。在一些實施例中，第二晶粒300係藉由混合接合操作或任何其它合適的操作與第一晶粒200接合。在一些實施例中，第二晶粒介電質302a係相對於第一晶粒介電質202a設置。在一些實施例中，第二接合件(302b-1或303)係相對於第一接合件(202b-1或203)設置。在一些實施例中，第二接合件(302b-1或303)的至少一部分係與第一接合件(202b-1或203)的至少一部分介接或接合。在一些實施例中，第二晶粒介電質302a的至少一部分係與第一晶粒介電質202a的至少一部分介接或接合。在一些實施例中，第一接合件(202b-1或203)與第二接合件(302b-1或303)的接合以及第一晶粒介電質202a與第二晶粒介電質302a的接合係同時執行。在一些實施例中，在第一晶粒200與第二晶粒300接合之後，第二晶粒300係藉由薄化操作、研磨操作、蝕刻操作或任何其它合適的操作減薄以減少它的厚度。在一些實施例中，第二晶粒基板301的厚度被減少至小於約15um。 在操作4007中，第二介電材料103係如圖4I所顯示般設置。在一些實施例中，第二介電材料103係設置在第一介電材料102上方。在一些實施例中，第二介電材料103環繞第二晶粒300。在一些實施例中，第二接合件303係從第二介電材料103暴露出。在一些實施例中，第二介電材料103係與第一晶粒介電質202a或第一接合件203介接。在一些實施例中，第二介電材料103係藉由化學氣相沉積(CVD)操作、旋轉塗佈操作或任何其它合適的操作設置。在一些實施例中，第二介電材料103係藉由平坦化操作、化學機械研磨(CMP)操作或任何其它合適的操作平坦化。在一些實施例中，第二介電材料103包括介電材料，諸如氧化矽、氮化矽、碳化矽、氧氮化矽或類似物。在一些實施例中，第二介電材料103包括與第一介電材料102相同或不同的材料。在一些實施例中，第二介電材料103具有與如上述或圖1至3之任一者中所繪示者相似之構形。在一些實施例中，操作4004與操作4007係同時執行，第一介電材料102與第二介電材料103係一體地形成以環繞第一晶粒200與第二晶粒300。 在一些實施例中，通路104係在第二介電材料103內形成。在一些實施例中，通路104係與第一接合件203電連接且係延伸通過第二介電材料103。在一些實施例中，通路104係藉由下列形成：移除第二介電材料103的一部分以形成穿通過第二介電材料103之開口，及設置導電材料在第二介電材料103之開口中。在一些實施例中，第二介電材料103的該部分係藉由光微影及蝕刻操作或任何其它合適的操作移除。在一些實施例中，導電材料係藉由濺鍍操作、電鍍操作或任何其它合適的操作設置。在一些實施例中，通路104係貫穿介電質通路(TDV)。在一些實施例中，通路104係包括導電材料，諸如金、銀、銅、鎳、鎢、鋁、鈀及/或其合金。在一些實施例中，通路104係具有與如上述及圖1至3中之任一者所繪示者相似之構形。 在操作4008中，RDL 105如圖4J所顯示般被形成。在一些實施例中，RDL 105係設置在第二晶粒300及第二介電材料103上方。在一些實施例中，RDL 105係藉由下列形成：設置介電質105a在第二晶粒300及第二介電材料103上方，及形成導電結構105b在介電質105a內。在一些實施例中，介電質105a係藉由化學氣相沉積(CVD)操作、旋轉塗佈操作或任何其它合適的操作設置。在一些實施例中，導電結構105b係藉由設置導電材料在第二介電材料103內形成。在一些實施例中，導電材料係藉由濺鍍操作、電鍍操作或任何其它合適的操作設置。在一些實施例中，導電結構105b係與通路104、第一接合件203或第一晶粒導電結構202b電連接。在一些實施例中，導電結構105b包括設置在介電質105a上方且從介電質105a暴露出的墊107。在一些實施例中，墊107係導電結構105b的部件。在一些實施例中，RDL 105係具有與如上述及圖1至3中之任一者所繪示者相似之構形。 在操作4009中，導電凸塊106如圖4K所顯示般被設置在RDL 105上方。在一些實施例中，導電凸塊106係設置在墊107上方且與墊107接合。在一些實施例中，導電凸塊106係藉由焊球落下操作、焊料貼合操作、模板印刷操作或任何其它合適的操作設置。在一些實施例中，導電凸塊106係具有與如上述或圖1至3之任一者中所繪示者相似之構形。在一些實施例中，半導體結構1000如圖4K所顯示般被形成，其具有與圖1中所顯示之半導體結構1000相似之構形。在一些實施例中，分別如圖2及3所顯示之半導體結構2000及3000可相似地藉由方法4000製造。 本揭露係針對一種半導體結構，其包括一基板，具有一凹槽；一第一晶粒，至少部分設置在該凹槽內；以及一第二晶粒，藉由混合接合操作與該第一晶粒接合。此構形可最小化在該第一晶粒與該第二晶粒之間的間隙、改善該第一晶粒與該第二晶粒之間的電連接並減少該半導體結構的一形狀因子。 在一些實施例中，一種半導體結構包括一基板，該基板包括一第一面、一第二面，相對於該第一面、以及一凹槽，從該第一面向該第二面延伸；一第一晶粒，至少部分設置在該凹槽內，且包括一第一晶粒基板及一第一接合件，該第一接合件設置在該第一晶粒基板上方；一第二晶粒，設置在該第一晶粒上方，且包括一第二晶粒基板及一第二接合件，該第二接合件設置該第一晶粒基板與該第二晶粒基板之間；一重佈線層(RDL)，設置在該第二晶粒上方；以及一導電凸塊，設置在該RDL上方，其中該第一接合件係相對於該第二接合件設置且係與該第二接合件接合。 在一些實施例中，該第一晶粒係與該凹槽的一側壁接合。在一些實施例中，該第一晶粒的一厚度係實質上大於該凹槽的一深度。在一些實施例中，該第一晶粒的一部份係從該凹槽凸出。在一些實施例中，該第一晶粒係至少部分被該基板環繞。在一些實施例中，在該第一晶粒的一側壁與該凹槽的一側壁之間的一距離係約5um至約30um。在一些實施例中，該凹槽的一深度係約20um至約60um。在一些實施例中，該第一晶粒的一厚度係約30um至約70um。在一些實施例中，該半導體結構進一步包括一介電材料，設置在該凹槽內且環繞第一晶粒或該第二晶粒。在一些實施例中，該介電材料係設置在該基板與該RDL之間。在一些實施例中，該半導體結構進一步包括一通路，從該第一接合件向該RDL延伸且穿通過該介電材料的一部分。在一些實施例中，該第一接合件係從該第一晶粒向該介電材料延長。在一些實施例中，該第一接合件的一部分係凸出到該介電材料中或係設置在該介電材料內。 在一些實施例中，一種半導體結構包括一基板，該基板包括延伸到該基板中的一凹槽；一第一晶粒，被該凹槽環繞，且包括一第一正面、相對於該第一正面且與該凹槽的一側壁介接的一第一背面、及設置在該第一正面上方的一第一接合件；一第二晶粒，設置在該第一晶粒上方，且包括與該第一正面介接的一第二正面、相對於該第二正面的一第二背面、及設置在該第二正面上方的一第二接合件；以及一介電材料，設置在該凹槽內且環繞第一晶粒及該第二晶粒，其中該第一接合件係與該第二接合件介接。 在一些實施例中，該第一晶粒係被該基板環繞。在一些實施例中，該第一正面的一長度係實質上大於該第二正面的一長度，或該第一正面係與該介電材料介接。在一些實施例中，該第一背面係從該基板暴露出。 在一些實施例中，一種製造一半導體結構的方法包括接收一基板；形成一凹槽延伸到該基板中；設置一第一晶粒至少部分在該凹槽內；設置一第一介電材料在該基板上方且在該凹槽內以環繞該第一晶粒；設置一第二晶粒在該第一晶粒上方；設置一第二介電材料在該第一介電材料上方以環繞該第二晶粒，其中該第一晶粒包括被該第一介電材料環繞的一第一接合件，該第二晶粒包括相對於該第一接合件設置且被該第二介電材料環繞的一第二接合件，該第一接合件係與該第二接合件接合。 在一些實施例中，該凹槽係藉由移除該基板的一部分形成，或藉由設置一偽晶粒在該基板上方、將該偽晶粒壓入到該基板中、且從該基板移除該偽晶粒形成。在一些實施例中，該設置該第一介電材料包括填充該基板與該第一晶粒之間的一間隙。 前面列述了數個實施例的特徵以便本技術領域具有通常知識者可更佳地理解本揭露之態樣。本技術領域具有通常知識者應了解它們可輕易地使用本揭露作為用以設計或修改其他製程及結構之基礎以實現本文中所介紹實施例的相同目的及/或達成本文中所介紹實施例的相同優點。本技術領域具有通常知識者也應體認到此等均等構造不會悖離本揭露之精神及範疇，以及它們可在不悖離本揭露之精神及範疇下做出各種改變、取代、或替代。
101‧‧‧基板
101a‧‧‧第一面
101b‧‧‧第二面
101c‧‧‧凹槽
101c-1‧‧‧第一側壁
101c-2‧‧‧第二側壁
102‧‧‧第一介電材料
103‧‧‧第二介電材料
104‧‧‧通路
105‧‧‧重佈線層(RDL)
105a‧‧‧介電質
105b‧‧‧導電結構
105b-1‧‧‧焊座部分
105b-2‧‧‧通路部分
106‧‧‧導電柱/導電凸塊
107‧‧‧墊
108‧‧‧偽晶粒
200‧‧‧第一晶粒
200a‧‧‧第一正面
200b‧‧‧第一背面
201‧‧‧第一晶粒基板
202‧‧‧第一晶粒RDL
202a‧‧‧第一晶粒介電質
202b‧‧‧第一晶粒導電結構
202b-1‧‧‧第一晶粒焊座部分
202b-2‧‧‧第一晶粒通路部分
203‧‧‧第一接合件
300‧‧‧第二晶粒
300a‧‧‧第二正面
300b‧‧‧第二背面
301‧‧‧第二晶粒基板
302‧‧‧第二晶粒RDL
302a‧‧‧第二晶粒介電質
302b‧‧‧第二晶粒導電結構
302b-1‧‧‧第二晶粒焊座部分
302b-2‧‧‧第二晶粒通路部分
303‧‧‧第二接合件
400‧‧‧第三晶粒
400a‧‧‧第三正面
402a‧‧‧第三晶粒介電質
403‧‧‧第三接合件
500‧‧‧第四晶粒
500a‧‧‧第三正面
502a‧‧‧第四晶粒介電質
503‧‧‧第四接合件
1000‧‧‧半導體結構
2000‧‧‧半導體結構
3000‧‧‧半導體結構
4000‧‧‧方法
4001‧‧‧操作
4002‧‧‧操作
4003‧‧‧操作
4004‧‧‧操作
4005‧‧‧操作
4006‧‧‧操作
4007‧‧‧操作
4008‧‧‧操作
4009‧‧‧操作
D1‧‧‧高度/深度
D2‧‧‧距離
D3‧‧‧厚度
本揭露之態樣將在與隨附圖式一同閱讀下列詳細說明下被最佳理解。請注意需要強調的是，根據業界標準作法，各種特徵未依比例繪製。事實上，為了使討論內容清楚，各種特徵的尺寸可刻意放大或縮小。 圖1係根據本揭露的一些實施例之半導體結構的示意圖。 圖2係根據本揭露的一些實施例之半導體結構的示意圖。 圖3係根據本揭露的一些實施例之半導體結構的示意圖。 圖4係根據本揭露的一些實施例之製造半導體結構之方法的流程圖。 圖4A至4K係根據本揭露的一些實施例之藉由圖4之方法製造半導體結構的示意圖。
無

Claims (1)

  1. 一種半導體結構，其包含： 一基板，包括一第一面、一第二面，相對於該第一面、以及一凹槽，從該第一面向該第二面延伸； 一第一晶粒，至少部分設置在該凹槽內，且包括一第一晶粒基板及一第一接合件，該第一接合件設置在該第一晶粒基板上方； 一第二晶粒，設置在該第一晶粒上方，且包括一第二晶粒基板及一第二接合件，該第二接合件設置在該第一晶粒基板與該第二晶粒基板之間； 一重佈線層(redistribution layer，RDL)，設置在該第二晶粒上方；以及 一導電凸塊，設置在該RDL上方， 其中該第一接合件係相對於該第二接合件設置且係與該第二接合件接合。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11830865B2 (en) 2021-10-26 2023-11-28 Nanya Technology Corporation Semiconductor device with redistribution structure and method for fabricating the same

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812350B2 (en) 2013-03-06 2017-11-07 Qorvo Us, Inc. Method of manufacture for a silicon-on-plastic semiconductor device with interfacial adhesion layer
US9583414B2 (en) 2013-10-31 2017-02-28 Qorvo Us, Inc. Silicon-on-plastic semiconductor device and method of making the same
US10085352B2 (en) 2014-10-01 2018-09-25 Qorvo Us, Inc. Method for manufacturing an integrated circuit package
US10121718B2 (en) 2014-11-03 2018-11-06 Qorvo Us, Inc. Printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer
US9613831B2 (en) 2015-03-25 2017-04-04 Qorvo Us, Inc. Encapsulated dies with enhanced thermal performance
US9960145B2 (en) 2015-03-25 2018-05-01 Qorvo Us, Inc. Flip chip module with enhanced properties
US20160343604A1 (en) 2015-05-22 2016-11-24 Rf Micro Devices, Inc. Substrate structure with embedded layer for post-processing silicon handle elimination
US10276495B2 (en) 2015-09-11 2019-04-30 Qorvo Us, Inc. Backside semiconductor die trimming
US10020405B2 (en) 2016-01-19 2018-07-10 Qorvo Us, Inc. Microelectronics package with integrated sensors
US10062583B2 (en) 2016-05-09 2018-08-28 Qorvo Us, Inc. Microelectronics package with inductive element and magnetically enhanced mold compound component
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10103080B2 (en) 2016-06-10 2018-10-16 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
US10079196B2 (en) 2016-07-18 2018-09-18 Qorvo Us, Inc. Thermally enhanced semiconductor package having field effect transistors with back-gate feature
WO2018031999A1 (en) 2016-08-12 2018-02-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
WO2018031995A1 (en) * 2016-08-12 2018-02-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10486963B2 (en) 2016-08-12 2019-11-26 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
US10090339B2 (en) 2016-10-21 2018-10-02 Qorvo Us, Inc. Radio frequency (RF) switch
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10755992B2 (en) 2017-07-06 2020-08-25 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10636757B2 (en) * 2017-08-29 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit component package and method of fabricating the same
US10784233B2 (en) 2017-09-05 2020-09-22 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10366972B2 (en) 2017-09-05 2019-07-30 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US10879214B2 (en) * 2017-11-01 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Die stack structure and method of fabricating the same
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
WO2019195428A1 (en) 2018-04-04 2019-10-10 Qorvo Us, Inc. Gallium-nitride-based module with enhanced electrical performance and process for making the same
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US12046505B2 (en) 2018-04-20 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same utilizing localized SOI formation
US11276676B2 (en) * 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
US11749645B2 (en) 2018-06-13 2023-09-05 Adeia Semiconductor Bonding Technologies Inc. TSV as pad
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
CN112534553B (zh) 2018-07-02 2024-03-29 Qorvo美国公司 Rf半导体装置及其制造方法
WO2020010136A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
US11462419B2 (en) 2018-07-06 2022-10-04 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
CN113330557A (zh) 2019-01-14 2021-08-31 伊文萨思粘合技术公司 键合结构
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
WO2020153983A1 (en) 2019-01-23 2020-07-30 Qorvo Us, Inc. Rf semiconductor device and manufacturing method thereof
US12057374B2 (en) 2019-01-23 2024-08-06 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12046483B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12046570B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11600590B2 (en) * 2019-03-22 2023-03-07 Advanced Semiconductor Engineering, Inc. Semiconductor device and semiconductor package
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US12080672B2 (en) 2019-09-26 2024-09-03 Adeia Semiconductor Bonding Technologies Inc. Direct gang bonding methods including directly bonding first element to second element to form bonded structure without adhesive
US12074086B2 (en) 2019-11-01 2024-08-27 Qorvo Us, Inc. RF devices with nanotube particles for enhanced performance and methods of forming the same
US11621244B2 (en) * 2019-11-15 2023-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
WO2022186857A1 (en) 2021-03-05 2022-09-09 Qorvo Us, Inc. Selective etching process for si-ge and doped epitaxial silicon

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080157316A1 (en) * 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Multi-chips package and method of forming the same
US20080197469A1 (en) * 2007-02-21 2008-08-21 Advanced Chip Engineering Technology Inc. Multi-chips package with reduced structure and method for forming the same
US20080217761A1 (en) * 2007-03-08 2008-09-11 Advanced Chip Engineering Technology Inc. Structure of semiconductor device package and method of the same
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
CN101740551A (zh) * 2008-11-21 2010-06-16 育霈科技股份有限公司 用于半导体元件的叠层晶粒封装结构及其方法
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
KR101429344B1 (ko) * 2012-08-08 2014-08-12 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
KR102054966B1 (ko) * 2012-11-15 2019-12-12 삼성전기주식회사 인쇄회로기판 제조 방법
US9412661B2 (en) * 2012-11-21 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming package-on-package structure
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9331021B2 (en) * 2014-04-30 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-wafer package and method of forming same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11830865B2 (en) 2021-10-26 2023-11-28 Nanya Technology Corporation Semiconductor device with redistribution structure and method for fabricating the same
TWI833154B (zh) * 2021-10-26 2024-02-21 南亞科技股份有限公司 具有重分佈結構的半導體元件

Also Published As

Publication number Publication date
US20180005992A1 (en) 2018-01-04
CN107564893A (zh) 2018-01-09
TWI744306B (zh) 2021-11-01
US9859254B1 (en) 2018-01-02
CN107564893B (zh) 2021-01-15

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