CN116705736A - 半导体封装件 - Google Patents

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side bond
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徐柱斌
朴秀晶
金石镐
文光辰
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

提供了一种半导体封装件。该半导体封装件包括：第一半导体衬底、在第一半导体衬底的上表面上的第一半导体元件层、在第一半导体元件层上的第一布线结构、连接至第一布线结构的第一连接焊盘、连接至第一布线结构的第一测试焊盘、连接至第一连接焊盘并且包括铜(Cu)的第一前侧键合焊盘、以及连接至第一前侧键合焊盘并且包括具有纳米孪晶晶体结构的铜(Cu)的第二前侧键合焊盘，所述纳米孪晶晶体结构与包括在第一前侧键合焊盘中的铜(Cu)的晶体结构不同，其中，第一前侧键合焊盘在水平方向上的宽度与第二前侧键合焊盘在水平方向上的宽度不同。

Description

半导体封装件
相关申请的交叉引用
本申请要求于2022年3月2日在韩国知识产权局提交的韩国专利申请No.10-2022-0026706的优先权，所述申请的内容以引用方式全文并入本文中。
技术领域
本公开涉及一种半导体封装件。
背景技术
响应于电子工业的迅猛发展和用户的需求，电子装置已经变得更小、更轻、以及具有多功能性，并且在电子装置中使用的半导体封装件也已经被要求变得更小、更轻、以及具有多功能性。为此，通过将两种类型或更多种类型的半导体芯片纳入到单个半导体封装件中，使半导体封装件的高容量和多功能性成为了可能，同时大大减小了半导体封装件的尺寸。
另一方面，为了实现半导体封装件的高容量，可以使用CoW(晶圆上芯片)类型和/或D2W(裸片到晶圆)类型来堆叠半导体芯片。
CoW类型可以指使用诸如凸块或焊料的连接构件将半导体芯片堆叠在晶圆(或半导体芯片)上的类型。另一方面，D2W类型可以指通过焊盘对焊盘键合或使用ACF(各向异性导电膜)的键合将半导体芯片堆叠在晶圆(或半导体芯片)上的类型。
发明内容
本公开的各方面提供了具有改进的热特性的半导体封装件。
根据本公开的一些实施例，提供了一种半导体封装件，包括：
第一半导体衬底；第一半导体元件层，其在第一半导体衬底的上表面的上方；第一布线结构，其在第一半导体元件层的上方；第一连接焊盘，其在第一布线结构的上方并且连接到第一布线结构；第一测试焊盘，其在第一布线结构的上方并且连接到第一布线结构，第一测试焊盘在水平方向上与第一连接焊盘间隔开；第一前侧键合焊盘，其在第一连接焊盘的上方并且连接到第一连接焊盘，第一前侧键合焊盘包括铜(Cu)；以及第二前侧键合焊盘，其在第一前侧键合焊盘的上方并连接到第一前侧键合焊盘，第二前侧键合焊盘包括具有纳米孪晶晶体结构的铜(Cu)，所述纳米孪晶晶体结构与包括在第一前侧键合焊盘中的铜(Cu)的晶体结构不同，其中，第一前侧键合焊盘在水平方向上的宽度与第二前侧键合焊盘在水平方向上的宽度不同。
根据本公开的一些实施例，提供了一种半导体封装件，包括：第一半导体芯片，其包括：第一半导体衬底；第一半导体元件层，其在第一半导体衬底的上表面的上方；第一布线结构，其在第一半导体元件层的上方；第一连接焊盘，其在第一布线结构的上方并且连接到第一布线结构；第一前侧键合焊盘，其在第一连接焊盘的上方并且连接到第一连接焊盘；以及第二前侧键合焊盘，其在第一前侧键合焊盘的上方并且连接到第一前侧键合焊盘；以及第二半导体芯片，其键合到第一半导体芯片，第二半导体芯片包括：第二半导体衬底，其在第二前侧键合焊盘的上方；第二半导体元件层，其在第二半导体衬底的上表面的上方；第二布线结构，其在第二半导体元件层的上方；第二连接焊盘，其在第二布线结构的上方并且连接到第二布线结构；第三前侧键合焊盘，其在第二连接焊盘的上方并且连接到第二连接焊盘；以及第四前侧键合焊盘，其在第三前侧键合焊盘的上方并且连接到第三前侧键合焊盘，其中，第一前侧键合焊盘和第三前侧键合焊盘包括铜(Cu)，其中，第二前侧键合焊盘和第四前侧键合焊盘包括具有纳米孪晶晶体结构的铜(Cu)，所述纳米孪晶晶体结构与包括在第一前侧键合焊盘中和第三前侧键合焊盘中的铜(Cu)的晶体结构不同，并且其中，第一前侧键合焊盘在水平方向上的宽度大于第二前侧键合焊盘在水平方向上的宽度。
根据本公开的一些实施例，提供了一种半导体封装件，包括：缓冲衬底；依次堆叠在缓冲衬底的上表面上的第一衬里层、层间绝缘层、以及第二衬里层；第一前侧键合焊盘，其在缓冲衬底的上方，第一前侧键合焊盘的侧壁的至少一部分被第二衬里层包围，第一前侧键合焊盘包括铜(Cu)；第二前侧键合焊盘，其在第一前侧键合焊盘和缓冲衬底之间并且连接到第一前侧键合焊盘，第二前侧键合焊盘的侧壁被第一衬里层和层间绝缘层包围，第二前侧键合焊盘包括具有纳米孪晶晶体结构的铜(Cu)，纳米孪晶晶体结构与包括在第一前侧键合焊盘中的铜(Cu)的晶体结构不同；连接焊盘，其在第一前侧键合焊盘的上方并且连接到第一前侧键合焊盘；布线结构，其在连接焊盘的上方并且连接到连接焊盘；半导体元件层，其在布线结构的上方；以及半导体衬底，其在半导体元件层的上方，其中，第一前侧键合焊盘在水平方向上的宽度大于第二前侧键合焊盘在水平方向上的宽度。
然而，本公开的各方面不局限于本文所述的方面。通过参照在下文中给出的本公开的详细描述，本公开的上述和其它方面对于本公开涉及的领域的普通技术人员将变得更加明显。
附图说明
通过参照附图详细地描述本公开的示例实施例，本公开的上述和其它方面和特征将变得更加明显，其中：
图1是用于解释根据本公开的一些实施例的半导体封装件的示意截面图；
图2是图1的区域A的放大图；
图3至图13是用于解释根据本公开的一些实施例的制造半导体封装件的方法的中间步骤图；
图14是用于解释根据本公开的一些实施例的半导体封装件的放大图；
图15是用于解释根据本公开的一些实施例的半导体封装件的放大图；
图16是用于解释根据本公开的一些实施例的半导体封装件的放大图；
图17是用于解释根据本公开的一些实施例的半导体封装件的放大图；
图18是用于解释根据本公开的一些实施例的半导体封装件的示意截面图；以及
图19是用于解释根据本公开的一些实施例的半导体封装件的示意截面图。
具体实施方式
将参照附图详细描述一个或多个示例实施例。然而，示例实施例可以以各种不同的形式实施，并且不应被理解为仅限于示出的实施例。相反，将示出的实施例作为示例提供，因此本公开将变得全面并且完整，并且本公开的构思将充分地表达给本领域的技术人员。因此，对于一些示例实施例，可以不描述已知的工艺、元件、以及技术。除非另有说明，贯穿附图和书面描述，相同的参考字符表示的相同的元件，并且因此描述将不再重复。
尽管在本文中术语“第一”、“第二”、“第三”等可以被用于描述各种元件、组件、区域、层、和/或部分，但是这些元件、组件、区域、层、和/或部分不应被这些术语限制。这些术语仅用于将一个元件、组件、区域、层、或部分与另一元件、组件、区域、层、或部分区分开来。因此，在不脱离本公开的范围的情况下，在下文中讨论的第一元件、第一组件、第一区域、第一层、或第一部分可以被称为第二元件、第二组件、第二区域、第二层、或第二部分。
在本文中空间相对术语，诸如“在...下方”、“在...上方”、“在...上部”、“在...下部”等可以被用于方便地描述以描述在图中示出的一个元件或特征与另一元件或特征的关系。将理解的是，除了在图中示出的朝向外，空间相对术语还意图涵盖使用或操作中的装置的不同的朝向。例如，如果将图中的装置翻转，被描述为在其它元件或特征的“上方”的元件将在其它元件或特征的“下方”。因此，示例术语“在...下方”、“在...下面”可以涵盖上方和下方的两个朝向。装置可以以其它方式定向(旋转90度或处于其它朝向)，因此将对本文中使用的空间相对描述符进行相应地解释。另外，当元件被称为在两个元件“之间”时，该元件可以是两个元件之间的唯一元件，或者可能存在一个或多个其它的中间元件。
在下文中，将参照图1和图2描述根据本公开的一些实施例的半导体封装件。
图1是用于解释根据本公开的一些实施例的半导体封装件的示意截面图。图2是图1的区域A的放大图。
参照图1和图2，根据本公开的一些实施例的半导体封装件包括第一半导体芯片100和第二半导体芯片200。
第一半导体芯片100和第二半导体芯片200中的每一个可以是其中多个半导体元件集成在单个芯片中的集成电路(IC)。例如，第一半导体芯片100和第二半导体芯片200中的每一个可以是(和/或包括)应用处理器(AP)(诸如CPU(中央处理单元)、GPU(图形处理单元)、FPGA(现场可编程门阵列)、数字信号处理器、加密处理器、微处理器、微控制器和ASIC(专用IC))、易失性存储器(诸如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM))和/或非易失性存储器(诸如闪速存储器、相变随机存取存储器(PRAM)、磁阻式随机存取存储器(MRAM)、铁电随机存取存储器(FERAM)、和/或电阻式随机存取存储器(RAS))。例如，在一些实施例中，第一半导体芯片100和第二半导体芯片200中的一个可以是AP并且另一个可以是存储器。
在一些实施例中，第一半导体芯片100和第二半导体芯片200可以形成诸如高带宽存储器(HBM)的多芯片半导体封装件。
第一半导体芯片100可以包括：半导体衬底110、第一穿通件115、第一半导体元件层120、第一布线结构130、第一连接焊盘142、第一测试焊盘144、第一钝化层152、第一层间绝缘层154、第一衬里层162、第二层间绝缘层156、第二衬里层164、第一前侧键合焊盘172、第二前侧键合焊盘174、第一伪焊盘180、第一背面绝缘层190、以及第一后侧键合焊盘195。
第一半导体衬底110可以是(和/或包括)半导体材料。半导体材料可以是元素和/或化合物半导体。第一半导体衬底110可以是例如体硅和/或绝缘体上硅(SOI)，和/或第一半导体衬底110可以是硅衬底和/或可以包括但不限于其它材料，例如硅锗、SGOI(绝缘体上硅锗)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓、锑化镓等。
第一半导体衬底110可以包括彼此相对的第一表面110a和第二表面110b。第一半导体衬底110的第二表面110b可以是在其上形成如下文所述的第一半导体元件层120的有源表面。在下文中，第一半导体衬底110的第二表面110b可以被称为第一半导体衬底110的前侧，第一半导体衬底110的第一表面110a可以被称为第一半导体衬底110的后侧。
第一半导体元件层120可以布置在第一半导体衬底110的第二表面110b上。第一半导体元件层120可以包括各种微电子元件，例如，诸如CMOS晶体管(互补金属绝缘半导体晶体管)的MOSFET(金属氧化物半导体场效应晶体管)、系统LSI(大规模集成)、闪速存储器、DRAM、SRAM、EEPROM、PRAM、MRAM或RERAM、或诸如CIS(CMOS图像传感器)的图像传感器、MEMS(微机电系统)、有源元件、无源元件、和/或类似的元件。
第一布线结构130可以在第一半导体元件层120上和/或覆盖第一半导体元件层120。第一布线结构130可以电连接至第一半导体元件层120。例如，第一布线结构130可以包括覆盖第一半导体元件层120的第一布线间绝缘层132、以及第一布线间绝缘层132内部的第一布线图案134。第一布线图案134可以由多层结构形成并且可以电连接至第一半导体元件层120。第一布线图案134的布置、层的数量、数量等仅为示例，并且实施例不限于所示的实施例。
第一布线图案134可以包括例如导电层和布置在导电层和第一布线间绝缘层132之间的势垒层。导电层可以包括导电材料，例如但不限于钨(W)、铝(Al)和铜(Cu)中的至少一种。势垒层可以包括低迁移性材料，例如但不限于钛(Ti)、氮化钛(TiN)、钽(Ta)和氮化钽(TaN)中的至少一种。势垒层的材料可以例如被选择以保护导电层免受氧化(例如，免受包括在第一布线间绝缘层132中的氧气的氧化)和/或防止第一布线图案134和第一布线间绝缘层132之间的渗透。
第一穿通件115可以在竖直方向DR2上穿透第一半导体衬底110。第一穿通件115可以电连接至第一布线结构130。例如，第一穿通件115穿透第一半导体衬底110和第一半导体元件层120并且可以连接至第一布线图案134的最底层。
第一穿通件115可以包括导电材料，例如但不限于铜合金(诸如Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe和CuW)、W、W合金、Ni、Ru、Co和/或类似的材料中的至少一种。
第一连接焊盘142和第一测试焊盘144可以布置在第一布线结构130上，以在水平方向(例如，水平方向DR1)上与彼此间隔开。在此，水平方向DR1可以被定义为垂直于竖直方向DR2的方向。此外，水平方向DR1可以被定义为平行于第一半导体衬底110的第二表面110b的方向。
第一连接焊盘142和第一测试焊盘144中的每一个可以电连接至第一布线结构130。例如，第一连接焊盘142的至少一部分可以布置在第一布线间绝缘层132的内部。布置在第一布线间绝缘层132的内部的第一连接焊盘142可以电连接至第一布线图案134。此外，例如，第一测试焊盘144的至少一部分可以布置在第一布线间绝缘层132的内部。布置在第一布线间绝缘层132的内部的第一测试焊盘144可以电连接至第一布线图案134。
例如，多个第一测试焊盘144可以布置在第一连接焊盘142的两侧。第一连接焊盘142的布置和数量和第一测试焊盘144的布置和数量仅为示例，并且实施例不限于在图1中示出的示例。此外，尽管图1示出了连接至第一连接焊盘142的第一布线图案134和连接至第一测试焊盘144的第一布线图案134彼此不连接，但是这仅为示例，并且实施例不限于此。在一些其它实施例中，连接至第一连接焊盘142的第一布线图案134可以与连接至第一测试焊盘144的第一布线图案134电连接。
第一连接焊盘142和第一测试焊盘144中的每一个可以包括例如铝(Al)，但示例实施例不限于此。在一些其它实施例中，第一连接焊盘142和第一测试焊盘144中的每一个可以包括例如钨(W)和/或铜(Cu)中的至少一种。在一些示例实施例中，第一测试焊盘144的上表面可以包括槽144h。第一测试焊盘144的槽144h可以在对第一半导体芯片100的测试工艺中形成。
在一些示例实施例中，第一连接焊盘142和第一测试焊盘144中的每一个可以在竖直方向DR2上从第一布线结构130突出。例如，第一连接焊盘142的上表面和第一测试焊盘144的上表面可以形成为高于第一布线结构130的上表面。在一些示例实施例中，第一连接焊盘142在水平方向DR1上的宽度W1可以小于第一测试焊盘144在水平方向DR1上的宽度W2。
第一钝化层152可以布置在第一布线结构130、第一连接焊盘142、以及第一测试焊盘144上。例如，第一钝化层152可以沿着第一布线结构130、第一连接焊盘142、以及第一测试焊盘144的轮廓共形地布置。第一钝化层152可以保护第一连接焊盘142和第一测试焊盘144免受外部的影响和/或湿气。第一钝化层152可以包括绝缘材料，例如但不限于氧化硅、氮化硅、氮氧化硅、和/或类似材料中的至少一种。
第一层间绝缘层154可以布置在第一钝化层152上。第一层间绝缘层154可以覆盖第一钝化层152的上表面。例如，第一层间绝缘层154可以包括平坦的上表面。第一层间绝缘层154可以包括绝缘材料，例如但不限于氧化硅、氮化硅、氮氧化硅和/或类似材料中的至少一种。例如，第一层间绝缘层154可以包括TEOS(正硅酸乙酯)。
第一衬里层162可以布置在第一层间绝缘层154上。第一衬里层162可以覆盖第一层间绝缘层154的上表面。例如，第一衬里层162可以沿着第一层间绝缘层154的上表面共形地延伸。第一衬里层162可以包括绝缘材料，例如但不限于氧化硅、氮化硅、氮氧化硅和/或类似材料中的至少一种。例如，第一衬里层162可以包括与第一层间绝缘层154的材料不同的材料。例如，在至少一个示例实施例中，第一层间绝缘层154可以包括氧化硅，并且第一衬里层162可以包括氮化硅。
第一前侧键合焊盘172可以布置在第一连接焊盘142上。第一前侧键合焊盘172在竖直方向DR2上穿透第一钝化层152、第一层间绝缘层154、以及第一衬里层162，并且可以连接至第一连接焊盘142。第一前侧键合焊盘172的侧壁的一部分可以被第一衬里层162包围。
例如，第一前侧键合焊盘172的上表面可以形成在与第一衬里层162的上表面相同的平面上。在一些示例实施例中，第一前侧键合焊盘172在水平方向DR1上的宽度W3可以为7μm至10μm。例如，第一前侧键合焊盘172在水平方向DR1上的宽度W3可以小于第一连接焊盘142在水平方向DR1上的宽度W1。然而，示例实施例不限于此。例如，第一前侧键合焊盘172在竖直方向DR2的高度可以为2μm至3μm。
第一前侧键合焊盘172可以包括例如铜(Cu)。然而，示例实施例不限于此。例如，在一些实施例中，第一前侧键合焊盘172可以包括钨(W)和/或铝(Al)中的至少一种。
第一伪焊盘180可以布置在第一测试焊盘144上。第一伪焊盘180在竖直方向DR上穿透第一钝化层152、第一层间绝缘层154、以及第一衬里层162，并且可以连接至第一测试焊盘144。第一伪焊盘180的侧壁的一部分可以被第一衬里层162包围。
例如，第一伪焊盘180的上表面可以形成在与第一衬里层162的上表面相同的平面上。此外，第一伪焊盘180的上表面可以形成在与第一前侧键合焊盘172的上表面相同的平面上。在一些示例实施例中，第一伪焊盘180在水平方向DR1上的宽度W5可以小于第一测试焊盘144在水平方向DR1上的宽度W2。此外，第一伪焊盘180在水平方向DR1上的宽度W5可以大于第一前侧键合焊盘172在水平方向DR1上的宽度W3。然而，示例实施例不限于此。
在一些实施例中，第一伪焊盘180可以包括与第一前侧键合焊盘172的材料相同的材料。例如，第一伪焊盘180可以包括例如铜(Cu)。然而，示例实施例不限于此。在一些实施例中，第一伪焊盘180可以包括钨(W)和/或铝(Al)中的至少一种。
第二层间绝缘层156可以布置在第一衬里层162上。第二层间绝缘层156可以覆盖第一衬里层162的上表面。第二层间绝缘层156可以与第一前侧键合焊盘172的上表面的至少一部分接触。第二层间绝缘层156可以完全覆盖第一伪焊盘180的上表面。在一些示例实施例中，第二层间绝缘层156可以包括平坦的上表面。第二层间绝缘层156可以包括绝缘材料，例如但不限于氧化硅、氮化硅、氮氧化硅和/或类似材料中的至少一种。例如，所述第二层间绝缘层156可以包括TEOS(正硅酸乙酯)。
第二衬里层164可以布置在第二层间绝缘层156上。第二衬里层164可以覆盖第二层间绝缘层156的上表面。例如，第二衬里层164可以沿着第二层间绝缘层156的上表面共形地延伸。第二衬里层164可以包括绝缘材料，例如但不限于氧化硅、氮化硅、氮氧化硅和/或类似材料中的至少一种。例如，第二衬里层164可以包括与第二层间绝缘层156的材料不同的材料。例如，在至少一个示例实施例中，第二层间绝缘层156可以包括氧化硅，并且第二衬里层164可以包括氮化硅。
第二前侧键合焊盘174可以布置在第一前侧键合焊盘172上。第二前侧键合焊盘174在竖直方向DR2上穿透第二层间绝缘层156和第二衬里层164，并且可以连接至第一前侧键合焊盘172。第二前侧键合焊盘174的侧壁的一部分可以被第二层间绝缘层156包围。此外，第二前侧键合焊盘174的侧壁的其余部分可以被第二衬里层164包围。
例如，第二前侧键合焊盘174的上表面可以形成在与第二衬里层164的上表面相同的平面上。在一些示例实施例中，第二前侧键合焊盘174在水平方向DR1上的宽度W4可以为5μm至8μm。第二前侧键合焊盘174在水平方向DR1上的宽度W4可以与第一前侧键合焊盘172在水平方向DR1上的宽度W3不同。例如，第二前侧键合焊盘174在水平方向DR1上的宽度W4可以小于第一前侧键合焊盘172在水平方向DR1上的宽度W3。例如，第二前侧键合焊盘174在竖直方向DR2上的高度可以为0.5μm至1.5μm。
在一些示例实施例中，第二前侧键合焊盘174可以包括与第一前侧键合焊盘172的材料相同(或不同)但是具有纳米孪晶晶体结构的材料。例如，第二前侧键合焊盘174可以包括具有纳米孪晶晶体结构的铜(Cu)，所述纳米孪晶晶体结构与包括在第一前侧键合焊盘172中的铜(Cu)的晶体结构不同。纳米孪晶晶体结构可以例如包括：包括纳米级孪晶边界的晶粒结构，其中，位于晶粒的边缘的晶格与孪晶界面跨过假想的孪晶面连接(例如，通过镜面对称)。因此，与不具有纳米孪晶晶体结构的等效的晶体结构相比，纳米孪晶晶体结构中的晶粒之间的边界(和/或界面)可能缺少(和/或包括更少的)位错缺陷。包括在第二前侧键合焊盘174中的具有纳米孪晶晶体结构的铜(Cu)可以比包括在第一前侧键合焊盘172中的铜(Cu)具有更高的导电性和更高的机械强度。
第一背面绝缘层190可以布置在第一半导体衬底110的第一表面110a上。第一背面绝缘层190可以覆盖第一半导体衬底110的第一表面110a。第一背面绝缘层190可以包括绝缘材料，例如但不限于氧化硅、氮化硅、氮氧化硅、和/或类似材料中的至少一种。例如，在一些实施例中，第一背面绝缘层190可以包括氧化硅薄膜。
第一后侧键合焊盘195可以形成在第一半导体衬底110的第一表面110a上。第一后侧键合焊盘195的侧壁可以被第一背面绝缘层190包围。例如，第一后侧键合焊盘195的下表面可以形成在与第一背面绝缘层190的下表面相同的平面上。第一后侧键合焊盘195可以电连接至第一穿通件115。第一后侧键合焊盘195可以包括导电材料，例如但不限于钨(W)、铝(Al)、铜(Cu)和/或类似材料中的至少一种。
第二半导体芯片200可以包括第二半导体衬底210、第二穿通件215、第二半导体元件层220、第二布线结构230、第二连接焊盘242、第二测试焊盘244、第二钝化层252、第三层间绝缘层254、第三衬里层262、第四层间绝缘层256、第四衬里层264、第三前侧键合焊盘272、第四前侧键合焊盘274、第二伪焊盘280、第二背面绝缘层290、以及第二后侧键合焊盘295。
第二半导体芯片200可以布置在第一半导体芯片100上。第二半导体衬底210可以包括面向第一半导体芯片100的第一表面210a、以及与第一表面210a的相对的第二表面210b。布置在第二半导体衬底210的第一表面210a上的第二背面绝缘层290和第二后侧键合焊盘295可以键合到第一半导体芯片100。
在一些实施例中，第二半导体芯片200可以通过D2W(裸片到晶圆)类型键合到第一半导体芯片100。例如，第二半导体芯片200的第二后侧键合焊盘295可以键合到第一半导体芯片100的第二前侧键合焊盘174。因此，第二半导体芯片200可以电连接至第一半导体芯片100。第一半导体芯片100的第一测试焊盘144可以与第二半导体芯片200电绝缘。
在一些实施例中，第一半导体芯片100和第二半导体芯片200可以通过混合键合类型进行键合。混合键合类型可以指同时键合金属和绝缘膜(例如，氧化物)和/或金属和聚合物的键合类型。例如，第二前侧键合焊盘174可以附接到第二后侧键合焊盘295，并且第二衬里层164可以附接到第二背面绝缘层290。在至少一个示例实施例中，第一半导体芯片100和第二半导体芯片200可以通过铜氧混合键合类型进行键合。
在一些实施例中，第一半导体芯片100和第二半导体芯片200可以通过金属键合类型进行键合。例如，第二前侧键合焊盘174可以附接到第二后侧键合焊盘295，并且第二衬里层164可以与第二背面绝缘层290间隔开。例如，第一半导体芯片100和第二半导体芯片200可以通过铜与铜键合类型进行键合。
第二半导体元件层220和第二布线结构230可以依次堆叠在第二半导体衬底210的第二表面210b上。第二布线结构230可以包括第二布线图案234和包围第二布线图案234的第二布线间绝缘层232。第二穿通件215可以在竖直方向DR2上穿透第二半导体衬底210和第二半导体元件层220。第二穿通件215可以电连接至第二后侧键合焊盘295和第二布线图案234。例如，第二布线图案234可以通过第二后侧键合焊盘295和第二穿通件215电连接至第二前侧键合焊盘174。
第二连接焊盘242、第二测试焊盘244、第二钝化层252、第三层间绝缘层254、第三衬里层262、第四层间绝缘层256、第四衬里层264、第三前侧键合焊盘272、第四前侧键合焊盘274、以及第二伪焊盘280可以布置在第二布线结构230上。第二连接焊盘242、第二测试焊盘244、第二钝化层252、第三层间绝缘层254、第三衬里层262、第四层间绝缘层256、第四衬里层264、第三前侧键合焊盘272、第四前侧键合焊盘274、以及第二伪焊盘280中的每一个可以具有分别与第一连接焊盘142、第一测试焊盘144、第一钝化层152、第一层间绝缘层154、第一衬里层162、第二层间绝缘层156、第二衬里层164、第一前侧键合焊盘172、第二前侧键合焊盘174、以及第一伪焊盘180中的每一个相同(和/或基本上类似)的结构。因此，将不提供其详细的描述。
由于不断地要求半导体封装件变得更小、更轻、以及具有多功能性，因此仅通过CoW(晶圆上芯片)类型来堆叠半导体芯片是有限制的。例如，在向CoW(晶圆上芯片)类型施加诸如凸块或焊料的连接构件的情况下，存在顺畅(或高效)的热释放受到限制的问题，因此，难以确保需要的热特性。
根据本公开的一些实施例的半导体封装件改进了热特性，由于半导体芯片(例如，第一半导体芯片100和第二半导体芯片200)可以通过D2W(裸片到晶圆)类型和/或通过类似的类型进行键合。例如，如上所述，第一半导体芯片100的第二前侧键合焊盘174可以键合到第二半导体芯片200的第二后侧键合焊盘295。此外，第一前侧键合焊盘172、第二前侧键合焊盘174、以及第二后侧键合焊盘295中的每一个可以包括具有比诸如凸块和/或焊料的连接构件更低的热阻和/或更高的热稳定性的铜(Cu)。由于第二前侧键合焊盘174形成为包括具有纳米孪晶晶体结构(与包括在第一前侧键合焊盘172中的铜(Cu)的晶体结构不同)的铜(Cu)，因此可以改进半导体封装件的热特性。
在下文中，将参照图1和图3至图13描述根据本公开的一些实施例的用于制造半导体封装件的方法。
图3至图13是用于解释根据本公开的一些实施例的制造半导体封装件的方法的中间步骤图。
参照图3，可以分别在第一半导体衬底110上形成第一穿通件115、第一半导体元件层120、第一布线结构130、第一连接焊盘142、第一测试焊盘144、以及第一钝化层152。
例如，可以提供包括第一表面110a和第二表面110b的第一半导体衬底110。可以在第一半导体衬底110的第二表面110b上形成第一半导体元件层120。可以在第一半导体衬底110和第一半导体元件层120的内部形成第一穿通件115。可以在第一半导体元件层120上形成第一布线结构130。可以在第一布线结构130上形成第一连接焊盘142和第一测试焊盘144以在水平方向DR1上彼此间隔开。
随后，可以在第一布线结构130、第一连接焊盘142、以及第一测试焊盘144上形成第一钝化层152。第一钝化层152可以沿着第一布线结构130、第一连接焊盘142、以及第一测试焊盘144的轮廓共形地延伸。可以通过例如但不限于HDP(高密度等离子体化学气相沉积)工艺形成第一钝化层152。
参照图4，可以在第一钝化层152上依次形成第一层间绝缘层154和第一衬里层162。
例如，可以形成覆盖第一钝化层152的第一层间绝缘层154。可以通过例如但不限于等离子体增强化学气相沉积(PECVD)、低温化学气相沉积(LT CVD)、原子层沉积(ALD)和/或类似的工艺形成第一层间绝缘层154。
随后，可以形成覆盖第一层间绝缘层154的第一衬里层162。例如，在形成第一衬里层162前，可以对第一层间绝缘层154执行平坦化工艺。平坦化工艺可以包括例如但不限于化学机械抛光(CMP)工艺。因此，第一衬里层162可以沿着第一层间绝缘层154的平坦的上表面延伸。
参照图5，可以分别在第一钝化层152、第一层间绝缘层154、以及第一衬里层162的内部形成第一沟槽T1和第二沟槽T2。例如，可以通过干式蚀刻工艺对第一钝化层152、第一层间绝缘层154、以及第一衬里层162进行蚀刻以形成第一沟槽T1和第二沟槽T2。第一沟槽T1可以暴露第一连接焊盘142的上表面的至少一部分，并且第二沟槽T2可以暴露第一测试焊盘144的上表面的至少一部分。
参照图6，可以通过第二沟槽T2对第一测试焊盘144执行测试工艺。
可以执行测试工艺以检查第一半导体芯片100的功能和电连接。例如，可以提供包括探针TP的测试装置。测试装置通过使探针TP与第一测试焊盘144进行物理接触来执行测试工艺。与非接触测试工艺相比，这种接触类型的测试工艺可以具有相对更高的性能。
在一些实施例中，可以在第二沟槽T2的暴露的第一测试焊盘144中形成槽144h。例如，在测试工艺中，由于探针TP与第一测试焊盘144发生物理接触，因此可以在第一测试焊盘144的上表面上形成槽144h。
参照图7，可以在第一沟槽T1的内部形成第一前侧键合焊盘172。此外，可以通过相同的工艺在第二沟槽T2的内部形成伪焊盘180。
例如，第一前侧键合焊盘172的上表面、伪焊盘180的上表面、以及第一衬层162可以形成在同一平面上。在一些示例实施例中，可以通过相同的工艺形成第一前侧键合焊盘172和伪焊盘180。例如，第一前侧键合焊盘172和伪焊盘180可以包括相同的材料。例如，第一前侧键合焊盘172和伪焊盘180中的每一个可以包括铜(Cu)。
参照图8，可以依次在第一衬里层162上形成第二层间绝缘层156和第二衬里层164。
例如，可以形成覆盖第一衬里层162的第二层间绝缘层156、第一前侧键合焊盘172的上表面、以及伪焊盘180的上表面。随后，可以在第二层间绝缘层156上形成第二衬里层164。例如，在形成第二衬里层164前，可以对第二层间绝缘层156执行平坦化工艺。平坦化工艺可以包括例如但不限于化学机械抛光(CMP)工艺。因此，第二衬里层164可以沿着第二层间绝缘层156的平坦的上表面延伸。
参照图9，可以在第二层间绝缘层156和第二衬里层164的内部形成第三沟槽T3。例如，可以通过干式蚀刻工艺对第二层间绝缘层156和第二衬里层164进行蚀刻以形成第三沟槽T3。第三沟槽T3可以暴露第一前侧键合焊盘172的上表面的至少一部分。
参照图10，可以在第三沟槽T3的内部形成第二前侧键合焊盘174。例如，第二前侧键合焊盘174的上表面形成在与第二衬里层164的上表面相同的平面上。例如，第二前侧键合焊盘174可以包括具有纳米孪晶晶体结构的铜(Cu)，所述纳米孪晶晶体结构与包括在第一前侧键合焊盘172中的铜(Cu)的晶体结构不同。
参照图11，对第一半导体衬底110的第一表面110a执行了凹进工艺。例如，可以对第一半导体衬底110的第一表面110a执行背面研磨工艺。可以通过凹进工艺暴露第一穿通件115的一部分。例如，可以执行凹进步骤，直到第一半导体衬底110的第一表面110a变得低于第一穿通件115的上表面为止。在这种情况下，可以形成包括从第一半导体衬底110的第一表面110a突出的突出部分的第一穿通件115。
随后，可以对从第一半导体衬底110的第一表面110a突出的第一穿通件115执行平坦化工艺。平坦化工艺可以包括例如但不限于化学机械抛光(CMP)工艺。因此，可以从第一半导体衬底110的第一表面110a去除第一穿通件115的突出部分。
参照图12，可以在第一半导体衬底110的第一表面110a上形成第一背面绝缘层190。随后，可以通过干式蚀刻工艺对第一背面绝缘层190进行蚀刻以形成暴露第一穿通件115的沟槽。随后，可以在沟槽的内部形成第一后侧键合焊盘195。例如，第一后侧键合焊盘195的上表面可以形成在与第一背面绝缘层190的上表面相同的平面上。可以通过这样的制造工艺制造第一半导体芯片100。
参照图13，可以提供通过与第一半导体芯片100相同(和/或基本上类似)的制造工艺制造的第二半导体芯片200。第一半导体芯片100可以键合到第二半导体芯片200。在至少一个示例实施例中，第一半导体芯片100和第二半导体芯片200可以通过D2W(裸片到晶圆)类型进行键合。例如，第一半导体芯片100的第二前侧键合焊盘174可以键合到第二半导体芯片200的第二后侧键合焊盘295。因此，第一半导体芯片100和第二半导体芯片200可以电连接。可以通过这样的制造工艺制造在图1中示出的半导体封装件。在图1中示出的半导体封装件示出了通过在图13中示出的制造工艺制造的半导体封装件处于上下颠倒的状态。
在下文中，将参照图14描述根据本公开的一些其它实施例的半导体封装件。将主要描述与在图1和图2中示出的半导体封装件的差别。
图14是用于解释根据本公开的一些实施例的半导体封装件的放大图。
参照图14，在根据本公开的一些其它实施例的半导体封装件中，在竖直方向DR2上，第二前侧键合焊盘2174可以与第一前侧键合焊盘172未对齐。
例如，在竖直方向DR2上，第二前侧键合焊盘2174的至少一部分可以不与第一前侧键合焊盘172重叠。例如，第二前侧键合焊盘2174的至少一部分可以与第一衬里层162的上表面接触。在一些示例实施例中，第二前侧键合焊盘2174在水平方向DR1上的宽度W24可以小于第一前侧键合焊盘172在水平方向DR1上的宽度W3。然而，示例实施例不限于此。
在下文中，将参照图15描述根据本公开的一些其它实施例的半导体封装件。将主要描述与在图1和图2中示出的半导体封装件的差别。
图15是根据本公开的一些实施例的用于解释半导体封装件的放大图。
参照图15，在根据本公开的一些其它实施例的半导体封装件中，第二前侧键合焊盘3174在水平方向DR1上的宽度W34可以大于第一前侧键合焊盘172在水平方向DR1上的宽度W3。例如，在水平方向DR1上，第二前侧键合焊盘3174的两个侧壁可以从第一前侧键合焊盘172横向地突出。例如，在水平方向DR1上，从第一前侧键合焊盘172横向地突出的第二前侧键合焊盘3174的一部分可以与第一衬里层162的上表面接触。
在下文中，将参照图16描述根据本公开的一些其它实施例的半导体封装件。将主要描述与在图1和图2中示出的半导体封装件的差别。
图16是用于解释根据本公开的一些实施例的半导体封装件的放大图。
参照图16，在根据本公开的一些其它实施例的半导体封装件中，第二前侧键合焊盘4174的一部分可以布置在第一前侧键合焊盘4172的内部。
例如，凹槽R1可以在第一前侧键合焊盘4172的内部形成。凹槽R1可以从形成在与第一衬里层162的上表面相同的平面上的第一前侧键合焊盘4172的上表面向第一前侧键合焊盘4172的内部延伸。第二前侧键合焊盘4174的一部分可以布置在凹槽R1的内部。例如，第二前侧键合焊盘4174的布置在凹槽R1内部的一部分可以被第一前侧键合焊盘4172包围。例如，第二前侧键合焊盘4174在水平方向DR1上的宽度W44可以小于第一前侧键合焊盘4172在水平方向DR1上的宽度W3。在一些示例实施例中，第一前侧键合焊盘4172可以和第二前侧键合焊盘4174对齐，或如图16所示未对齐。
在下文中，将参照图17描述根据本公开的一些其它实施例的半导体封装件。将主要描述与在图1和图2中示出的半导体封装件的差别。
图17是用于解释根据本公开的一些实施例的半导体封装件的放大图。
参照图17，在根据本公开的一些其它实施例的半导体封装件中，第二前侧键合焊盘5174的一部分可以布置在第一前侧键合焊盘5172的内部。
例如，凹槽R2可以在第一前侧键合焊盘5172的内部形成。凹槽R2可以从形成在与第一衬里层162的上表面相同的平面上的第一前侧键合焊盘5172的上表面向第一前侧键合焊盘5172的内部延伸。第二前侧键合焊盘5174的一部分可以布置在凹槽R2的内部。即，第二前侧键合焊盘5174的布置在凹槽R2内部的一部分可以被第一前侧键合焊盘5172包围。
第二前侧键合焊盘5174除去布置在凹槽R2的内部的部分的其余部分的至少一部分可以与第一前侧键合焊盘5172的最上面的表面接触。例如，第二前侧键合焊盘5174在水平方向DR1上的宽度W54可以小于第一前侧键合焊盘5172在水平方向DR1上的宽度W3。在一些示例实施例中，第一前侧键合焊盘5172可以和第二前侧键合焊盘5174对齐，或如图17所示未对齐。
在下文中，将参照图1和图18描述根据本公开的一些其它实施例的半导体封装件。将主要描述与在图1和图2中示出的半导体封装件的差别。
图18是用于解释根据本公开的一些实施例的半导体封装件的示意截面图。
参照图1和图18，根据本公开的一些实施例的半导体封装件可以包括缓冲衬底410和半导体芯片堆叠件200、100、以及300。
缓冲衬底410可以是构成半导体封装件的封装件衬底。在一些实施例中，缓冲衬底410可以是印刷电路板(PCB)、陶瓷衬底、中介层、和/或类似物。在一些其它实施例中，缓冲衬底410可以是在晶圆级制造的晶圆级封装件(WLP)的衬底。在一些其它实施例中，缓冲衬底410可以是包括半导体元件的半导体芯片。缓冲衬底410可以包括第一表面410a和与第一表面410a相对的第二表面410b。
缓冲衬底绝缘层490可以布置在缓冲衬底410的第二表面410b上。缓冲衬底绝缘层490可以包括例如但不限于氧化硅、氮化硅、氮氧化硅和/或类似材料中的至少一种。在一些实施例中，缓冲衬底绝缘层490可以包括氧化硅薄膜。
第一缓冲衬底键合焊盘492可以布置在缓冲衬底410的第二表面410b上。第一缓冲衬底键合焊盘492的侧壁可以被缓冲衬底绝缘层490包围。例如，第一缓冲衬底键合焊盘492的上表面可以形成在与缓冲衬底绝缘层490的上表面相同的平面上。第二缓冲衬底键合焊盘494可以布置在缓冲衬底410的第一表面410a上。第一缓冲衬底键合焊盘492和第二缓冲衬底键合焊盘494中的每一个可以包括导电层，例如但不限于钨(W)、铝(Al)、以及铜(Cu)中的至少一种。
在竖直方向DR2上，第三穿通件415可以穿透缓冲衬底410。第三穿通件415可以与第一缓冲衬底键合焊盘492和第二缓冲衬底键合焊盘494中的每一个接触。第一缓冲衬底键合焊盘492可以通过第三穿通件415电连接至第二缓冲衬底键合焊盘494。第三穿通件415可以包括导电材料，例如但不限于Cu合金(诸如Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe和CuW)、W、W合金、Ni、Ru、Co和/或类似材料中的至少一种。
第一焊球496可以连接至缓冲衬底410的第一表面410a上的第二缓冲衬底键合焊盘494。第一焊球496可以是被构造为电连接至外部装置(例如，电子装置的面板)的部分。第一焊球496可以包括但不限于诸如锡(Sn)的金属和/或其合金。
在图1中示出的半导体封装件可以在处于上下颠倒的状态下布置在缓冲衬底410的第二表面410b上。例如，第二半导体芯片200的第四衬里层264和第四前侧键合焊盘274可以键合到缓冲衬底绝缘层490和第一缓冲衬底键合焊盘492。第四前侧键合焊盘274可以电连接至第一缓冲衬底键合焊盘492。
例如，第一半导体芯片100可以布置在第二半导体芯片200上。第一半导体芯片100的第二衬里层164和第二前侧键合焊盘174可以键合到第二半导体芯片200的第二背面绝缘层290和第二后侧键合焊盘295。第二前侧键合焊盘174可以电连接至第二后侧键合焊盘295。
第三半导体芯片300可以布置在第一半导体芯片100上。例如，除了第一半导体芯片100中的第一穿通件115、第一背面绝缘层190、以及第一后侧键合焊盘195之外，第三半导体芯片300可以具有与第一半导体芯片100相同的结构。
例如，第三半导体衬底310、第三半导体元件层320、第三布线结构330、第三布线间绝缘层332、第三布线图案334、第三连接焊盘342、第三测试焊盘344、第五前侧键合焊盘372、第六前侧键合焊盘374、以及第三伪焊盘380中的每一个可以具有与第一半导体衬底110、第一半导体元件层120、第一布线结构130、第一布线间绝缘层132、第一布线图案134、第一连接焊盘142、第一测试焊盘144、第一前侧键合焊盘172、第二前侧键合焊盘174、第一伪焊盘180中的每一个相同(和/或基本上类似)的结构。例如，第三半导体芯片300可以是(和/或包括)AP、易失性存储器、和/或非易失性存储器中的至少一种。因此，将不提供其详细的描述。
例如，第三半导体芯片300的第六前侧键合焊盘374可以键合到第一半导体芯片100的第一后侧键合焊盘195。第六前侧键合焊盘374可以电连接至第一后侧键合焊盘195。
尽管图18示出了三个半导体芯片200、100和300堆叠在缓冲衬底410的第二表面410b上，但是这仅仅是示例，并且示例实施例不限于此。在一些其它实施例中，四个或更多的半导体芯片可以堆叠在缓冲衬底410的第二表面410b上。
在下文中，将参照图19描述根据本公开的一些其它实施例的半导体封装件。将主要描述与在图18中示出的半导体封装件的差别。
图19是用于解释根据本公开的一些实施例的半导体封装件的示意截面图。
参照图19，在根据本公开的一些其它实施例的半导体封装件中，在图18中示出的半导体封装件可以布置在中介层20上。
例如，中介层20可以布置在印刷电路板10上。中介层20可以通过第二焊球41电连接至印刷电路板10。在图18中示出的包括缓冲衬底410、第二半导体芯片200、第一半导体芯片100、以及第三半导体芯片300的半导体封装件可以布置在中介层20上。
逻辑半导体芯片30可以布置在中介层20中。在水平方向DR1上，逻辑半导体芯片30可以与在图18中示出的半导体封装件间隔开。逻辑半导体芯片30可以是其中多个半导体元件集成在单个芯片中的集成电路(IC)。逻辑半导体芯片30可以是应用处理器(AP)，诸CPU(中央处理单元)、GPU(图形处理单元)、FPGA(现场可编程门阵列)、数字信号处理器、加密处理器、微处理器、微控制器、以及ASIC(专用IC)。
在图18中示出的半导体封装件可以通过第一焊球496电连接至中介层20。逻辑半导体芯片30可以通过第三焊球42电连接至中介层20。第二焊球41和第三焊球42中的每一个可以包括例如但不限于诸如锡(Sn)的金属。
第一底部填充材料51可以包围中介层20和缓冲衬底410之间的第一焊球496。第二底部填充材料52可以包围中介层20和逻辑半导体芯片30之间的第三焊球42。第一底部填充材料51和第二底部填充材料52中的每一个可以包括但不限于诸如EMC(环氧模塑料)的绝缘聚合物材料。
模制层60可以覆盖中介层20上的第一底部填充材料51、第二底部填充材料52、逻辑半导体芯片30、以及在图18中示出的半导体封装件。例如，尽管模制层60的上表面可以形成在与逻辑半导体芯片30的上表面和第三半导体芯片300的上表面相同的平面上，但示例实施例不限于此。
在总结详细的描述时，本领域的技术人员将理解的是，在基本上不脱离本公开的原则的情况下，可以对优选实施例进行各种变化和修改。因此，公开的本公开的优选实施例仅用于一般和描述性的意义，而不是用于限制的目的。

Claims (20)

1.一种半导体封装件，包括：
第一半导体衬底；
第一半导体元件层，其在所述第一半导体衬底的上表面的上方；
第一布线结构，其在所述第一半导体元件层的上方；
第一连接焊盘，其在所述第一布线结构的上方并且连接到所述第一布线结构；
第一测试焊盘，其在所述第一布线结构的上方并且连接到所述第一布线结构，所述第一测试焊盘在水平方向上与所述第一连接焊盘间隔开；
第一前侧键合焊盘，其在所述第一连接焊盘的上方并且连接到所述第一连接焊盘，所述第一前侧键合焊盘包括铜；以及
第二前侧键合焊盘，其在所述第一前侧键合焊盘的上方并且连接到所述第一前侧键合焊盘，所述第二前侧键合焊盘包括具有纳米孪晶晶体结构的铜，所述纳米孪晶晶体结构与包括在所述第一前侧键合焊盘中的铜的晶体结构不同，
其中，所述第一前侧键合焊盘在所述水平方向上的宽度与所述第二前侧键合焊盘在所述水平方向上的宽度不同。
2.根据权利要求1所述的半导体封装件，还包括：
第二半导体衬底，其在所述第二前侧键合焊盘的上方，所述第二半导体衬底包括面对所述第二前侧键合焊盘的下表面；
第二半导体元件层，其在所述第二半导体衬底的上表面的上方；
第二布线结构，其在所述第二半导体元件层的上方；
第二连接焊盘，其在所述第二布线结构的上方并且连接到所述第二布线结构；
第二测试焊盘，其在所述第二布线结构的上方并且连接到所述第二布线结构，所述第二测试焊盘在所述水平方向上与所述第二连接焊盘间隔开；
第三前侧键合焊盘，其在所述第二连接焊盘的上方并且连接到所述第二连接焊盘，所述第三前侧键合焊盘包括铜；以及
第四前侧键合焊盘，其在所述第三前侧键合焊盘的上方并且连接到所述第三前侧键合焊盘，所述第四前侧键合焊盘包括具有纳米孪晶晶体结构的铜，所述纳米孪晶晶体结构与包括在所述第三前侧键合焊盘中的铜的晶体结构不同，
其中，所述第三前侧键合焊盘在所述水平方向上的宽度与所述第四前侧键合焊盘在所述水平方向上的宽度不同。
3.根据权利要求1所述的半导体封装件，还包括：
伪焊盘，其在所述第一测试焊盘的上方并且连接到所述第一测试焊盘，所述伪焊盘包括铜。
4.根据权利要求3所述的半导体封装件，其中，所述第一前侧键合焊盘的上表面与所述伪焊盘的上表面位于同一平面上。
5.根据权利要求3所述的半导体封装件，其中，所述第一前侧键合焊盘在所述水平方向上的宽度小于所述伪焊盘在所述水平方向上的宽度。
6.根据权利要求3所述的半导体封装件，还包括：
层间绝缘层，其包围所述第二前侧键合焊盘的侧壁的至少一部分，接触所述第一前侧键合焊盘的上表面，并且完全覆盖所述伪焊盘的上表面。
7.根据权利要求1所述的半导体封装件，其中，所述第一连接焊盘在所述水平方向上的宽度小于所述第一测试焊盘在所述水平方向上的宽度。
8.根据权利要求1所述的半导体封装件，还包括：
第一衬里层，其包围所述第一前侧键合焊盘的侧壁的至少一部分，并且具有位于与所述第一前侧键合焊盘的上表面相同的平面上的上表面；
层间绝缘层，其在所述第一衬里层的上方，所述层间绝缘层包围所述第二前侧键合焊盘的侧壁的一部分；以及
第二衬里层，其在所述层间绝缘层的上方，所述第二衬里层包围所述第二前侧键合焊盘的所述侧壁的其余部分并且具有形成在与所述第二前侧键合焊盘的上表面相同的平面上的上表面。
9.根据权利要求1所述的半导体封装件，其中，所述第一前侧键合焊盘在所述水平方向上的宽度大于所述第二前侧键合焊盘在所述水平方向上的宽度。
10.根据权利要求1所述的半导体封装件，其中，所述第一前侧键合焊盘在所述水平方向上的宽度小于所述第二前侧键合焊盘在所述水平方向上的宽度。
11.根据权利要求1所述的半导体封装件，其中，所述第二前侧键合焊盘的一部分在竖直方向上与所述第一前侧键合焊盘不重叠。
12.根据权利要求1所述的半导体封装件，还包括：
凹槽，其在所述第一前侧键合焊盘的内部，
其中，所述第二前侧键合焊盘的下表面的一部分在所述凹槽的内部。
13.根据权利要求12所述的半导体封装件，其中，所述第二前侧键合焊盘的下表面的其余部分接触所述第一前侧键合焊盘的最上面的表面。
14.一种半导体封装件，包括：
第一半导体芯片，其包括：
第一半导体衬底，
第一半导体元件层，其在所述第一半导体衬底的上表面的上方，
第一布线结构，其在所述第一半导体元件层的上方，
第一连接焊盘，其在所述第一布线结构的上方并且连接到所述第一布线结构，
第一前侧键合焊盘，其在所述第一连接焊盘的上方并且连接到所述第一连接焊盘，以及
第二前侧键合焊盘，其在所述第一前侧键合焊盘的上方并且连接到所述第一前侧键合焊盘；以及
第二半导体芯片，其键合到所述第一半导体芯片，所述第二半导体芯片包括：
第二半导体衬底，其在所述第二前侧键合焊盘的上方，
第二半导体元件层，其在所述第二半导体衬底的上表面的上方，
第二布线结构，其在所述第二半导体元件层的上方，
第二连接焊盘，其在所述第二布线结构的上方并且连接到所述第二布线结构，
第三前侧键合焊盘，其在所述第二连接焊盘的上方并且连接到所述第二连接焊盘，以及
第四前侧连接焊盘，其在所述第三前侧键合焊盘的上方并且连接到所述第三前侧键合焊盘，
其中，所述第一前侧键合焊盘和所述第三前侧键合焊盘包括铜，其中，所述第二前侧键合焊盘和所述第四前侧键合焊盘包括具有纳米孪晶晶体结构的铜，所述纳米孪晶晶体结构与包括在所述第一前侧键合焊盘中和所述第三前侧键合焊盘中的铜的晶体结构不同，并且
其中，所述第一前侧键合焊盘在水平方向上的宽度大于所述第二前侧键合焊盘在所述水平方向上的宽度。
15.根据权利要求14所述的半导体封装件，还包括：
第一测试焊盘，其在所述第一布线结构的上方并且连接到所述第一布线结构，所述第一测试焊盘在所述水平方向上与所述第一连接焊盘间隔开；以及
第二测试焊盘，其在所述第二布线结构的上方并且连接到所述第二布线结构，所述第二测试焊盘在所述水平方向上与所述第二连接焊盘间隔开，
其中，所述第一连接焊盘在所述水平方向上的宽度和所述第二连接焊盘在所述水平方向上的宽度分别小于所述第一测试焊盘在所述水平方向上的宽度和所述第二测试焊盘在所述水平方向上的宽度。
16.根据权利要求15所述的半导体封装件，还包括：
第一伪焊盘，其在所述第一测试焊盘的上方并且连接到所述第一测试焊盘，所述第一伪焊盘包括铜；以及
第二伪焊盘，其在所述第二测试焊盘的上方并且连接到所述第二测试焊盘，所述第二伪焊盘包括铜，
其中，所述第一伪焊盘的上表面位于与所述第一前侧键合焊盘的上表面相同的平面上，并且
其中，所述第二伪焊盘的上表面位于与所述第二前侧键合焊盘的上表面相同的平面上。
17.根据权利要求14所述的半导体封装件，还包括：
穿通件，其穿透所述第二半导体衬底；以及
后侧键合焊盘，其在所述第二半导体衬底的下表面上，所述后侧键合焊盘连接所述穿通件和所述第二前侧键合焊盘。
18.根据权利要求14所述的半导体封装件，还包括：
凹槽，其在所述第一前侧键合焊盘的内部，
其中，所述第二前侧键合焊盘的下表面的一部分在所述凹槽的内部。
19.一种半导体封装件，包括：
缓冲衬底；
依次堆叠在所述缓冲衬底的上表面上的第一衬里层、层间绝缘层、以及第二衬里层；
第一前侧键合焊盘，其在所述缓冲衬底的上方，所述第一前侧键合焊盘的侧壁的至少一部分被所述第二衬里层包围，所述第一前侧键合焊盘包括铜；
第二前侧键合焊盘，其在所述第一前侧键合焊盘和所述缓冲衬底之间并且连接到所述第一前侧键合焊盘，所述第二前侧键合焊盘的侧壁被所述第一衬里层和所述层间绝缘层包围，所述第二前侧键合焊盘包括具有纳米孪晶晶体结构的铜，所述纳米孪晶晶体结构与包括在所述第一前侧键合焊盘中的铜的晶体结构不同；
连接焊盘，其在所述第一前侧键合焊盘的上方并且连接到所述第一前侧键合焊盘；
布线结构，其在所述连接焊盘的上方并且连接到所述连接焊盘；
半导体元件层，其在所述布线结构的上方；以及
半导体衬底，其在所述半导体元件层的上方，
其中，所述第一前侧键合焊盘在水平方向上的宽度大于所述第二前侧键合焊盘在所述水平方向上的宽度。
20.根据权利要求19所述的半导体封装件，还包括：
测试焊盘，其在所述布线结构和所述缓冲衬底的上表面之间，所述测试焊盘连接至所述布线结构并且在所述水平方向上与所述连接焊盘间隔开；以及
伪焊盘，其在所述层间绝缘层和所述测试焊盘之间，所述伪焊盘连接至所述测试焊盘并且包括铜，
其中，所述伪焊盘的与所述缓冲衬底的上表面相对的表面被所述层间绝缘层完全覆盖。
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