TW201715689A - 半導體封裝結構及其製造方法 - Google Patents

半導體封裝結構及其製造方法 Download PDF

Info

Publication number
TW201715689A
TW201715689A TW105120818A TW105120818A TW201715689A TW 201715689 A TW201715689 A TW 201715689A TW 105120818 A TW105120818 A TW 105120818A TW 105120818 A TW105120818 A TW 105120818A TW 201715689 A TW201715689 A TW 201715689A
Authority
TW
Taiwan
Prior art keywords
semiconductor substrate
solder
semiconductor
pad
solder ball
Prior art date
Application number
TW105120818A
Other languages
English (en)
Inventor
林俊宏
陳奕廷
黃仕銘
林青瑢
Original Assignee
日月光半導體製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日月光半導體製造股份有限公司 filed Critical 日月光半導體製造股份有限公司
Publication of TW201715689A publication Critical patent/TW201715689A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

本發明提供一種半導體封裝結構，其包括：一第一半導體基板；一第二半導體基板；一半導體晶粒，其電連接至該第一半導體基板；一互連元件；及一封裝體。該第一半導體基板包括一第一頂部接墊，且該第二半導體基板包括一第二底部接墊。該互連元件連接該第二底部接墊與該第一頂部接墊。該互連元件包括一第一杯形部分及一第二弧形部分，其中該第一部分連接至該第一頂部接墊且該第二部分連接至該第二底部接墊。該第一部分與該第二部分一起將該互連元件界定為一單體組件。該封裝體位於該第一半導體基板與該第二半導體基板之間，且覆蓋該半導體晶粒及該互連元件。

Description

半導體封裝結構及其製造方法
本發明係關於一種半導體封裝結構及一種半導體製程，且更特定而言，係關於一種堆疊式半導體封裝結構及其製造方法。
製造堆疊式半導體封裝結構之習知製程可能不會為所需應用提供足夠精細的間距，或結構之部分可能翹曲或剝落，或可能在鄰近互連件之間存在不當的橋接。因此需要改良的製造技術。
在一態樣中，一種半導體封裝結構包括：一第一半導體基板；一第二半導體基板；一半導體晶粒，其電連接至該第一半導體基板；一互連元件；及一封裝體。該第一半導體基板包括一第一頂部接墊，且該第二半導體基板包括一第二底部接墊。該互連元件連接該第二底部接墊與該第一頂部接墊。該互連元件包括一第一杯形部分及一第二弧形部分，其中該第一部分連接至該第一頂部接墊且該第二部分連接至該第二底部接墊。該第一部分與該第二部分一起將該互連元件界定為一單體組件。該封裝體位於該第一半導體基板與該第二半導體基板之間，且覆蓋該半導體晶粒及該互連元件。
在另一態樣中，一種半導體封裝結構包括：一第一半導體基板；一第二半導體基板；一半導體晶粒，其電連接至該第一半導體基 板；至少一個互連元件；及一封裝體。該第一半導體基板包括至少一個第一頂部接墊，且該第二半導體基板包括對應於一各別第一頂部接墊之至少一個第二底部接墊。該互連元件連接該第二底部接墊與該第一頂部接墊。該互連元件之一材料在該互連元件之整個體積中係一致的，且該材料包括介於約95wt%至約99.8wt%範圍內之量的錫。該封裝體位於該第一半導體基板與該第二半導體基板之間，且覆蓋該半導體晶粒及該互連元件。
在另一態樣中，一種用於製造一半導體封裝結構之方法包括：(a)提供一第一半導體基板及一半導體晶粒，其中該半導體晶粒電連接至該第一半導體基板，且該第一半導體基板包括至少一個第一頂部接墊及位於一各別第一頂部接墊上之至少一個預焊料；(b)提供一第二半導體基板，其中該第二半導體基板包括至少一個第二底部接墊及位於一各別第二底部接墊上之至少一個焊球，其中該焊球之熔點高於該預焊料之熔點；(c)置放該第二半導體基板於該第一半導體基板上，其中該焊球接觸該預焊料；(d)在介於該焊球之該熔點與該預焊料之該熔點之間的一第一溫度下進行一加熱製程，使得該預焊料軟化並且接著至該焊球；及(e)施加一封裝體於該第一半導體基板與該第二半導體基板之間的一空間以包覆該半導體晶粒。
1‧‧‧半導體封裝結構
2‧‧‧高熱容量模具
10‧‧‧第一半導體基板
12‧‧‧第二半導體基板
14‧‧‧半導體晶粒
16‧‧‧互連元件
16a‧‧‧互連元件
16b‧‧‧互連元件
16c‧‧‧互連元件
18‧‧‧封裝體
19‧‧‧黏著層
20‧‧‧底部焊球
21‧‧‧底部模具
22‧‧‧頂部模具
101‧‧‧上表面
102‧‧‧下表面
103‧‧‧第一頂部接墊
104‧‧‧第一底部接墊
105‧‧‧第一上部介電層
106‧‧‧第一下部介電層
121‧‧‧上表面
122‧‧‧下表面
123‧‧‧第二頂部接墊
124‧‧‧第二底部接墊
126‧‧‧第二上部介電層
127‧‧‧第二下部介電層
141‧‧‧主動面
142‧‧‧背表面
143‧‧‧凸塊
161‧‧‧杯形第一部分/第一部分
161a‧‧‧預焊料
162‧‧‧弧形第二部分/第二部分
162a‧‧‧焊球
163‧‧‧假想表面/假想彎曲表面
164‧‧‧周邊外表面
181‧‧‧容納空間
182‧‧‧填充物
A‧‧‧區段
B‧‧‧放大視圖
C‧‧‧放大視圖
W1‧‧‧橫向最大寬度
W2‧‧‧橫向最大寬度
圖1說明根據本發明之一實施例之半導體封裝結構的橫截面圖。
圖2說明根據本發明之一實施例的圖1中展示之區段A的放大視圖。
圖3說明根據本發明之一實施例之互連元件的放大視圖。
圖4說明根據本發明之一實施例之互連元件的放大視圖。
圖5、圖6、圖7、圖8、圖9及圖10說明根據本發明之一實施例之半導體製程。
圖11說明根據本發明之一實施例的半導體製程。
本發明提供一種經改良之半導體封裝結構，其可減少翹曲、剝落及橋接，以及用於製造該半導體封裝結構之經改良技術。本發明之半導體封裝結構及技術適用於精細間距(Fine Pitch)之應用。
製造堆疊式半導體封裝結構之製程係將晶粒及焊球結合至下部基板之上表面開始，接著在下部基板之上表面上形成封裝材料(Molding Material)以包覆晶粒及焊球。封裝材料一旦固化，便可在封裝材料之上表面上形成開口，以暴露焊球中之每一者的上部部分。接下來，可將上部基板位於封裝材料上，使得上部基板之下部表面上的焊料接觸焊球。在第一加熱階段，接著可在烘箱中使焊料及焊球熔融以形成多個互連元件。當半導體封裝結構被移動至烘箱以用於第一加熱階段時，上部基板之下部表面接觸但不結合至封裝材料，且焊料接觸但不結合至焊球。因此，在運輸半導體封裝結構過程中，上部基板可能相對於封裝材料移動。
為了解決此等問題，可在製程之初期形成互連元件在上部基板與下部基板之間，接著為用以在上部基板與下部基板之間形成封裝材料的模製階段(Molding Stage)。舉例而言，可藉由熔融上部基板及下部基板上之焊球來形成此等互連元件。然而，由於上部基板及下部基板之焊球同時熔化，因此熔化的互連元件可能不會在上部基板與下部基板之間提供足夠的間隙。因此，上部基板與下部基板之間的高度控制係為困難的。
為了解決此等問題，可由塗層金屬球(Cotaed Metal Ball)(諸如塗佈有焊料之銅芯球)形成互連元件。然而，在回焊製程期間，金屬球上的外部焊料塗層可能會沿著球向下流動，使得互連元件與上部基板之間的結合可能歸因於焊料損失而破裂，此會減小互連元件與上部 基板之間的電連接。此外，若外部焊料向下流動，則鄰近的塗層金屬球之底部上的聚集焊料可能會接觸並且導致橋接(Bridge)。
為了解決以上問題，經改良之互連元件形成在兩個基板之間以提供強力結合，同時亦在兩個基板之間提供支撐及間隙，且容許兩個基板之未對準。上述之技術減少基板翹曲及剝落，且減少鄰近的互連元件之間的不當的橋接。
圖1說明根據本發明之一實施例之半導體封裝結構1的橫截面圖。半導體封裝結構1包括第一半導體基板10、第二半導體基板12、半導體晶粒14、至少一個互連元件16、封裝體18及底部焊球20。
第一半導體基板10包括上表面101、下表面102、至少一個第一頂部接墊103及至少一個第一底部接墊104。在此實施例中，第一半導體基板10係為封裝基板，且包括多個第一頂部接墊103及多個第一底部接墊104。第一底部接墊104位於第一半導體基板10之下部表面102上，且第一頂部接墊103位於第一半導體基板10之上表面101上。第一底部接墊104中之若干者電連接至第一頂部接墊中之若干者。
在圖1中說明之實施例中，第一半導體基板10進一步包括第一上部介電層105及第一下部介電層106。第一上部介電層105及/或第一下部介電層106之材料係(例如)阻焊劑或其他適合介電材料。第一半導體基板10之上表面101的一部分被第一上部介電層105覆蓋，且第一半導體基板10之下表面102的一部分被第一下部介電層106覆蓋。第一上部介電層105暴露第一頂部接墊103，且第一下部介電層106暴露第一底部接墊104。
在一或多個實施例中，可省略第一上部介電層105及第一下部介電層106中之一或兩者。
在圖1中說明之實施例中，第二半導體基板12包括上表面121、下表面122、至少一個第二頂部接墊123及至少一個第二底部接墊 124。第一半導體基板10之上表面101面向第二半導體基板12之下表面122。在此實施例中，第二基板12係為封裝基板或中介層(Interposer)，且包括多個第二頂部接墊123及多個第二底部接墊124。第二頂部接墊123位於第二半導體基板12之上表面121上，且第二底部接墊124位於第二基板12之下表面122上。第二頂部接墊123中之若干者電連接至第二底部接墊124中之若干者。
另外在此實施例中，第二半導體基板12包括第二上部介電層126及第二下部介電層127。第二上部介電層126及/或第二下部介電層127之材料係(例如)阻焊劑或其他適合介電材料。如圖1中所示，第二半導體基板12之上表面121的一部分被第二上部介電層126覆蓋，且第二半導體基板12之下表面122的一部分被第二下部介電層127覆蓋。第二上部介電層126暴露第二頂部接墊123，且第二下部介電層127暴露第二底部接墊124。
在一或多個實施例中，可省略第二上部介電層126及第二下部介電層127中之一或兩者。
半導體晶粒14電連接至第一半導體基板10之上表面101。在圖1中說明之實施例中，半導體晶粒14藉由覆晶結合附接至第一半導體基板10之上表面101，且凸塊143用以連接半導體晶粒14之主動面141與第一半導體基板10之上表面101。
互連元件16連接第一頂部接墊103中之若干者與第二底部接墊124中之若干者。互連元件16中之每一者具有第一部分161及第二部分162，其中第二部分162對應於互連元件16之重量或體積之至少一大部分。在一實施例中，預焊料(對應於第一部分161)與焊球(對應於第二部分162)熔融在一起以形成互連元件16。亦即，互連元件16係藉由將兩個組件(預焊料及焊球)熔融在一起形成的單體組件，使得在第一部分161與第二部分162之間不存在可偵測之邊界。圖1中展示假想彎曲 表面163以顯示熔融的互連元件16之第一部分161及第二部分162，其中第一部分161係杯形，且第二部分162係弧形，例如近似球形。由於預焊料與焊球之熔融，第一部分161之材料與沿著假想彎曲表面163之第二部分162之材料實質上相同。第一部分161連接至第一頂部接墊103。第二部分162連接至第二底部接墊124。
跡線(未示出)及介層孔(Vias)或其他互連組件(未示出)可用以電連接第一頂部接墊103與第一底部接墊104，或電連接第二頂部接墊123與第二底部接墊124。
封裝體18位於第一半導體基板10與第二半導體基板12之間。在圖1中所展示之實施例中，封裝體18位於第二下部介電層127與第一上部介電層105之間，且包覆(覆蓋)半導體晶粒14及互連元件16。封裝體18黏著至第二下部介電層127及第一上部介電層105二者。在第二下部介電層127與第一上部介電層105具有類似材料之實施例中，封裝體18與第二下部介電層127之間的黏著力可與封裝體18與第一上部介電層105之間的黏著力實質上相同。應注意，若省略第二下部介電層127及第一上部介電層105，則封裝體18黏著至第一半導體基板10之上表面101及第二半導體基板12之下表面122二者。在第一半導體基板10及第二半導體基板12具有類似材料之實施例中，封裝體18與上表面101之間的黏著力可與封裝體18與下表面122之間的黏著力實質上相同。
在圖1中所展示之實施例中，封裝體18界定容納空間181以容納各別互連元件16。容納空間181之側壁中之每一者的輪廓與各別互連元件16共形，使得互連元件16之整個外表面接觸各別容納空間181之側壁。亦即，容納空間181之側壁中之每一者的輪廓係由各別互連元件16所界定。因此，互連元件16中之每一者由封裝體18緊密包覆。在一或多個實施例中，封裝體18進一步包括多個半徑之填充物182(例如二氧化矽)。填充物182實質上均勻地分佈於封裝體18內。底部焊球20 位於第一底部接墊104上以電連接至外部組件或表面。
半導體封裝結構1進一步包括黏著層19，其位於半導體晶粒14之背表面142與第二半導體基板12之間。黏著層19黏著至半導體晶粒14之背表面142及第二下部介電層127二者。應注意，若省略第二下部介電層127，則黏著層19黏著至半導體晶粒14之背表面142及第二半導體基板12之下表面122二者。舉例而言，可藉由固化液體黏著劑來形成黏著層19，或舉另一實例，黏著層19可為膜狀結構。應注意，黏著層19係可省略。
圖2說明根據本發明之一實施例的圖1中展示之區段A的放大視圖。杯形第一部分161具有橫向最大寬度W1。弧形第二部分162具有橫向最大寬度W2，其係球體之直徑。橫向最大寬度W2大於或等於橫向最大寬度W1。第二部分162與第一部分161之間的假想表面163之曲率與第二部分162之側表面之曲率實質上相同，且與第二部分162之側表面之曲率連續。
如圖2中所展示，第一部分161(對應於預焊料)沿著第二部分162(對應於實心焊球)之周邊外表面朝上延伸。因此，第二部分162之側表面之曲率與第一部分161之側表面之曲率不連續。換言之，互連元件16之側表面可包括上部側表面(例如，第二部分162之側表面)及下部側表面(例如，第一部分161之側表面)，且上部側表面之曲率與下部側表面之曲率不連續。亦即，互連元件16之整個側表面不具有單個曲率，且在上部側表面(例如，第二部分162之側表面)與下部側表面(例如，第一部分161之側表面)之間存在相交點。在圖2之實施例中，第二部分162係近似球形的，使得(例如)沿著第二部分162之側表面之曲率的變化低於或等於側表面之平均曲率的±10%，諸如低於或等於±5%、低於或等於±4%、低於或等於±3%、低於或等於±2%、低於或等於±1%、低於或等於±0.5%、低於或等於±0.1%、或低於或等於 ±0.05%。
在圖2中說明之實施例中，假想彎曲表面163接觸第一頂部接墊103。互連元件16沿著垂直軸(在所展示之定向中)對稱。此外，如圖2中所展示，第二底部接墊124位於第一頂部接墊103上面並且與第一頂部接墊103對準，且第一頂部接墊103之幾何中心軸與互連元件16之第二部分162之幾何中心軸實質上對準。
在一或多個實施例中，互連元件16含有介於約95重量%(wt%)至約99.8wt%之範圍內之量的錫(錫)。在一或多個實施例中，互連元件16之材料在互連元件16之整個體積中係一致的，使得(例如)第一部分161之材料具有第一錫含量，第二部分162之材料具有第二錫含量，且第一錫含量與第二錫含量實質上相同。
圖3說明根據本發明之一實施例之互連元件16a的放大視圖B。此實施例之互連元件16a類似於如圖2中所展示之互連元件16，其不同處為假想彎曲表面163不接觸第一頂部接墊103。在製造期間，藉由熔化的第一部分161之內聚力向上推動第二部分162，使得第二部分162自第一頂部接墊103提高一短距離。
圖4說明根據本發明之一實施例之互連元件16b的放大視圖C。此實施例之互連元件16b類似於如圖2中所展示之互連元件16，且在下文描述差異。在此實施例中，第二底部接墊124相對於第一頂部接墊103移位。因此，在第一頂部接墊103之幾何中心軸與互連元件16b之第二部分162之幾何中心軸之間存在偏移。因此，互連元件16b沿著穿過互連元件16b之垂直軸(在所展示之定向中)不對稱。如此實施例所展示，第二底部接墊124與第一頂部接墊103之間的偏移不會導致與鄰近互連元件16b橋接，首先，此係因為預焊料(對應於第一部分161)的量相對較少，而且因為，預焊料並不會在製造期間水平地延伸至鄰近互連元件16b，而是歸因於預焊料與焊球之間的界面親和力而沿著焊球 (對應於第二部分162)之周邊外表面向上延伸。
圖5至圖10說明根據本發明之一實施例之半導體製程。參看圖5，提供半導體晶粒14及第一半導體基板10。
半導體晶粒14電連接至第一半導體基板10之上表面101。在此實施例中，半導體晶粒14藉由覆晶結合附接至第一半導體基板10之上表面101，且凸塊143用以連接半導體晶粒14之主動面141與第一半導體基板10之上表面101。
接著，形成預焊料161a在位於第一半導體基板10之上表面101上的各別第一頂部接墊103上。預焊料161a含有介於約80wt%至約96.5wt%範圍內之量的錫。在一實施例中，預焊料161a之材料係SAC305無鉛焊料，其含有約96.5wt%之量的錫，且其熔點為約217℃。在另一實施例中，預焊料161a之材料係錫-銦-銀(SnInAg)合金，其含有約90wt%之量的錫，且其熔點為約205℃。在另一實施例中，預焊料161a之材料係錫-銦-銀(SnInAg)合金，其含有約80wt%之量的錫，且其熔點為約176℃。
參看圖6，形成黏著層19在半導體晶粒14之背表面142上。舉例而言，可藉由固化液體黏著劑來形成黏著層19，或舉另一實例，黏著層19可為膜狀結構。應注意，黏著層19係可省略。
參看圖7，提供第二半導體基板12。接著，形成焊球162a在位於第二半導體基板12之第二下表面122上的第二底部接墊124上。焊球162a之熔點高於位於第一半導體基板10之接墊103上之預焊料161a(圖5)之熔點，且預焊料161a(圖5)中所含有之錫的量小於焊球162a中所含有之錫的量。焊球162a含有介於約96.5wt%至約100wt%範圍內之量的錫。在一個實施例中，焊球162a之材料係純錫，其含有約100wt%之量的錫，且其熔點為約232℃。在另一實施例中，焊球162a之材料係SAC305(約96.5wt%的錫及約217℃之熔點)。
參看圖8，置放第二半導體基板12於第一半導體基板10上。第一半導體基板10之上表面101面向第二半導體基板12之下表面122，且焊球162a中之若干者接觸預焊料161a中之若干者。另外，第二半導體基板12之第二下部介電層127接觸黏著層19。
參看圖9，進行第一加熱製程，以形成溫度為焊球162a之熔點與預焊料161a之熔點之間的第一工作溫度，使得預焊料161a軟化且黏著至各別焊球162a以形成互連元件16c。此時，焊球162a不軟化，且保持為固體。每一預焊料161a的一部分沿著各別焊球162a之周邊外表面164向上延伸。因此，在焊球162a與預焊料161a之間存在實際邊界(周邊外表面164)，且焊球162a之材料不同於預焊料161a之材料。在此階段，預焊料161a係杯形，且焊球162a係近似球體，位於杯形預焊料161a內。焊球162a之側表面之曲率與預焊料161a之側表面之曲率不連續。
在此實施例中，經由熱壓製程以完成加熱，且施加高熱容量模具2將第二半導體基板12與第一半導體基板10按壓在一起。高熱容量模具2包括底部模具21及頂部模具22，且二者係由(例如)鐵或鋼製成。底部模具21接觸第一半導體基板10，且頂部模具22接觸第二半導體基板12。底部模具21及頂部模具22亦提供能量以將第一半導體基板10及第二半導體基板12分別加熱至第一工作溫度。底部模具21與頂部模具22相對移動，使得在此實施例中，焊球162a之周邊外表面164接觸第一頂部接墊103，且藉此擠壓預焊料161a之中心部分以使其沿著周邊外表面164向上爬升。
在此實施例中，在按壓製程期間，黏著層19接觸第二下部介電層127且黏著至第二下部介電層127。應注意的是，若省略第二下部介電層127，則黏著層19接觸第二半導體基板12之下表面122且黏著至該下表面122。黏著層19可提供第二半導體基板12與半導體晶粒14之間 的緩衝。另外，在按壓製程期間按壓黏著層19，可以排出黏著層19中之氣泡。
在此階段(圖9)，焊球162a不軟化，使得其可提供間隙且防止第二半導體基板12在加熱製程期間凸狀翹曲(Convex Warpage)。因此，阻止了封裝體18(圖10)在模製製程(Molding Process)之後溢膠(Bleeding)。另外，焊球162a之重量係各別預焊料161a之重量的至少10倍。舉例而言，焊球162a中之每一者的重量為各別預焊料161a之重量的約14至15倍。因此，預焊料161a之量相對較少，且互連元件16c之間的橋接風險係低的。
使用高熱容量模具2可相當精確地控制加熱製程之第一工作溫度。在一個實施例中，加熱製程可控制在具有±3℃內之偏差值的溫度下。在一實施例中，第一工作溫度可在約200℃至約225℃(例如約200℃、約212℃或約225℃)之範圍內。
在一或多個實施例中，不使用高熱容量模具2，且將第一半導體基板10及第二半導體基板12輸送至回焊爐中以進行回焊製程。
接下來提供三個非限制性說明性實例。
實例1：焊球162a之材料係具有約217℃熔點之SAC305，加熱製程之第一工作溫度為約200℃，且預焊料161a之材料係錫-銦-銀(SnInAg)合金，其含有約80wt%之量的錫，其熔點為約176℃。
實例2：焊球162a之材料係具有約232℃熔點之純錫，加熱製程之第一工作溫度為約212℃，且預焊料161a之材料係錫-銦-銀(SnInAg)合金，其含有約90wt%之量的錫，其熔點為約205℃。
實例3：焊球162a之材料係具有約232℃熔點之純錫，加熱製程之第一工作溫度為約225℃，且預焊料161a之材料係具有約217℃熔點之SAC305。
參看圖10，在加熱製程之後，互連元件16c電連接及實體連接第 一頂部接墊103與第二底部接墊124。封裝體18施加於第一半導體基板10與第二半導體基板12之間的空間以包覆半導體晶粒14及互連元件16c。在此實施例中，封裝體18係模製化合物(Molding Compound)。在第一上部介電層105與第二下部介電層127具有類似材料之一實施例中，第一上部介電層105與封裝體18之間的黏著力與第二下部介電層127與封裝體18之間的黏著力實質上相同。應注意，若省略第二下部介電層127及第一上部介電層105，則封裝體18黏著至第一半導體基板10之上表面101及第二半導體基板12之下表面122二者。若第一半導體基板10與第二半導體基板12具有類似材料，則封裝體18與上表面101之間的黏著力與封裝體18與下表面122之間的黏著力實質上相同。
封裝體18包括容納空間181，用以容納互連元件16c之。由於在形成互連元件16c之後施加封裝體18，因此每一容納空間181之側壁的輪廓與各別互連元件16c共形，且互連元件16c之整個周邊外表面接觸各別容納空間181之側壁。亦即，容納空間181中之每一者的輪廓係由各別互連元件16c界定。封裝體18包括多個不同半徑之填充物182。填充物182實質上均勻地分佈於封裝體18內。
在一實施例中，模製階段之工作溫度為約165℃至約175℃，低於預焊料161a之熔點。
隨後，固化封裝體18，以使得容納空間181之輪廓固定。在此實施例中，實心焊球162a可提供間隙且防止第二半導體基板12凸狀翹曲。因此，封裝體18將不會溢膠至第二上部介電層126。
可將焊料(未示出)設置於第一半導體基板10之第一底部接墊104上以形成類似於圖1中之底部焊球20的至少一個底部焊球(未示出)。接著，在高於焊料(例如，對應於底部焊球20)及焊球162a之熔點的第二工作溫度下進行第二加熱階段。焊料熔化(例如，以形成底部焊球20)，且預焊料161a與各別焊球162a熔化且熔融在一起以形成互連元 件16。因此，獲得如圖1中所展示之半導體封裝結構1。
在一或多個實施例中，預焊料161a與焊球162完全混合以使得互連元件16在其整個體積中含有一致材料(單一材料)。在其他實施例中，在第二加熱階段之前，預焊料161a與焊球162混合，以在預焊料161a與焊球162接觸之處形成一致材料。
如圖1中所示，由於互連元件16係由預焊料161a與焊球162a熔融形成之單體組件，因此在第二加熱階段之後，在第一部分161與第二部分162之間不再存在可偵測邊界。此外，因為模製化合物在第二加熱階段之前固化，亦即在預焊料161a與各別焊球162a熔化及熔融之前固化，所以每一互連元件16保持各別容納空間181之輪廓。亦即，在第二加熱階段之前位於杯形預焊料161a上之焊球162a的輪廓類似於在第二加熱階段之後互連元件16的輪廓。因此，第一部分161與第二部分162由類似於在第二加熱階段之前在預焊料161a與焊球162a之間的實際邊界(圖9)的假想彎曲表面163劃分。
在一或多個實施例中，在第二加熱製程之後，互連元件16含有介於約95wt%至約99.8wt%範圍內之量的錫。在上述實例1中，SAC305焊球162a含有96.5wt%之錫，錫-銦-銀(SnInAg)預焊料161a含有80wt%之錫，且焊球162a之重量係預焊料161a之重量的14倍。因此，互連元件16中之錫的wt%可在方程式(1)中得出。
(14*96.5%+1*80%)/(14+1)=0.954=95.4% (1)
在上述實例2中，純錫焊球162a含有100wt%之錫，錫-銦-銀(SnInAg)預焊料161a含有90wt%之錫，且焊球162a之重量係預焊料161a之重量的14倍。因此，互連元件16中之錫的wt%可在方程式(2)中得出。
(14*100%+1*90%)/(14+1)=0.9933=99.33% (2)
在上述實例3中，純錫焊球162a含有100wt%之錫，SAC305預焊 料161a含有96.5wt%之錫，且焊球162a之重量係預焊料161a之重量的14倍。因此，互連元件16中之錫的wt%可在方程式(3)中得出。
(14*100%+1*96.5%)/(14+1)=0.9977=99.77% (3)
在圖9之加熱及圖10之模製階段之後，可獲得如圖2中所展示之互連元件16。
圖11說明根據本發明之一實施例的半導體製程。此實施例之初始階段與圖5至圖7中展示之階段相同，且圖11之階段係在圖7之階段之後。圖11類似於圖8，其不同處在於，第二半導體基板12與第一半導體基板10未對準。亦即，第二底部接墊124不與第一頂部接墊103對準，且在第二底部接墊124與第一頂部接墊103之間存在移位。如圖所示，由於預焊料161a的量相對較少，因此即使在存在未對準時，與鄰近互連元件16之橋接的風險仍係低的。接下來進行如在圖9中之加熱階段及如在圖10中之模製階段，以獲得類似於圖10中說明之半導體封裝結構的半導體封裝結構，但具有如圖4中所展示之互連元件16b。如圖4中所展示，互連元件16b沿著垂直軸不對稱。
除非另外規定，否則諸如「上面」、「下方」、「向上」、「左邊」、「右邊」、「向下」、「頂部」、「底部」、「垂直」、「水平」、「側」、「較高」、「下部」、「上部」、「上方」、「下面」等空間描述係相對於圖中展示之定向加以指示。應理解，本文中所使用之空間描述僅出於說明之目的，且本文中所描述之結構之實際實施可以任何定向或方式在空間上配置，其限制條件為本發明之實施例之優點不因此配置而有偏差。
如本文中所使用，詞語「近似地」、「實質上」、「實質的」及「約」用以描述及說明小變化。當與事件或情形結合使用時，該等詞語可指事件或情形明確發生之情況及事件或情形極近似於發生之情況。舉例而言，當結合數值使用時，該等詞語可指小於或等於彼數值之±10%的變化範圍，諸如小於或等於±5%、小於或等於±4%、小於或 等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%、或小於或等於±0.05%。舉例而言，若兩個數值之間的差小於或等於該等值之平均值的±10%(諸如，小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%、或小於或等於±0.05%)，則可認為該兩個數值「實質上」相同。
另外，有時在本文中按範圍格式呈現量、比率及其他數值。應理解，此類範圍格式係為便利及簡潔起見而使用，且應靈活地理解為不僅包括明確指定為範圍極限之數值，且亦包括涵蓋於彼範圍內之所有個別數值或子範圍，就如同明確指定每一數值及子範圍一般。
儘管已參考本發明之特定實施例描述並說明本發明，但此等描述及說明並不限制本發明。熟習此項技術者應理解，在不脫離如由所附申請專利範圍界定的本發明之真實精神及範疇的情況下，可作出各種改變且可用等效物取代。說明可不一定按比例繪製。歸因於製程及容限，本發明中之藝術再現與實際裝置之間可存在區別。可存在並未特定說明的本發明之其他實施例。應將本說明書及圖式視為說明性而非限制性的。可作出修改，以使特定情形、材料、物質組成、方法或製程適應於本發明之目標、精神及範疇。所有該等修改均意欲處於此處隨附之申請專利範圍之範疇內。儘管已參看按特定次序執行之特定操作描述本文中所揭示之方法，但應理解，在不脫離本發明之教示的情況下，可組合、再分或重新定序此等操作以形成等效方法。因此，除非本文中具體指示，否則操作之次序及分組並非對本發明之限制。
1‧‧‧半導體封裝結構
10‧‧‧第一半導體基板
12‧‧‧第二半導體基板
14‧‧‧半導體晶粒
16‧‧‧互連元件
18‧‧‧封裝體
19‧‧‧黏著層
20‧‧‧底部焊球
101‧‧‧上表面
102‧‧‧下表面
103‧‧‧第一頂部接墊
104‧‧‧第一底部接墊
105‧‧‧第一上部介電層
106‧‧‧第一下部介電層
121‧‧‧上表面
122‧‧‧下表面
123‧‧‧第二頂部接墊
124‧‧‧第二底部接墊
126‧‧‧第二上部介電層
127‧‧‧第二下部介電層
141‧‧‧主動面
142‧‧‧背表面
143‧‧‧凸塊
161‧‧‧杯形第一部分/第一部分
162‧‧‧弧形第二部分/第二部分
163‧‧‧假想表面/假想彎曲表面
181‧‧‧容納空間
182‧‧‧填充物

Claims (12)

  1. 一種半導體封裝結構，其包含：一第一半導體基板，其包括至少一個第一頂部接墊；一第二半導體基板，其包括至少一個第二底部接墊，其對應於一各別第一頂部接墊；一半導體晶粒，其電連接至該第一半導體基板；至少一個互連元件，連接該第二底部接墊與該第一頂部接墊，其中該互連元件包括一第一部分及一第二部分，該第一部分係杯形且連接至該第一頂部接墊，該第二部分係弧形且連接至該第二底部接墊，且該第一部分與該第二部分一起將該互連元件界定為一單體組件；及一封裝體，其位於該第一半導體基板與該第二半導體基板之間，且覆蓋該半導體晶粒及該互連元件。
  2. 如請求項1之半導體封裝結構，其中該第二部分之一側表面的曲率與該第一部分之一側表面的曲率不連續。
  3. 如請求項1之半導體封裝結構，其中該第二部分之一橫向最大寬度大於或等於該第一部分之一橫向最大寬度。
  4. 如請求項1之半導體封裝結構，其中該互連元件含有介於約95wt%至約99.8wt%範圍內之量的錫。
  5. 一種半導體封裝結構，其包含：一第一半導體基板，其包括至少一個第一頂部接墊；一第二半導體基板，其包括至少一個第二底部接墊，其對應於一各別第一頂部接墊；一半導體晶粒，其電連接至該第一半導體基板；至少一個互連元件，連接該第二底部接墊與該第一頂部接 墊，其中該互連元件之一材料在該互連元件之整個體積中係一致的，且其中該材料包括介於約95wt%至約99.8wt%範圍內之量的錫；及一封裝體，其位於該第一半導體基板與該第二半導體基板之間，且覆蓋該半導體晶粒及該互連元件。
  6. 如請求項5之半導體封裝結構，其中該互連元件之一側表面包括一上部側表面及一下部側表面，且該上部側表面之曲率與該下部側表面之曲率不連續。
  7. 一種用於製造一半導體封裝結構之方法，其包含：(a)提供一第一半導體基板及一半導體晶粒，其中該半導體晶粒電連接至該第一半導體基板，且該第一半導體基板包括至少一個第一頂部接墊及位於一各別第一頂部接墊上之至少一個預焊料；(b)提供一第二半導體基板，其中該第二半導體基板包括至少一個第二底部接墊及位於一各別第二底部接墊上之至少一個焊球，其中該焊球之熔點高於該預焊料之熔點；(c)置放該第二半導體基板於該第一半導體基板上，其中該焊球接觸該預焊料；(d)在介於該焊球之該熔點與該預焊料之該熔點之間的一第一溫度下進行一加熱製程，使得該預焊料軟化並且接著至該焊球；及(e)施加一封裝體於該第一半導體基板與該第二半導體基板之間的一空間以包覆該半導體晶粒。
  8. 如請求項7之方法，其中(a)之該預焊料中所含有之錫的量小於(b)之該焊球中所含有之錫的量。
  9. 如請求項7之方法，其中(a)之該預焊料含有介於約80wt%至約 96.5wt%範圍內之量的錫，且(b)之該焊球含有介於約96.5wt%至約100wt%範圍內之量的錫。
  10. 如請求項7之方法，其中進行(d)中之一加熱製程包括進行一熱壓製程，其中施加一高熱容量模具以按壓該第二半導體基板及該第一半導體基板。
  11. 如請求項7之方法，其中在(d)中，該預焊料的一部分沿著該焊球之一周邊表面向上延伸。
  12. 如請求項7之方法，其中(d)中之該加熱製程係一第一加熱製程，其進一步包含：(f)在高於該焊球之該熔點之一第二溫度下進行一第二加熱製程，使得該預焊料與該焊球熔融在一起以形成一互連元件。
TW105120818A 2015-10-15 2016-06-30 半導體封裝結構及其製造方法 TW201715689A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/884,582 US20170110392A1 (en) 2015-10-15 2015-10-15 Semiconductor package structure and method for manufacturing the same structure

Publications (1)

Publication Number Publication Date
TW201715689A true TW201715689A (zh) 2017-05-01

Family

ID=58524313

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105120818A TW201715689A (zh) 2015-10-15 2016-06-30 半導體封裝結構及其製造方法

Country Status (3)

Country Link
US (1) US20170110392A1 (zh)
CN (1) CN106601709B (zh)
TW (1) TW201715689A (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102420126B1 (ko) 2016-02-01 2022-07-12 삼성전자주식회사 반도체 소자
US10177131B2 (en) * 2016-03-02 2019-01-08 Samsung Electronics Co., Ltd. Semiconductor packages and methods of manufacturing the same
US10879156B2 (en) * 2016-03-08 2020-12-29 Washington State University Mitigation of whisker growth in tin coatings by alloying with indium
CN109075151B (zh) 2016-04-26 2023-06-27 亚德诺半导体国际无限责任公司 用于组件封装电路的机械配合、和电及热传导的引线框架
US10497635B2 (en) 2018-03-27 2019-12-03 Linear Technology Holding Llc Stacked circuit package with molded base having laser drilled openings for upper package
US11410977B2 (en) 2018-11-13 2022-08-09 Analog Devices International Unlimited Company Electronic module for high power applications
US11844178B2 (en) 2020-06-02 2023-12-12 Analog Devices International Unlimited Company Electronic component

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5591941A (en) * 1993-10-28 1997-01-07 International Business Machines Corporation Solder ball interconnected assembly
US5763059A (en) * 1995-03-31 1998-06-09 Kyocera Corporation Circuit board
JPH1145954A (ja) * 1997-07-28 1999-02-16 Hitachi Ltd フリップチップ接続方法、フリップチップ接続構造体およびそれを用いた電子機器
US6307160B1 (en) * 1998-10-29 2001-10-23 Agilent Technologies, Inc. High-strength solder interconnect for copper/electroless nickel/immersion gold metallization solder pad and method
JP4051893B2 (ja) * 2001-04-18 2008-02-27 株式会社日立製作所 電子機器
US6805974B2 (en) * 2002-02-15 2004-10-19 International Business Machines Corporation Lead-free tin-silver-copper alloy solder composition
US20040155358A1 (en) * 2003-02-07 2004-08-12 Toshitsune Iijima First and second level packaging assemblies and method of assembling package
US7894203B2 (en) * 2003-02-26 2011-02-22 Ibiden Co., Ltd. Multilayer printed wiring board
US20060043603A1 (en) * 2004-08-31 2006-03-02 Lsi Logic Corporation Low temperature PB-free processing for semiconductor devices
KR100772920B1 (ko) * 2006-02-20 2007-11-02 주식회사 네패스 솔더 범프가 형성된 반도체 칩 및 제조 방법
JP5099644B2 (ja) * 2006-05-29 2012-12-19 日本電気株式会社 電子部品、半導体パッケージ及び電子機器
WO2008136419A1 (ja) * 2007-04-27 2008-11-13 Nec Corporation 半導体装置及び製造方法並びにリペア方法
US7670939B2 (en) * 2008-05-12 2010-03-02 Ati Technologies Ulc Semiconductor chip bump connection apparatus and method
JP4987823B2 (ja) * 2008-08-29 2012-07-25 株式会社東芝 半導体装置
JP2010147153A (ja) * 2008-12-17 2010-07-01 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US8237277B2 (en) * 2010-03-23 2012-08-07 Casio Computer Co., Ltd. Semiconductor device provided with tin diffusion inhibiting layer, and manufacturing method of the same
US20120325671A2 (en) * 2010-12-17 2012-12-27 Tel Nexx, Inc. Electroplated lead-free bump deposition
US20120161312A1 (en) * 2010-12-23 2012-06-28 Hossain Md Altaf Non-solder metal bumps to reduce package height
WO2012131861A1 (ja) * 2011-03-28 2012-10-04 千住金属工業株式会社 鉛フリーはんだボール
US9597752B2 (en) * 2015-03-13 2017-03-21 Mediatek Inc. Composite solder ball, semiconductor package using the same, semiconductor device using the same and manufacturing method thereof
US20170053858A1 (en) * 2015-08-20 2017-02-23 Intel Corporation Substrate on substrate package

Also Published As

Publication number Publication date
CN106601709A (zh) 2017-04-26
US20170110392A1 (en) 2017-04-20
CN106601709B (zh) 2022-01-11

Similar Documents

Publication Publication Date Title
TW201715689A (zh) 半導體封裝結構及其製造方法
US8530360B2 (en) Method for low stress flip-chip assembly of fine-pitch semiconductor devices
US9224713B2 (en) Semiconductor device and manufacturing method thereof
US10229894B2 (en) Semiconductor package structure and semiconductor process
CN107104055B (zh) 半导体装置和其制造方法
US9263426B2 (en) PoP structure with electrically insulating material between packages
TWI631679B (zh) 表面固著半導體元件、晶片級半導體封裝組件及表面固著方法
US8377745B2 (en) Method of forming a semiconductor device
US20020155637A1 (en) Flip chip interconnected structure and a fabrication method thereof
JP6004441B2 (ja) 基板接合方法、バンプ形成方法及び半導体装置
KR20150065160A (ko) 패키지 온 패키지 구조체에서의 휨 제어
KR102121176B1 (ko) 반도체 패키지의 제조 방법
TWI722307B (zh) 具有多層囊封物之半導體裝置及相關系統、裝置及方法
US8274153B2 (en) Electronic component built-in wiring substrate
KR101208028B1 (ko) 반도체 패키지의 제조 방법 및 이에 의해 제조된 반도체 패키지
KR20140078541A (ko) 패키지 구조 및 패키지 방법
US10950586B2 (en) Semiconductor devices having upper and lower solder portions and methods of fabricating the same
CN101853835A (zh) 倒装芯片封装及其制造方法
CN105810603A (zh) 形成用于芯片堆叠的体积减少的互连的方法及其互连
CN103050449A (zh) 封装件及其制法
JP2003100810A (ja) 半導体装置とその製造方法
TWI672782B (zh) 半導體晶片之製造方法
TWI529881B (zh) The structure and method of composite carrier board for chip - scale wafer - level package
TWI355724B (en) Flip chip package structure for reducing substrate
TWI435426B (zh) 半導體立體封裝構造