TW201640620A - 包括局部絲線通道之電阻式記憶體單元、包括電阻式記憶體單元之裝置及其製造方法 - Google Patents

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拉維 皮拉瑞斯提
尼洛依 穆可吉
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布萊恩 道爾
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Abstract

電阻式記憶體單元被敘述。在一些實施例中，電阻式記憶體單元包括具有其中形成一或多個細絲的內部區域之開關層。在一些情況下，細絲僅形成在開關層之內部區域內。製造此種電阻式記憶體單元和包括此種單元之裝置的方法也被敘述。

Description

包括局部絲線通道之電阻式記憶體單元、包括電阻式記憶體單元之裝置及其製造方法
本發明有關於包括局部絲線通道之電阻式記憶體單元。包括所述電阻式記憶體單元之裝置以及製造此種電阻式記憶體單元的方法也被敘述。
電阻式記憶體(例如電阻式隨機存取記憶體(ReRAM或RRAM))一般包括複數個電阻式記憶體單元。此種單元可以為以兩端點裝置的形式，其中相對的絕緣開關層或介質定位於兩導電電極之間。在一些情況下，裝置包括一個電晶體(1T)或一個二極體(1D)以及一個電阻(1R)，產生1T1R或1D1R配置。RRAM之電阻式記憶體單元可以在兩個不同狀態之間改變，高電阻狀態(HRS)其可以代表OFF或0狀態；以及低電阻狀態(LRS)其可以代表ON或1狀態。在許多情形中重置過程被用來使用重置電壓切換RRAM裝置之一或多個單元 至HRS，以及設定過程被用來使用設定電壓切換RRAM裝置之一或多個單元至LRS。
一些電阻式記憶體裝置基於單獨電阻式記憶體單元之開關層中絲線通道(以下稱為細絲)的形成與斷絲而操作。此種裝置(指的是絲線電阻式記憶體)需要初始形成製程的執行，在期間相對高的電壓壓力(稱為形成電壓)被施加到電阻式記憶體單元之開關層內最初造成的空缺以形成一或多個細絲。此種細絲可在單元之導電電極之間提供低電阻通道，且因此可將單元置於低電阻狀態。在形成製程之後，細絲可能分別透過應用重置及設定電壓而損壞並再次形成，從而切換單元在高電阻和低電阻狀態之間。
儘管現行絲線電阻式記憶體已顯示出一些希望，形成製程的執行可能導致電阻式記憶體單元之開關層內產生無法預測的數量及分佈的細絲。例如，形成製程的執行可在一個電阻式記憶體單元之開關層內產生均勻分佈的第一(例如，5)數目細絲，但在另一個電阻式記憶體單元中可能任意地或不均勻分佈地產生第二(例如，8)細絲。此外由形成製程產生的細絲的尺寸在絲線電阻式記憶體裝置之複數個電阻式記憶體單元內和/或中可能明顯地不同。其結果是，此種裝置之電阻式記憶體單元之電特性(例如，設定和/或重置電壓)可以彼此有很大的不同。
100,300‧‧‧電阻式記憶體單元
101‧‧‧底電極
102,302,402‧‧‧開關層
102’,302’,402’‧‧‧開關層前驅物
103‧‧‧頂電極
200,600,800‧‧‧前驅物
201,409‧‧‧空缺
202‧‧‧材料
203,313,413‧‧‧細絲
307,407‧‧‧第一側
307’,407’‧‧‧第二側
309‧‧‧氧空缺
310‧‧‧保護層
400‧‧‧單元
414‧‧‧損壞的細絲
420‧‧‧氧交換層
500,700,900‧‧‧方法
1001‧‧‧基板
1002‧‧‧凹溝
1003,M1,M2‧‧‧互連
1004‧‧‧存取洞
1100‧‧‧運算系統
1102‧‧‧母板
1104‧‧‧處理器
1106‧‧‧通訊晶片
1108‧‧‧ReRAM
W,W1‧‧‧寬度
IR‧‧‧內部區域
OR1‧‧‧第一外部區域
OR2‧‧‧第二外部區域
D1,D2‧‧‧距離
如以下詳細敘述進行並參照圖式，所申請保護的主體之實施例的特徵和優點將變得顯而易見，其中相似的數字表示相似的部分，且其中：第1圖為電阻式記憶體單元結構之一範例之結構的高階圖。
第2A-2D圖逐步示出用於形成電阻式記憶體單元之一範例製程。
第3圖描繪與本發明一致的電阻式記憶體單元之一範例的結構。
第4圖描繪與本發明一致的電阻式記憶體單元之另一範例的結構。
第5圖為與本發明一致的形成電阻式記憶體單元之一方法之範例操作的流程圖。
第6A-6D圖逐步示出與第5圖之方法一致的電阻式記憶體單元之形成。
第7圖為與本發明一致的形成電阻式記憶體單元之另一方法之範例操作的流程圖。
第8A-8D圖逐步示出與第7圖之方法一致的電阻式記憶體單元之形成。
第9圖為與本發明一致的形成積體電路之一方法之範例操作的流程圖。
第10A-10G圖逐步示出與第9圖之方法一致的積體電路之形成。
第11圖描繪包括與本發明一致的一或多個電阻式記憶體單元之電阻式記憶體的運算系統的一範例。
雖然下面詳細敘述將參照說明性實施例進行，許多替代、修改及變化對於那些本領域具通常知識者將是顯而易見的。
【發明內容及實施方式】
本文使用的用語「之上(over)」、「之下(under)」、「之間(between)」及「上(on)」指的是參考其它層或組件的材料層或組件的相對位置。例如，配置於另一層之上(之上或上方(above))或之下(下方(below))的一層可直接與另一層接觸或是可具有一或多個中間層。此外，配置於兩其它層之間的一層可直接與此兩其它層接觸或可由一或多個其它層分開(例如，藉由一或多個中間層)。同理，除非明確有相反的指示，一特徵鄰近另一特徵可能與鄰近特徵直接接觸，或可能由一或多個中間特徵與鄰近特徵分開。相反的，用於「直接在上面」或「直接在下面」被使用來表示一材料層係分別與另一材料層之較高表面或較低表面直接接觸。同樣地，用語「直接鄰近」意旨兩特徵彼此直接接觸。
如在先前技術中簡要地說明，使用例如用於資訊之短期或長期儲存的電阻式隨機存取記憶體(RRAM)之電阻式記憶體的興趣日益增加。一般而言，電阻式記憶體包括可在高電阻狀態(HRS)或ON狀態及 低電阻狀態(LRS)或OFF狀態之間變化的複數個電阻式記憶體單元(例如回應於應用之電壓)。資訊可因此以邏輯1和0的形式被儲存在此種裝置中(例如，藉由適當地控制裝置中電阻式記憶體之狀態)。
參照前文製成的第1圖，其為電阻式記憶體單元100之一範例之結構的高階圖。儘管即時的討論集中在電阻式記憶體單元100本身的特徵，但應可理解的是複數個電阻式記憶體單元100可被耦接和/或以其它方式配置而形成電阻式記憶體，例如RRAM或其它合適的記憶體。
如第1圖所示，電阻式記憶體單元100(例如，RRAM單元)包括底(第一)電極101、開關層102以及頂(第二)電極103。開關層102形成在底電極101上，以及頂電極103形成在開關層102上。底電極101可被連接至電性接地，以及頂電極103可被連接至電壓源V。電壓源可藉由例如1T1R中的電晶體或1D1R配置中的二極體施加。但不限於，在一些實施例中開關層102直接形成在底電極101上以及頂電極103直接形成在開關層102上。
在其中電阻式記憶體單元100為絲線電阻式記憶體單元的情況下，開關層102可由含有複數個氧空缺的氧化物形成。例如以及將在後面敘述，開關層102可完全地或部分地由次化學計量氧化物形成，其被了解為是沒有含有氧之化學計量的氧化物。根據其中開關層102形成 的方式，氧或其它空缺可在沉積時被包括在開關層102中，或它們可接著開關層102(或者，更具體而言，其前驅物)之形成(例如，沉積)被引入。
在任何情形中，形成製程可被應用以導致開關層102內的空缺形成絲線通道(例如，其降低單元100之電阻)。在形成製程之後，重置並設定電壓可被施加以損壞並再次形成絲線通道，切換電阻式記憶體單元在OFF(HRS)和ON(LRS)狀態之間。如先前技術所述，於形成製程期間，開關層102內產生之絲線通道之數目、尺寸和位置(分佈)在電阻式記憶體單元之間可能有很大的不同。其結果，電阻式記憶體裝置中的電阻式記憶體單元的電特性可能有很大的不同，這可能是不希望的。
為了進一步解釋上述所提到的問題參照所製的第2A-D圖，其逐步地示出電阻式記憶體單元之形成的範例，其中在形成製程之執行之前未行使開關層內空缺分佈的控制。如第2A圖所示，電阻式記憶體單元之形成可開始於提供單元前驅物200。如圖所示，前驅物200包括底電極101、開關層前驅物102’、以及頂電極103，其通常如第1圖所示及上述的方式配置。
在第2A圖之範例中，前驅物200具有完整寬度W，其相同於或大致相同於開關層前驅物102’之寬度。開關層前驅物102’更包括複數個空缺201(例如，氧空缺)，其分佈在開關層前驅物102’之材料202內。在這方面且將在下面進一步解釋的，所有的或部分的開關層前 驅物102’可包括或由次化學計量氧化物形成，其被了解為是沒有含有氧之化學計量的氧化物。
如第2圖中進一步所示，空缺201被分佈橫過開關層前驅物102’之整個寬度，且因此橫過前驅物200之完整寬度W。此外，當與鄰近底電極101及開關層前驅物102’之介面的空缺201濃度相比，鄰近開關層前驅物102’及頂電極103之介面的空缺201濃度相對地高。如可以理解的，此種分佈可由例如初始地由化學計量氧化物形成開關層前驅物102’、由導電的且與氧反應之電極材料形成頂電極103、以及熱處理所得的結構而獲得。在熱處理期間，頂電極103之電極材料(或頂電極103和開關層前驅物102’之間的插入的氧交換層)可與開關層前驅物102’中至少一部分之氧反應，例如導致氧空缺201之形成於靠近頂電極103和開關層102之間的介面，如第2A圖大致地示出。
為了形成絲線電阻式記憶體單元，形成製程可執行在前驅物200上(或者，更具體地，在交換層前驅物102’)。一般而言，形成製程的執行可導致絲線通道(細絲)形成在開關層前驅物102’內，導致開關層102之形成，如第2B圖大致地示出。如本文所使用，用語「形成製程」指的是在該製程中(相對高的)電壓施加至電阻式單元前驅物(或更特別是，其開關層前驅物)，使得在開關層前驅物內的空缺形成一或多個絲線通道。參數和在電阻式記憶體之情況的形成製程之執行方式為本領域眾所 皆知的，因此不在本文中討論。在任何情況下，形成製程之結果可被理解為含有一或多個細絲之開關層的形成。如可理解的，此種細絲之形成可在電阻式記憶體單元之底和頂電極之間提供低電阻通道，因此降低單元之電阻且使單元置於低電阻(例如，ON)狀態。在第2B圖所示之概念，其示出在開關層102中細絲203的產生響應於在前驅物200上形成製程的執行。
接續於形成製程的執行，電阻式記憶體單元分別藉由重置和設定電壓的應用在OFF狀態(HRS)和ON狀態(LRS)之間切換。如第2C圖所示，至開關層102之重置電壓應用可能損壞細絲203，從而增加開關層102之電阻，且置電阻式記憶體單元於OFF(HRS)狀態。接著且如第2D圖所示，至開關層102之設定電壓之應用(例如，相對於重置電壓為相同值但為相反的極性)可導致細絲203的重新形成，從而減少開關層102之電阻且置電阻式記憶體單元於ON(LRS)狀態。
在考慮上述內容，再次參考其中於第2B圖中示出的在前驅物200上形成製程的結果。如所示，在此範例中形成製程之執行導致含有4條細絲203之開關層102的形成。理應了解到，本說明僅為示例的目的，由形成製程之執行而形成於在前驅物200上的細絲203的數量、尺寸及分佈從單元至單元間有很大的不同。也就是，在第一及第二前驅物200上執行相同或相似的形成製程在它們相應的開關層內可導致不同數量、尺寸和/或分佈的細絲形 成。例如，取代第2B圖所示之形成4條細絲，在其它(例如，第二)前驅物200上之形成製程的執行可導致8條細絲的產生。除此之外，在第一前驅物上由形成製程之執行形成的細絲之尺寸和/或分佈可不同於在第二前驅物上由相同/相似形成製程的執行形成的細絲之尺寸和/或分佈，即使第一和第二前驅物可能具有相同或實質上相同的結構。
當那些結合第2A-2D圖所敘述的單元被使用來形成如RRAM之電阻式記憶體裝置時，這種變化可能導致問題。事實上這種變化可能導致例如在此種裝置中之複數個單元之設定和重置電壓的電特性彼此間有很大的不同，有可能阻礙裝置的性能。不希望受理論的束縛，相信至少一些在細絲形成中的變化可能歸因於在電阻式記憶體單元前驅物之開關層前驅物(例如，前驅物200)中氧空缺的分佈。也就是，因為在開關層前驅物102’內氧空缺之濃度和分佈從前驅物200至前驅物200有明顯地不同，當執行形成製程時相信此種變化導致無法預測的細絲數目、尺寸和分佈的產生。
在考慮上述內容，本發明係有關於電阻式記憶體單元、裝置及其形成方法，其中在單元前驅物之開關層內空缺的分佈在形成製程之執行前被控制。從下面討論將變得顯而易見，控制在單元前驅物中空缺之分佈可使得形成製程導致一或多個細絲的產生定位在開關層之特定區域內。除此之外在一些實施例中，控制在前驅物中空缺的 分佈也能夠使形成製程有利於在特定區域內產生可預測之細絲數目，且在一些情況下，細絲的形成具有相似的物理特性(例如，寬度、外貌等等)。其結果，本文敘述的技術可使複數個電阻式記憶體單元之產生表現出相對一致的電特性(例如，設定電壓、重置電壓等等)，例如由於在它們相應的開關層內相同或相似數目、尺寸和/或分佈的細絲。
在考慮上述內容，本發明之一方面係有關於其中絲線通道局限化在開關層之特定區域內的電阻式記憶體單元。在這方面，參考其中示出與本發明一致之電阻式記憶體單元之一範例結構的第3圖，在適當的前驅物上形成製程的執行後之情況中。如所示，電阻式記憶體單元300包括底(第一)電極101、形成在底電極101上的開關層302、以及形成在開關層302上的頂(第二)電極103。為清楚起見，對於單元300之電連接(例如，接地、電壓源等等)並沒有繪示在第3圖中。
如第3圖進一步所示，單元300具有完整寬度W，其可以為任何合適的寬度。在一些實施例中，完整寬度W範圍從約1奈米(nm)至約300奈米。在一些實施例中單元300之完整寬度W範圍從約1奈米至約100奈米，或甚至從約1奈米至約50奈米。
底電極101和頂電極103可為任何合適的電極材料。可用來形成底電極101和/或頂電極103之合適材料的非限制範例，提及的金屬如鋁、銅、鈦、鎢、釕、 銠、鈀、銀、鋨、銥、鉑和金，金屬氮化物如氮化鈦、氮化鉭、它們的組合等等。
底電極101和頂電極103之厚度可大範圍變化，且任何合適的厚度可被使用。在一些實施例中，底電極和頂電極可具有厚度範圍從約2奈米至約50奈米，例如約2奈米至約25奈米。同樣地，開關層302之厚度(及另一個本文敘述的開關層)可大範圍變化。在一些實施例中，開關層302(或其它本文敘述的開關層)可具有厚度範圍從約2奈米至約50奈米，例如約2奈米至約25奈米。在此範例中，開關層302包括第一側307及第二側307、內部區域(IR)、第一外部區域(OR1)及第二外部區域(OR2)。如所示，第一和第二外部區域可鄰近(例如，直接地鄰近)於內部區域(IR)。考慮到這一點，內部區域(IR)可大致地設置於第一和第二側307、307’之間。內部區域(IR)可具有第一和第二側(未標註)，其中內部區域(IR)之第一側由距離D1間隔開第一側307，內部區域(IR)之第二側由距離D2間隔開第二側307’，且D1和D2為單元300之整體寬度W之一部分或百分比。例如在一些實施例中，D1和/或D2的範圍可從W之約10至約40%。因此例如，其中W為50奈米(nm)，D1和/或D2的範圍可從約5奈米至約20奈米。當然此種具體數值僅為了示例性，且D1和D2可以為任何合適的距離。
應該注意到第3圖之範例中，D1和D2被示 出為相同或實質上相同。應了解到此種說明僅為清楚起見，且D1和D2不需要相同或實質上相同。事實上本發明設想了其中D1和D2為相同或不同的實施例，且可根據所需而進行調整。例如，在一些實施例中D1和D2為可調整使得水平地定位內部區域(IR)在開關層302內所需的位置。例如，這可藉由調整控制的氧化製程之參數而被實現，這將在後面討論。
如前述可以理解的以及如第3圖進一步所示，內部區域(IR)具有寬度(W1)小於單元300和/或開關層302之整體寬度(W)。在一些實施例中，W1範圍從大於0至約100奈米，例如從大於0至約30奈米、從大於0至約15奈米或即使從0至約10奈米。但不限於，在一些實施例中W1為約10奈米。在其它用語中，在一些實施例中的W1為單元300和/或開關層302之整體寬度(W)之一部分或百分比。因此例如，在一些實施例中W1範圍從W的10至約40%，例如從W的10至約30%。
開關層302之至少一部份可由次化學計量氧化物形成。如本文所使用，用語「次化學計量氧化物」指的是不含有化學計量的氧之氧化物。在其它用語中，用語次化學計量氧化物指的是其中至少一部份的氧被去除的氧化物，留下氧空缺在其中。可被使用之次化學計量氧化物的非限制性範例包括但不限制於氧化鉿(HfO2-x)、氧化鉭(Ta2O5-x)、氧化鎳(NiO2-x)、氧化鎢(III) (W2O3-x)、氧化鎢(IV)(WO2-x)、氧化鎢(IV)(WO3-x)、五氧化二鎢(W2O5-x)、氧化鈦(TiO2-x)、氧化鋯(ZrO2-x)、氧化釩(VO2-x)、氧化銅(II)(CuO1-x)、氧化鋁(Al2O3-x)、它們的組合等等，其中x大於或等於對應之化學計量氧化物之完整化學計量氧含量的約25%。因此在HfO2-x中，x大於或等於約0.5。
例如以及如第3圖所示，在一些實施例中開關層302之內部區域(IR)可由次化學計量氧化物材料形成，例如那些上面所提到的。不受限制，在一些實施例中的開關層302係由氧化鉿(HfO2-x)、氧化鉭(Ta2O5-x)或它們的組合所形成，其中x大於或等於氧化物之完整化學計量氧含量約5%。也就是，在HfO2-x的情況下，x可能大於或等於約0.1，而在Ta2O5-x的情况下，x可大於或等於約0.25。
在一些實施例中，第一和第二外部區域(OR1、OR2)可由實質化學計量氧化物形成或包括實質化學計量氧化物。如本文所使用，用語「實質化學計量氧化物」指的是含有完整化學計量的氧之氧化物，或其中在氧化物中氧的莫耳分率(mole fraction)不同於化學計量小於5%。可被使用來形成第一和第二外部區域(OR1、OR2)之合適的實質化學計量氧化物之非限制範例包括但不限制於上述標示之適合用作次化學計量氧化物的氧化物，但其中x為0或小於在相關氧化物中氧之化學計量5%。因此例如，在一些實施例中，第一和第二外部區域 OR1、OR2可由實質化學計量HfO2-x形成，其中x之範圍從0至小於0.1(即，2之5%)。在其它實施例中，第一和第二外部區域OR1、OR2可由實質化學計量Ta2O5-x形成，其中x之範圍從0至小於0.25(即，5之5%)。
在任何情況中，因為開關層302之至少一部分為次化學計量氧化物或包括次化學計量氧化物，開關層302可包括複數個氧空缺。這個概念示出於第3圖，其中開關層302被示出為包括複數個氧空缺309。不受限制，氧空缺較佳地局限化/集中在開關層302之內部區域(IR)，如第3圖大致地示出。
如將在下面詳細敘述，在內部區域(IR)內氧空缺的局限化可由在底電極(101)上次化學計量氧化物層的沉積來實現(例如，透過化學氣相沉積(CVD)、金屬有機CVD、反應的CVD、反應式濺鍍、原子層沉積(atomic layer deposition)等等)，例如使得複數個氧空缺分佈在整個開關層302之整個寬度。次化學計量氧化物之沉積層可接著被處理，例如透過其中沉積層之側邊暴露在含有氧之大氣中的受控氧化製程，例如退火製程期間。由於此種暴露，氧空缺靠近第一和第二側面307、307’(例如，在第一和第二外部區域(OR1、OR2)內可被氧佔據，而(例如，在內部區域(IR))進一步從第一和第二側307、307’向內定位的氧空缺可能保持未佔據。在這方式中，氧空缺可被局限在內部區域(IR)內。
在開關層102以受控氧化製程處理的情況 下，單元300可選擇地進一步包括保護層310。一般而言，保護層310可由氧不可滲透材料形成。此種材料之範例包括但不限制於二元和三元金屬氮化物，例如氮化鈦、氮化鉭、氮化鋁鈦、氮化鉭鋁、例如碳化鈦之金屬碳化物、它們的組合等等。當保護層310被使用時，它們可被沉積或以其它方式形成而覆蓋開關層302之暴露側之全部或一部分，例如第一和第二側307、307’。例如，在開關層302已經進行了受控氧化製程之後，保護層310可被沉積而覆蓋側邊307、307’之全部或一部分。因為保護層310為氧不可滲透，它們可限制或防止暴露開關層302(或更具體地第一和第二側307、307’)於可存在於周圍大氣中的氧中。
不論哪種保護層310被使用，形成電壓可被施加至結果前驅物(或更具體地至其中的開關層前驅物)，從而產生其中氧空缺形成一或多個細絲在其內部區域(IR)內的開關層。這個概念示出於第3圖中，其示出單元300(例如，在形成製程之後)包括單一細絲313在內部區域(IR)內。在一些實施例中，細絲313僅形成在內部區域(IR)內。
應注意到在第3圖中繪示之單一細絲313僅為示範性的，且任何合適數目的細絲313可形成在內部區域(IR)內。事實上本發明設想了其中響應於形成或設定電壓多個(例如，2、3、4、5等等)細絲形成在開關層之內部區域(IR)的實施例。不受限制，在一些實施例 中，本文所敘述之開關層前驅物被配置為使得僅單一細絲響應於應用形成或設定電壓(例如，小於或等於約1.5V)形成在開關層302中。在一些實施例中，單一細絲僅形成在內部區域(IR)，且提供低電阻通道使單元300置於低電阻(ON)狀態。在任何情況下，形成在開關層中302之細絲(例如，響應於形成或設定電壓)可由重置電壓之應用而損壞，從而使單元300置於高電阻(OFF)狀態。
無論當單元前驅物暴露於形成電壓時或當單元300暴露於設定電壓時(即，當單元300係在ON(LRS)狀態時)形成的細絲303數量，其可能需要控制在開關層102內此種細絲的位置和/或分佈。考慮到這一點，在一些實施例中，單元300(或其前驅物)可以被配置為使得細絲303僅形成在開關層102之一或多個預定區域內，例如內部區域(IR)。例如且如第3圖所示，單元300可被配置為使得一或複數個細絲313僅形成在內部區域IR之寬度W1內。
現在參照第4圖，其敘述與本發明一致的電阻式記憶體單元之另一範例的結構。如所示，單元400包括幾個與單元300相同的組件。例如，單元400包括底電極101及頂電極103，其特徵相同於上面有關於第3圖所述。此外，單元400包括開關層402(例如，在形成製程之執行之後)，其形成在底電極且包括內部區域(IR)、第一和第二外部區域(OR1、OR2)、第一和第二側 (407、407’)以及局限化在內部區域(IR)內之複數個空缺409。開關層402之特徵大致相同於上面有關於第3圖之開關層302之相應的組件所述。因此，此種特徵的詳細描述不再重覆。此外，當單元400之前驅物暴露於形成電壓(或單元400暴露於設定電壓)，一或多個細絲413可形成在其內部區域(IR)內，使單元400置於低電阻(ON)狀態。細絲413之特徵和特性大致相同於那些細絲313，且因此細絲413之詳細敘述不再重覆。
在考慮上述內容，單元400不同於單元300為單元400也包括氧交換層(OEL)420。與上述討論一致，OEL 420可包括材料或由材料形成，該材料可能與在開關層402或其前驅物中的氧反應和/或已經先前反應。可被使用來形成OEL 420之合適材料的非限制範例包括金屬，例如鉿、鈦、鉭以及它們的組合。當然這些被標示的材料僅為了示例性，且其它合適的材料可被使用。可以理解的是，這樣的材料可能與在開關層402或其前驅物中的氧反應，例如從而形成它們相應的氧化物(例如，氧化鉿、氧化鈦、氧化鉭、它們的組合等等)。
OEL 420的厚度可以有很大的變化，且OEL之任何合適的厚度可被使用。在一些實施例中，OEL 420之厚度的範圍從大於0至約20奈米，例如大於0至約15奈米，或甚至大於0至約10奈米
OEL 420之寬度可能有很大的不同，只要其小於單元400的總寬度(W)。不受限制，在一些實施例 中，OEL 420具有與開關層402之內部區域(IR)之寬度(W1)相同或實質相同的寬度。因此，OEL 420之寬度的範圍從大於0至約100奈米，例如從大於0至約30奈米、從大於0至約15奈米或甚至從大於0至約10奈米。不受限制，在一些實施例中，OEL 420的寬度約為10奈米。
如將在下面詳細敘述，OEL 420可實現在開關層402之內部區域(IR)內局限化空缺的替代方法。例如代替使用如上面有關第3圖之簡述的受控氧化處理，開關層402之內部區域(IR)內氧空缺的局限化可以在開關層402之前驅物上於所需的位置由OEL 420之選擇性形成來部分地實現。
更具體的且將在後面更進一步詳細敘述，氧空缺的局限化可藉由形成開關層402之前驅物、沉積OEL 420在前驅物上以及處理所得結構以使OEL 420之材料與開關層402之前驅物中的氧反應來完成。在這方面，開關層402之前驅物可藉由沉積實質化學計量氧化物(例如那些上面所提到的)之沉積層在底電極101上而形成。OEL 420可隨後形成在開關層前驅物之一部分上(例如，藉由選擇性沉積或其它合適的製程)。頂電極103可隨後形成在OEL 420及任何開關層前驅物暴露的部分上。所得前驅物可接著被處理，例如用熱處理(例如，退火)製程。
在熱處理製程期間或響應於熱處理製程，OEL 420可與在開關層前驅物中的氧反應，消耗來自實質化學 計量氧化物的氧以形成開關層前驅物。這個反應可被局限在靠近OEL 420和開關層前驅物之間介面的區域。這反應的結果可能是含有複數個氧空缺409之次化學計量氧化物區域的形成，其中次化學計量氧化物驅物大致設置在OEL 420之下。此外，在OEL 420中氧反應材料之至少一部分可被轉換為相應的氧化物，如上面所討論。當OEL 420和開關層402之前驅物中的氧之間的反應可被限制和/局限在靠近開關層402和OEL 420之間介面的區域(即，一般在OEL 420之下的區域)，內部區域(IR)之尺寸和配置以及第一和第二外部區域(OR1、OR2)可藉由調整OEL 420之位置和/或尺寸而控制。接著，形成製程可被應用以導致形成開關層402，其含有由空缺409形成的一或多個細絲。
值得注意的是，OEL 420的使用可避免使用以保護開關層402之第一和第二側407、407’免於暴露於氧之保護層310的需要。這是在其中單元400形成在凹溝內之實例中更是如此，其中凹溝之側壁可接觸和保護第一和第二側407、407’免於暴露於氧。不受限制，在一些實施例中，當OEL被使用於與本發明一致之電阻式記憶體單元的製造時，如那些第3圖中所示之保護層被省略。
本發明另一方面係有關於製造與本發明一致的電阻式記憶體單元的方法。在這方面參考了第5圖，其為製造如在第3圖中顯示和敘述的電阻式記憶體單元之結構的方法之範例之範例操作的流程圖。為了簡潔及易於了 解，第5圖之操作方法將結合第6A-6D圖敘述。
如第5圖所示，方法500開始於方塊501。方法可接著進行到方塊502，其中電阻式記憶體單元前驅物被形成。合適的電阻式記憶體單元前驅物之一範例顯示於第6A圖。如所示，前驅物600包括底電極101、形成在底電極101上之開關層302’、以及形成在開關層前驅物302’上之頂電極。
底電極101可由例如藉由沉積或其它的形成合適的電極材料在基板(例如，其表面上、形成其中的凹溝內等)上而形成。底電極101之沉積可以以任何合適的方式進行，例如透過化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、濺鍍、原子層沉積(atomic layer deposition，ALD)、分子束磊晶(molecular beam epitaxy，MBE)、上述的組合等等。
在底電極101的形成之後，開關層前驅物302’可被形成。在本案中，開關層前驅物302’可以以次化學計量氧化物之一或多個層的形式，例如那些之前所敘述的。考慮到這一點，開關層前驅物302’可藉由沉積一或多個次化學計量氧化物層在底電極101之上表面而形成。開關層前驅物302’之沉積可以以任何合適的方式執行，例如由CVD、PVD、ALD、MBE、反應式濺鍍、它們的組合等等。在任何情況中，開關層前驅物302’可包括複數個氧空缺在其中。這個概念示出於第6A圖，其中開關層前驅物 302’被示出為包括空缺309。
可替代地，開關層前驅物302’可由沉積一或多個化學計量氧化物層在底電極101上而形成。在此種沉積後，頂電極103可被形成在整個開關層前驅物302之表面之上，如第6A圖所示。在這實施例中，頂電極可由一或多個電極材料(例如，鈦、鎢等等)層形成或包括一或多個電極材料層，其中電極材料為導電的且與開關層前驅物302中的氧反應。其結果是，頂電極103之至少一部分可作為氧交換層(OEL)。在此種實施例中，熱可在頂電極103之形成期間或之後被施加，使得導致頂電極103之材料之至少一部分與開關層前驅物302’中的氧反應，導致空缺309之形成。
儘管眾多的空缺分佈可以想到，在第6A圖之實施例中空缺309分佈橫過開關層前驅物302’之整個寬度且靠近其上表面。在這種情況下且進一步參考第5圖，方法500可從方塊502進行至方塊503，一旦單元前驅物600已被提供。根據方塊503，開關層前驅物302’可被進行以形成具有內部區域(IR)具有寬度(W1)之開關層302以及第一和第二外部區域(OR1、OR2)，如前面所述。更具體地，受控氧化製程可被執行以暴露開關層前驅物302’之第一和第二側(未表示在第6A-6D圖)於含有氧的大氣。如上所討論，在此種暴露氧在大氣中的期間可佔據靠近開關層前驅物302’之第一和第二側的氧空缺309，例如轉換在此(等)區域中的次化學計量氧化物為 實質化學計量氧化物。相反的，在開關層前驅物302’之內部區域內之空缺可能不受影響。
在一些實施例中，受控氧化製程可包括在含氧的大氣中暴露開關層前驅物302’之側邊及退火前驅物600，從而局限氧空缺309在開關層前驅物302之內部區域(IR)內。在這種情況下，退火溫度範圍可以從攝氏約300至約600度。合適的含氧的大氣之非限制範例包括含有從大於0至5%的氧之以及從約5%至約95%的氮之大氣，其中整個大氣壓力範圍從約0.1至約2大氣，例如從約0.1至約1大氣。
這個概念由第6B圖示出，其示出前驅物600在它已進行了受控氧化製程之後，如第6B圖所示，在受控氧化之後，靠近開關層前驅物302’之第一和第二側之氧空缺309已經由氧佔據，導致包括實質化學計量氧化物之第一和第二外部區域的形成以及其中留下氧空缺309之內部區域(IR)被局限。在這種情況下，內部區域(IR)的寬度可以關聯到再受控氧化製程之後開關層前驅物302’內留下的氧空缺寬度。替代地或可選擇地，其中相對少的氧空缺留在第一和/或第二外部區域，W可關聯到形成在開關層前驅物302’內次化學計量氧化物之連續區域的寬度。
在此方面，留下氧空缺(或次化學計量氧化物之連續區域)之寬度可能有很大的不同，且可由調整受控氧化製程之參數而控制。例如如果退火時間保持恆定，次化學計量氧化物之留下氧空缺/連續區域的寬度(以及 因此W1)可能減少作為在含有氧之大氣中氧的分壓增加。同樣如果在大氣中氧的分壓保持恆定，次化學計量氧化物之留下氧空缺/連續區域的寬度(以及因此W1)可隨著退火時間增加而減少。不受限制，在一些實施例中，在受控氧化製程之後次化學計量氧化物之留下氧空缺/連續區域的寬度(以及因此W1)範圍從大於0至約100奈米，例如從大於0至約50奈米、從大於0至約25奈米、從大於0至約15奈米或甚至從大於0至約10奈米。
回到第5圖，在受控氧化製程方法500之執行後可選擇地進行至選擇方塊504，其中開關層302之側邊可由一或多個保護層保護。這個概念示出於第6B-D圖，其描繪保護層310之使用來隔離開關層302之側邊與非需要的氧暴露。在這方面，保護層310可以以氧不可滲透材料(例如，氮化鈦)的一或多個層的形式。當使用時，保護層310可以以任何合適的方式沉積，例如由上面提到的沉積製程。
一旦保護層310形成(或如果不需要保護層310)，方法500可進行至方塊505，其中形成製程可被執行在第6B圖之結構。更具體地，形成電壓可被施加至第6B圖之結構，例如透過電壓源連接至頂電極103。在此實施例中且如前面所述，底電極101可連接至接地。響應於開關層前驅物302’之形成電壓之應用，空缺309可形成一或多個細絲，導致開關層302之產生。
更具體地，在一些實施例中，形成電壓之應 用可導致開關層302之形成，其中一或多個細絲形成在其內部區域內。這個概念由第6B和6C圖示出，其描繪由形成電壓之應用之電阻式記憶體單元300的形成。如第6C圖所示，在這實施例中，包括單一細絲313在內部區域(IR)內之開關層302響應於至開關層前驅物302’之形成電壓的應用被建立，但如上所指出任何合適數目的細絲可以形成。不受限制，開關層前驅物302’可配置成使得響應於形成電壓，含有單一或限制數目之細絲的開關層可被形成。在一些實施例中，此種細絲之形成可被限制於開關層302之內部區域(IR)。在任何情況下，可理解的是細絲313提供了在開關層302內之低電阻路徑，且因此使電阻式記憶體單元300置於低電阻(ON)狀態。
此時電阻式記憶體單元可藉由電壓之應用(例如重置並設定電壓)而在低電阻(ON)和高電阻(OFF)狀態之間切換。在這方面，方法500可以進行到可選方塊506，據此，一個可選的重置電壓可以被施加於第6圖之結構。一般而言，重置電壓可以為任何足夠以損壞細絲313且使電阻式記憶體單元置於高電阻(OFF)狀態之合適的電壓。不受限制，在一些實施例中，所施加的重置電壓範圍小於0至約-12伏，例如小於0至約-6伏、從小於0至約-3伏、或甚至從小於0至約-1.5伏。在一些實施例中，範圍從0至約-1.5伏的重置電壓可被使用來損壞細絲313。
前述概念示出於第6C及6D圖。如第6C圖 所示，細絲313可從頂電極103延伸至底電極101，藉此提供在此種電極之間提供低電阻路徑。如第6D圖所示，於重置電壓之應用，細絲313可被損壞以形成損壞的細絲314。
此時，方法500可從可選的方塊506進行至可選的方塊507，其中設定電壓可被施加至第6D圖之結構。如上所討論，設定電壓可以為足夠導致在開關層302內之一或多個細絲再次形成的任何電壓。不受限制，在一些實施例中，所施加的設定電壓範圍從大於0至約12伏，例如從大於0至約6伏、從大於0至約3伏、或甚至從大於0至約1.5伏。在一些實施例中，範圍從0至約1.5伏的設定電壓可被使用來再次形成細絲313，例如從損壞的細絲314。
接續重置和/或設定電壓之應用(或如果此種應用不需要)，方法500可進行到方塊508並結束。
現在參考第7圖，其為製造與本發明一致之電阻式記憶體單元之另一方法之範例操作的流程圖，在此情況下電阻式記憶體單元之結構顯示及敘述於上述第4圖中。為了簡潔及易於了解，第7圖之方法的操作將結合第8A-8D圖敘述。
如第7圖中所示，方法700開始於方塊701。接著可進行到方塊702，其中電阻式記憶體單元前驅物可被形成702。合適的電阻式記憶體單元前驅物之一範例顯示於第8A圖中。如所示，前驅物800包括底電極101、 形成在底電極101上的開關層前驅物402’、形成在開關層前驅物402’之上表面之一部分上的氧交換層(OEL)420、以及形成在開關層前驅物402’上且環繞OEL 420之頂電極103。
前驅物800之底電極101可藉由例如沉積合適的電極材料在基板上(例如，其表面上其內形成之凹溝內等等)而形成。底電極101之沉積可以以任何合適的方式進行，例如透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、濺鍍、原子層沉積(ALD)、分子束磊晶(MBE)、上述的組合等等。
接在底電極101之形成之後，開關層前驅物402’可被形成。在本案中，開關層前驅物302’可以為以實質化學計量氧化物之一或多層之形式，例如前面所敘述。考慮到這一點，開關層前驅物402’可以以任何合適的方式形成，例如透過CVD、PVD、ALD、MBE、反應式濺鍍、它們的組合等等沉積實質化學計量氧化物層在底電極101之上表面上。
OEL 420可接著沉積或以其它方式形成在開關層前驅物402’之上表面的至少一部份上。雖然OEL 420可以以任何合適方式形成，在一些實施例中，OEL 420藉由透過額外的沉積製程(例如，CVD、PVD、ALD、濺鍍、它們的組合等等)沉積氧反應材料之一或多層在開關層前驅物402’上形成。不受限制，在一些實施例中，OEL 420藉由部分遮住開關層前驅物402’上表面之一部分、沉 積氧反應材料在開關層前驅物402’之未遮住部分以及去除遮罩而形成。可替代地，在一些實施例中，OEL可藉由沉積氧反應材料之保形層(conformal layer)在開關層前驅物402’之上表面、及蝕刻保形層以形成具有所需尺寸之OEL而形成。在任何前面所示之情況下，在一些實施例中，OEL 420之尺寸可以相同於或相似於開關層內待形成之內部區域(IR)的尺寸。
頂電極103可接著被形成，例如藉由沉積電極材料之保形層在開關層前驅物402’和OEL 420之暴露表面。因此，OEL 420可被嵌入在頂電極103和開關層前驅物402’之間。考慮到這一點，在前驅物800之一些實施例中，頂電極103由導電、但不與氧反應(或不高度反應)之材料形成。如可理解的，此種材料的使用可限制或防止形成頂電極103之材料與在開關層前驅物402’中的氧反應。也就是，此種材料的使用可限制或防止頂電極103被當作為另一氧交換層。考慮到這一點，在此種實施例中可被使用來形成頂電極103材料之非限制範例包括二元和三元金屬氮化物，例如氮化鈦、氮化鉭、氮化鋁鈦、氮化鉭鋁。
回到第7圖，一旦電阻式記憶體單元前驅物(例如，前驅物800)被提供，方法從方塊702進行到方塊703。依據方塊703，電阻式記憶體單元前驅物可被處理以形成氧空缺在其中的開關層前驅物內。
更具體地且參照第8A和8B圖，前驅物800 可以進行熱處理/退火製程，使得導致OEL 420之材料與在開關層前驅物402’中的氧反應，其結果如大致地示出於第8B圖中在開關層前驅物409內含有氧空缺409之次化學計量氧化物之內部區域(IR)的形成。在一些實施例中，熱處理製程包括在惰性(例如，氮、氬、稀有氣體等等)大氣中退火前驅物800。此種退火可被執行在例如溫度範圍從攝氏約200至約600度(例如約攝氏300至約600度)、以及持續足夠使在OEL 420中之氧反應材料之至少一部份與在開關層前驅物402’之氧反應的一段時間。如前面所解釋，此種反應可導致在開關層前驅物402’內之次化學計量氧化物之(例如，連續)區域之形成、且轉換OEL 420之至少一部份的材料為相應的氧化物。
如上面有關於第4圖之敘述，在OEL 420和開關層前驅物(例如，開關層前驅物402’)中的氧之間的反應可被局限/限制於靠近彼等之間介面的區域。其結果，待形成內部區域(IR)之尺寸和置放、以及開關層之鄰近第一和第二外部區域(OR1、OR2，未標示在第8A-8D圖)可藉由調整OEL 420之位置和/或尺寸、以及熱處理製程的參數被控制。在這方式中，顯著地控制可透過藉由應用熱處理製程形成在開關層前驅物402’內次化學計量氧化物(內部)區域之放置和尺寸被發揮。
回到至第7圖，接著熱處理製程，方法可進行到方塊704，其中形成製程可被施加以產生含有一或多個從空缺409形成之細絲的開關層402，如在第8C圖中 大致地示出。根據方塊704進行之形成製程係相同或實質相同於上述有關於第5圖之方塊505所敘述的形成製程。形成製程之詳細敘述因此沒有必要重覆。一般而言，形成製程可包括施加形成電壓至第8圖之結構，例如透過連接至頂電極103之電壓源。響應於形成電壓之應用，空缺409可形成一或多個細絲403在所得開關層402內，如前面敘述及第8C圖中大致地示出。
值得注意的是，第8C圖示出其中單一細絲413被建立在開關層402之內部區域(IR)內之實施例，此種圖示是用於示例的目的，任何數目細絲可以形成。不受限制，開關層前驅物402’可被配置以響應於形成電壓，單一或限制的數目之細絲可被形成在開關層402內。在一些實施例中，此種細絲之形成可被侷限/限制在開關層402之內部區域(IR)。在任何情況下，其可以理解的是細絲413在開關層402內提供低電阻路徑，且因此使電阻式記憶單元400置於低電阻(ON)狀態。
此時電阻式記憶體單元400可藉由電壓(例如，重置和設定電壓)之應用在低電阻(ON)和高電阻(OFF)狀態之間切換。因此，方法700可進行至可選的方塊705和706，據此其可選的重置和設定電壓可被施加至第8C圖之電阻式記憶體單元400。施加到電阻式記憶體單元400的重置和/或設定電壓的細節相同於或實質相同於上面有關於第5圖之可選的方塊506和507的敘述。此種細節因此不在本文重覆是為了簡潔的目的。在任何情 況下，重置電壓之應用可導致細絲413損壞，其結果為第8D圖所示之損壞的細絲414。接續的設定電壓之應用可導致細絲413的再次形成。
為進一步解釋上述概念，本發明現在將進行說明在積體電路、電阻式隨機存取記憶體或其它裝置的情況下形成電阻式記憶體單元之具體製程之一範例。因此參考第9圖，其為形成與本發明一致的電阻式記憶體單元之方法之範例操作的流程圖。為了清楚，第9圖之操作將連結第10A-10G圖敘述，其逐步地示出與本發明一致的在基板(例如，積體電路裝置的基板)上之電阻式記憶體單元之形成。
如第9圖中所示，方法900開始於方塊901。方法可接著進行到方塊902，其中用於後續電阻式記憶體單元之形成的基板被提供。這個概念大致顯示在第10A圖中，其描繪具有凹溝1002形成於其中的基板1001。一般而言，基板1001可包括介電或絕緣材料之一或多個層或以介電或絕緣材料之一或多個層的形式。可被使用來形成基板1001的適合的介電/絕緣材料之非限制範例包括：絕緣氧化物，例如二氧化矽(SiO2)、碳摻雜氧化物(CDO)、氮化矽(SiN)；例如全氟環丁烷或聚四氟乙烯(PTFE)之有機化合物；氟矽酸鹽玻璃(FSG)；例如倍半矽氧烷和矽氧烷之有機矽酸酯、有機矽酸鹽玻璃；它們的組合等等。凹溝1002可以以任何合適的方式形成在基板1001中。例如，凹溝1002可藉由選擇性蝕刻製程蝕 刻基板1001形成。
如第10A圖進一步所示，兩層之互連(M1、M2)形成在基板1001中。此外，互連1003形成在凹溝1002內。如所示，互連M1、M2及1003由形成基板1001之介電/絕緣材料環繞。互連M1、M2及1003可由導電材料形成(例如，銅、鈷、鉬、銠、鈹、鉻、錳、鋁、銀、金、它們的組合等等之金屬)，其可以任何合適的方式沉積或其它方式形成(例如，透過金屬化製程)。凹溝1002、互連M1、M2及1003之尺寸可由給定目標應用或最終用途訂製。雖然未顯示，在一些實施例中互連1003可連接或以其它方式耦接至電性接地。
雖然僅一凹溝1002描繪在第10A圖中，理應了解到此種圖示僅為示例的目的，且任何合適數目的凹溝1002可被形成。事實上本發明設想其中複數個(例如，百個、千個、百萬個或甚至數十億個)凹溝1002形成在基板1001中的實施例，其中每個凹溝容置電阻式記憶體單元。
回到第9圖，方法可從方塊902進行至方塊903，據此底電極可形成。這個概念顯示在第10B圖，其描繪底(第一)電極101形成在凹溝1002內，且在這情況下在互連1003之上表面上。底電極可由那些上面所述之電極材料形成或包括那些上面所述之電極材料，且以任何合適方式沉積。在此範例中，保形沉積製程可被使用來形成底電極101之保形層在基板1001之表面之上以及在 凹溝1002內。緊接此種沉積，平坦化製程可被施加以從基板1001的凹溝1002之外側區域去除保形層的一部分。如果需要，選擇性蝕刻製程可被施加以蝕刻凹溝1002內之底電極101至所需的厚度，和/或用以去除底電極101之可能形成在凹溝1002之側壁上的部分。
回到第9圖，方法可從方塊903進行到方塊904，據此開關層前驅物被形成。這個概念顯示在第10C圖，其描繪在凹溝1002內開關層前驅物302’之形成。如前所述，開關層前驅物302’可以為或包括一或多層的次化學計量氧化物，其可本質地形成為被沉積的開關層前驅物302’，或其可接續此種沉積形成。因此例如，開關層前驅物302’可由沉積次化學計量氧化物之保形層在底電極101和基板1001之表面上形成，例如透過反應式濺鍍或其它合適的沉積製程。替代地或額外地，開關層前驅物可藉由沉積實質化學計量氧化物之保形層在底電極101和基板1001上、沉積氧反應材料(例如，OEL層)在化學計量氧化物之保形層上以及熱處理所得結構使得氧反應材料之保形層與實質化學計量氧化物層中的氧反應而形成。在任一情況下，平坦化製程可被施加以從基板1001之上表面去除沉積的保形層。選擇性蝕刻或其它去除製程也可以被應用以從凹溝1002之側壁去除沉積的開關層前驅物材料，導致第10C圖之結構。
再次回到第9圖，方法可從方塊904進行到方塊905，其中頂電極可形成在開關層前驅物上。這個概 念顯示在第10D圖，其描繪在開關層前驅物302’之上表面上頂電極103之形成。可被使用來形成頂電極103之材料的本性已在前面敘述，所以不會重覆。同樣地，頂電極103可以以大致相同於底電極102的方式形成。因此例如，頂電極103可藉由建立電極材料之保形層在基板1001上及開關層前驅物302’之上表面上的金屬化製程而形成。平坦化和/或蝕刻製程可被使用以從基板1001之表面及(如果需要/必須)從凹溝1002之側壁去除電極材料，導致第10D圖中所示之結構的產生。
再次回到第9圖，方法可從方塊905進行到方塊906，其中存取洞可被形成以暴露開關層前驅物302’之側邊。這個概念顯示在第10E圖，其示出存取洞1004之形成。在這範例中，存取洞1004顯示為從靠近頂電極103之基板1001之上表面延伸至開關層前驅物302’第一和第二側(未標示)。應理解到在第10E圖中存取洞1004之位置和配置僅為示例目的，且存取洞1004可以形成在任何合適的位置且具有任何合適的配置。在一些實施例中，存取洞1004可使用選擇性蝕刻或其它材料去除製程(例如，光蝕刻(photolithography)、濕式/乾式蝕刻等等)而形成，其可去除基板1001之材料且暴露開關層前驅物302’之側邊。
存取洞1004之尺寸可有相當大的變化，且可針對以適應特定的應用或最終用途。考慮到這一點且將在下面敘述，存取洞1004可被使用在受控氧化製程以暴露 開關層前驅物302’於含有氧之大氣之側邊。因此，暴露於含有氧之大氣中開關層前驅物302’之側邊的程度可受存取洞1004之尺寸的影響。考慮到這一點，在一些實施例中，存取洞1004具有平均寬度範圍從約5奈米至約50奈米，例如約5奈米至約25奈米或甚至約5奈米至約10奈米。
回到第9圖，方法可從方塊906進行到方塊907，於是受控氧化製程可被執行在第10E圖之結構上。如上所討論，受控氧化製程在一些實施例中包括暴露開關層前驅物之側邊於含有氧之大氣中、以及退火該結構而前驅物之側邊因此暴露。在一些實施例中，第10E圖之結構在溫度範圍從約300至約600度之溫度含有約5%的氧及約95%的氮之大氣中退火。與前面討論一致，受控氧化製程可導致靠近開關層前驅物302’之側邊的氧空缺被氧佔據，導致內部區域(IR)之形成且鄰近第一和第二外部區域，其中氧空缺位在內部區域(IR)內。
方法可接著從方塊907進行到方塊908，其中開關層前驅物可被保護。開關層前驅物之保護可被執行，例如藉由根據方塊906以氧不可滲透材料填充全部或部分的存取洞1004形成。這個概念顯示在第10F圖，其描繪存取洞1004被填充有氧不可滲透材料(例如，TiN)層310。存取洞1004可以任何適當方式以氧不可滲透材料來完全或部分填充。例如，存取洞1004可藉由沉積氧不可滲透材料之保形層在基板1001之表面之上以及在存取洞 1004內而以氧不可滲透材料來填充。平坦化和/或蝕刻製程可接著被使用來從基板1001之表面去除氧不可滲透材料，導致第10F圖中所示之結構的產生。
此時方法可以從方塊908進行到方塊909，其中形成製程可與本發明一致被執行以轉換開關層前驅物為開關層。因此例如，耦合至頂電極103之電壓源可被使用來施加形成電壓至第10F圖之結構，導致具有包括由氧空缺形成之一或多個細絲(例如，在第3圖中大致地示出)之內部區域的開關層的產生。這個概念顯示在第10G圖，其大致描繪開關層前驅物302’變為開關層302的轉換之形成。此時方法可以進行到方塊910及結束。
接續形成製程，重置和設定電壓可選擇地被施加以損壞及再次形成細絲在開關層302內，如前面所述。在這方式中，所產生的電阻式記憶體單元可在低電阻(ON)和高電阻(OFF)狀態之間切換，根據需要。
本發明另一方面係有關於包括含有與本發明一致的電阻式記憶體單元之積體電路(例如電阻式記憶體裝置)之運算系統。在這方面參考第11圖，其根據範例實施例示出實施使用本文所揭露之技術形成的積體電路30結構或裝置之運算系統1100。可以看出，運算系統1100容置母板1102。母板1102可包括數個組件，包含但不限制於處理器1104及至少一通訊晶片1106，每一通訊晶片可以物理地及電性地與母板1102耦合，或以其他方式整合在其中。如將理解的，母板1102可以是例如任何 的印刷電路板(printed circuit board)，無論是主板、安裝在主板上的子板或系統1100之唯一板等等。
根據其應用，運算系統1100可包括其它可能有或可能沒有物理性地及電性地與母板1102耦合的一或多個其它組件。這些其它組件可包括，但不限制於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM、ReRAM 1108等等)、圖形處理器(graphics processor)、數位訊號處理器(digital signal processor)、密碼處理器(crypto processor)、晶片組(chipset)、天線(antenna)、顯示器、觸控螢幕顯示器、觸控螢幕控制器(touchscreen controller)、電池、音頻編解碼器(audio codec)、視頻編解碼器(video codec)、功率放大器(power amplifier)、全球定位系統(global positioning system，GPS)裝置、羅盤(compass)、加速度計(accelerometer)、陀螺儀(gyroscope)、揚聲器(speaker)、相機(camera)以及大容量存儲裝置(mass storage device)(例如，硬碟機(hard disk drive)、光碟(compact disk，CD)、數位影音光碟(digital versatile disk，DVD)等等)。任何包括在運算系統1100中之組件可包括一個或多個使用本文敘述的技術形成之積體電路結構或裝置(例如一或多個電阻式記憶體單元)。
通訊晶片1106實現用於傳送資料到運算系統1100和從運算系統1100傳送資料之無線通訊。用語「無 線」及其衍生詞可用於描述電路、裝置、系統、方法、技術、通訊通道等等，其可以藉由使用通過非固體介質的調變電磁輻射通訊資料。該用語不是暗示相關裝置不包含任何線，儘管一些實施例可能沒有包含線。通訊晶片1106可以實現任何數目的無線標準或協定，包括但不限制於，Wi-Fi(IEEE802.11族)、WiMAX(IEEE802.16族)、IEEE 802.20、長期演進技術(LTE)、Ev-25 DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、彼等之衍生物、以及指定為3G、4G、5G及更新者的任何其他無線協定。運算系統1100可包含多個通訊晶片1106。例如，第一通訊晶片1106可專用於距離較短的無線通訊，例如Wi-Fi與藍芽，以及第二通訊晶片1106可專用於距離較長的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
運算系統1100之處理器1104可包括封裝其內之積體電路晶粒。在一些實施例中，處理器1104之積體電路晶粒包括實施一或多個與本發明一致的積體電路結構或裝置(例如，一或多個電阻式記憶體單元)之板上電路。用語「處理器」可指其處理例如來自暫存器和/或記憶體之電子資料以將該等電子資料轉換成可儲存於暫存器和/或記憶體之其他電子資料的任何裝置或裝置之一部份。
通訊晶片1106也可以包括封裝在通訊晶片 1106內之積體電路晶粒。根據一些範例實施例，通訊晶片1106之積體電路晶粒包括一或多個與本發明一致的積體電路結構或裝置(例如，一或多個電阻式記憶體單元)。
在各種實施中，運算系統1100可以為膝上型電腦(laptop)、簡易筆記型電腦(netbook)、筆記型電腦(notebook)、智慧型手機(smartphone)、平板電腦(tablet)、個人數位助理(personal digital assistant，PDA)、超級行動個人電腦(ultra-mobile PC)、行動電話(mobile phone)、桌上型電腦(desktop computer)、伺服器(server)、印表機(printer)、掃描器(scanner)、螢幕(monitor)、機頂盒(set-top box)、娛樂控制單元(entertainment control unit)、數位相機(digital camera)、隨身音樂播放器(portable music player)、數位錄影機(digital video recorder)或任何其它電子裝置其處理資料或採用一個或多個本發明一致的積體電路結構或裝置(例如，一或多個非平面電阻式記憶體單元)。
範例
下面範例列舉與本發明一致的其它實施例。
範例1：根據這個範例，其提供一種形成電阻式記憶體單元的方法，包含：形成第一電極；在該第一電極上形成具有完整寬度W的開關層前驅物，該開關層前 驅物包含第一及第二側；在該開關層前驅物上形成第二電極；以及處理該開關層前驅物以形成內部區域及鄰近該內部區域之第一及第二外部區域，其中在該處理之後：該內部區域包含含有複數個氧空缺之次化學計量(sub-stoichiometric)氧化物；該內部區域具有小於該開關層之完整寬度W之寬度W1；以及該第一及第二外部區域各包含實質化學計量氧化物；執行形成製程以形成包含至少一細絲的開關層，其中至少一細絲僅出現在該內部區域之該寬度W1內。
範例2：這個範例包括任何或全部的範例1之特徵，其中：形成該開關層前驅物包含在該第一電極上沉積該次化學計量氧化物層；以及該處理包含暴露該開關層前驅物之該第一及第二側於含有氧之大氣，從而以氧佔據在該次化學計量氧化物之該層中靠近該開關層之該第一及第二側的至少一部分的氧空缺，從而形成該內部區域和該第一及第二外部區域。
範例3：這個範例包括任何或全部的範例2之特徵，且進一步包括在該開關層前驅物之該第一及第二側上形成保護層。
範例4：這個範例包括任何或全部的範例3之特徵，其中該保護層包含氧不可滲透材料。
範例5：這個範例包括任何或全部的範例4之特徵，其中該保護層係二元或三元金屬氮化物、金屬碳化物或它們的組合。
範例6：這個範例包括任何或全部的範例2之特徵，其中該處理更包括在含有氧之該大氣中熱處理該開關層前驅物。
範例7：這個範例包括任何或全部的範例6之特徵，其中該熱處理執行在範圍從約300至約600℃的溫度。
範例8：這個範例包括任何或全部的範例2之特徵，且更包含提供基板，該基板包含具有凹溝形成其中的介電質材料，其中：形成該開關層前驅物包含沉積次化學計量氧化物層在該凹溝內，使得該開關層前驅物之該第一及第二側分別地接觸該凹溝之相對側壁；以及該暴露包含形成一或多個存取洞在該介電質中以暴露該開關層前驅物之該第一及第二側之至少一部份，以及在包含氧之該大氣中熱處理該所得的結構。
範例9：這個範例包括任何或全部的範例1之特徵，且更包含在該開關層前驅物上形成氧交換層(OEL)，使得該OEL之至少一部份介於該第二電極和該開關層前驅物之間，其中在該處理之後，該內部區域設置在該OEL之下。
範例10：這個範例包括任何或全部的範例9之特徵，其中該OEL具有相應於W1之寬度。
範例11：這個範例包括任何或全部的範例9之特徵，其中：形成該開關層前驅物包含在該第一電極上沉積實質化學計量氧化物層；以及該處理包含熱處理該 OEL及該開關層前驅物，使得形成該內部區域實質地在該OEL底下。
範例12：這個範例包括任何或全部的範例1之特徵，其中W1係平均寬度，且範圍從大於0至約40奈米(nm)。
範例13：這個範例包括任何或全部的範例12之特徵，其中W1範圍從大於0至約10奈米。
範例14：這個範例包括任何或全部的範例9之特徵，其中該OEL包括選自由鉿(Hf)、鈦(Ti)、鉭(Ta)、或它們的一個或多個組合所組成的群組中的金屬。
範例15：這個範例包括任何或全部的範例1之特徵，其中該次化學計量氧化物係從選自下列之次化學計量金屬氧化物所形成：由次化學計量之氧化鉿(HfO2-x)、氧化鉭(Ta2O5-x)、氧化鎳(NiO2-x)、氧化鎢(III)(W2O3-x)、氧化鎢(IV)(WO2-x)、氧化鎢(IV)(WO3-x)、五氧化二鎢(W2O5-x)、氧化鈦(TiO2-x)、氧化鋯(ZrO2-x)、氧化釩((VO2-x)、氧化銅(II)(CuO1-x)、氧化鋁(Al2O3-x)，或一或多個它們的組合所組成的群組，其中x大於或等於相關化學計量氧化物之完整化學計量氧含量的約25%。
範例16：這個範例包括任何或全部的範例1之特徵，其中：該內部區域之第一側間隔該開關層之該第一側距離D1；該內部區域之第二側間隔該開關層之該第 二側距離D2；D1和D2可能相同或不同；以及D1和D2各者的範圍為大於0奈米至大約50奈米。
範例17：這個範例包括任何或全部的範例1之特徵，其中：該形成製程導致該些氧空缺形成單一細絲在該內部區域內。
範例18：這個範例包括任何或全部的範例1之特徵，其中在該形成製程執行之後，該方法包括執行重置處理以損壞至少一細絲。
範例19：這個範例包括任何或全部的範例18之特徵，其中在該重置處理執行之後，該方法更包括執行設定處理以再次形成該細絲在該內部區域內。
範例20：根據此範例其提供一種電阻式記憶體單元包含：第一電極；形成在該第一電極上的開關層，其具有完整寬度W；形成在該開關層上之第二電極；其中：該開關層包含第一側、第二側、內部區域以及鄰近該內部區域之第一及第二外部區域，該內部區域包含次化學計量氧化物，該第一及第二外部區域包含實質化學計量氧化物；以及內部區域具有寬度W1小於該開關層之完整寬度W。
範例21：這個範例包括任何或全部的範例20之特徵，其中該次化學計量氧化物包含複數個氧空缺。
範例22：這個範例包括任何或全部的範例21之特徵，其中該電阻式記憶體單元係在ON和OFF條件之間可重新配置以響應施加的電壓；以及當該電阻式記憶體 單元在該ON條件中時，該複數個氧空缺之至少一部份只形成至少一細絲在該內部區域之該寬度W1內。
範例23：這個範例包括任何或全部的範例22之特徵，其中該電阻式記憶體單元在該OFF條件中，該至少一細絲損壞。
範例24：這個範例包括任何或全部的範例20之特徵，且更包含在該開關層之該第一及第二側上的保護層。
範例25：這個範例包括任何或全部的範例24之特徵，其中該保護層包括氧不可滲透材料。
範例26：這個範例包括任何或全部的範例25之特徵，其中該氧不可滲透材料係二元或三元金屬氮化物、金屬碳化物或它們的組合。
範例27：這個範例包括任何或全部的範例20之特徵，且更包含基板，該基板具有凹溝形成於其中的介電質材料，該凹溝包含相對側壁，其中該第一電極、該第二電極以及該開關層形成在該凹溝內。
範例28：這個範例包括任何或全部的範例27之特徵，且更包括分別延伸至該開關層之該第一和第二側之第一和第二存取洞，其中該第一和第二存取洞係至少部分地填充有氧不可滲透材料。
範例29：這個範例包括任何或全部的範例28之特徵，其中該氧不可滲透材料係二元或三元金屬氮化物、金屬碳化物或它們的組合。
範例30：這個範例包括任何或全部的範例20之特徵，更包含形成在該開關層上的氧交換層(OEL)，使得該OEL之至少一部份介於該第二電極及該開關層之間，其中該內部區域設置在該OEL之下。
範例31：這個範例包括任何或全部的範例30之特徵，其中該OEL具有相應於W1之寬度。
範例32：這個範例包括任何或全部的範例20之特徵，其中W1係平均寬度，且範圍從大於0至約40奈米(nm)。
範例33：這個範例包括任何或全部的範例32之特徵，其中W1範圍從大於0至約10奈米。
範例34：這個範例包括任何或全部的範例30之特徵，其中該OEL包括選自鉿(Hf)、鈦(Ti)、鉭(Ta)、或它們的一個或多個組合所組成的群組中的金屬。
範例35：這個範例包括任何或全部的範例20之特徵，其中該次化學計量氧化物係從選自下列之次化學計量氧化物所形成：由次化學計量之氧化鉿(HfO2-x)、氧化鉭(Ta2O5-x)、氧化鎳(NiO2-x)、氧化鎢(III)(W2O3-x)、氧化鎢(IV)(WO2-x)、氧化鎢(IV)(WO3-x)、五氧化二鎢(W2O5-x)、氧化鈦(TiO2-x)、氧化鋯(ZrO2-x)、氧化釩((VO2-x)、氧化銅(II)(CuO1-x)、氧化鋁(Al2O3-x)，或一或多個它們的組合所組成的群組，其中x大於或等於相關化學計量氧化物之 完整化學計量氧含量的約25%。
範例36：這個範例包括任何或全部的範例20之特徵，其中：該內部區域之第一側間隔該開關層之該第一側距離D1；該內部區域之第二側間隔該開關層之該第二側距離D2；D1和D2可能相同或不同；以及D1和D2各者的範圍為大於0奈米至大約50奈米。
範例37：這個範例包括任何或全部的範例20之特徵，其中當該電阻式記憶體單元在該ON條件中時，該開關層包含單一細絲在該內部區域之該寬度W1內。
範例38：根據這個範例，其提供一種運算裝置，其包含處理器及記憶體，該記憶體包含至少電阻式記憶體單元，該電阻式記憶體單元包含：第一電極；形成在該第一電極上的開關層，其具有完整寬度W；形成在該開關層上之第二電極；其中：該開關層包含第一側、第二側、內部區域以及鄰近該內部區域之第一及第二外部區域，該內部區域包含次化學計量氧化物，該第一及第二外部區域包含實質化學計量氧化物；以及該內部區域具有寬度W1小於該開關層之完整寬度W。
範例39：這個範例包括任何或全部的範例38之特徵，其中該次化學計量氧化物包含複數個氧空缺。
範例40：這個範例包括任何或全部的範例39之特徵，其中該電阻式記憶體單元係在ON和OFF條件之間可重新配置以響應施加的電壓；以及當該電阻式記憶體單元在該ON條件中時，該複數個氧空缺之至少一部份只 形成至少一細絲在該內部區域之該寬度W1內。
範例41：這個範例包括任何或全部的範例40之特徵，其中該電阻式記憶體單元在該OFF條件中，該至少一細絲損壞。
範例42：這個範例包括任何或全部的範例38之特徵，且更包括在該開關層之該第一和第二側上的保護層。
範例43：這個範例包括任何或全部的範例38之特徵，其中該保護層包括氧不可滲透材料。
範例44：這個範例包括任何或全部的範例43之特徵，其中該氧不可滲透材料係二元或三元金屬氮化物、金屬碳化物或它們的組合。
範例45：這個範例包括任何或全部的範例38之特徵，其中該電阻式記憶體單元包含基板，該基板具有凹溝形成於其中的介電質材料，該凹溝包含相對側壁，其中該第一電極、該第二電極以及該開關層形成在該凹溝內。
範例46：這個範例包括任何或全部的範例45之特徵，其中該電阻式記憶體單元更包括分別延伸至該開關層之該第一和第二側之第一和第二存取洞，其中該第一和第二存取洞係至少部分地填充有氧不可滲透材料。
範例47：這個範例包括任何或全部的範例46之特徵，其中該氧不可滲透材料係二元或三元金屬氮化物、金屬碳化物或它們的組合。
範例48：這個範例包括任何或全部的範例38之特徵，其中該電阻式記憶體單元更包含形成在該開關層上的氧交換層(OEL)，使得該OEL之至少一部份介於該第二電極及該開關層之間，其中該內部區域設置在該OEL之下。
範例49：這個範例包括任何或全部的範例48之特徵，其中該OEL具有相應於W1之寬度。
範例50：這個範例包括任何或全部的範例38之特徵，其中W1係平均寬度，且範圍從大於0至約40奈米(nm)。
範例51：這個範例包括任何或全部的範例50之特徵，其中W1範圍從大於0至約10奈米。
範例52：這個範例包括任何或全部的範例48之特徵，其中該OEL包括選自鉿(Hf)、鈦(Ti)、鉭(Ta)、或它們的一個或多個組合或它們的一個或多個氧化物所組成的群組中的金屬。
範例53：這個範例包括任何或全部的範例38之特徵，其中該次化學計量氧化物係由選自次化學計量之氧化鉿(HfO2-x)、氧化鉭(Ta2O5-x)、氧化鎳(NiO2-x)、氧化鎢(III)(W2O3-x)、氧化鎢(IV)(WO2-x)、氧化鎢(IV)(WO3-x)、五氧化二鎢(W2O5-x)、氧化鈦(TiO2-x)、氧化鋯(ZrO2-x)、氧化釩((VO2-x)、氧化銅(II)(CuO1-x)、氧化鋁(Al2O3-x)，或一或多個它們的組合所組成的群組中的次 化學計量氧化物，其中x大於或等於相關化學計量氧化物之完整化學計量氧含量的約25%。
範例54：這個範例包括任何或全部的範例38之特徵，其中：該內部區域之第一側間隔該開關層之該第一側距離D1；該內部區域之第二側間隔該開關層之該第二側距離D2；D1和D2可能相同或不同；以及D1和D2各者的範圍為大於0奈米至大約50奈米。
範例55：這個範例包括任何或全部的範例40之特徵，其中當該電阻式記憶體單元在該ON條件中時，該開關層包含單一細絲在該內部區域之該寬度W1內。
本文中所採用之用語和表達詞被使用作為敘述之用語且不是作為限制用語，在使用這些語和表達詞並沒有意圖排除所示和描述的特徵(或其部分)的任何均等物，並且應當了解到申請專利範圍之範圍內的各種修改是可能的。因此，申請專利範圍旨在涵蓋所有此種均等物。各種特徵、方面及實施例已在本文敘述。如本領域具通常知識者可以理解到特徵、方面及實施例易受到與彼此的組合、以及變化和修改，本發明應因此可以被認為包括這樣的組合、變化和修改。
101‧‧‧底電極
103‧‧‧頂電極
300‧‧‧電阻式記憶體單元
302‧‧‧開關層
307‧‧‧第一側
307’‧‧‧第二側
309‧‧‧氧空缺
310‧‧‧保護層
313‧‧‧細絲
W,W1‧‧‧寬度
IR‧‧‧內部區域
OR1‧‧‧第一外部區域
OR2‧‧‧第二外部區域
D1,D2‧‧‧距離

Claims (25)

  1. 一種形成電阻式記憶體單元的方法，包含：形成第一電極；在該第一電極上形成具有完整寬度W的開關層前驅物，該開關層前驅物包含第一及第二側；在該開關層前驅物上形成第二電極；以及處理該開關層前驅物以形成內部區域及鄰近該內部區域之第一及第二外部區域，其中在該處理之後：該內部區域包含含有複數個氧空缺之次化學計量(sub-stoichiometric)氧化物；該內部區域具有小於該開關層之該完整寬度W之寬度W1；以及該第一及第二外部區域各包含實質化學計量氧化物；執行形成製程以形成包含至少一細絲的開關層，其中至少一細絲僅出現在該內部區域之該寬度W1內。
  2. 如申請專利範圍第1項所述之方法，其中：形成該開關層前驅物包含在該第一電極上沉積該次化學計量氧化物層；以及該處理包含暴露該開關層前驅物之該第一及第二側於含有氧之大氣，從而以氧佔據在該次化學計量氧化物之該層中靠近該開關層之該第一及第二側的至少一部分的氧空缺，從而形成該內部區域和該第一及第二外部區域。
  3. 如申請專利範圍第2項所述之方法，更包含在該 開關層前驅物之該第一及第二側上形成保護層，其中該保護層包含氧不可滲透材料。
  4. 如申請專利範圍第2項所述之方法，其中該處理更包含在含有氧之該大氣中熱處理該開關層前驅物。
  5. 如申請專利範圍第2項所述之方法，更包含提供基板，該基板包含具有凹溝形成其中的介電質材料，其中：形成該開關層前驅物包含沉積次化學計量氧化物之層在該凹溝內，使得該開關層前驅物之該第一及第二側分別地接觸該凹溝之相對側壁；以及該暴露包含形成一或多個存取洞在該介電質中以暴露該開關層前驅物之該第一及第二側之至少一部份，以及在包含氧之該大氣中熱處理該所得的結構。
  6. 如申請專利範圍第1項所述之方法，更包含在該開關層前驅物上形成氧交換層(OEL)，使得該OEL之至少一部份介於該第二電極和該開關層前驅物之間，其中在該處理之後，該內部區域設置在該OEL之下。
  7. 如申請專利範圍第6項所述之方法，其中：形成該開關層前驅物包含在該第一電極上沉積實質化學計量氧化物層；以及該處理包含熱處理該OEL及該開關層前驅物，使得形成該內部區域實質地在該OEL底下。
  8. 如申請專利範圍第1項所述之方法，其中：該形成製程導致該些氧空缺形成單一細絲在該內部區 域內。
  9. 一種電阻式記憶體單元，包含：第一電極；形成在該第一電極上的開關層，其具有完整寬度W；形成在該開關層上之第二電極；其中：該開關層包含第一側、第二側、內部區域以及鄰近該內部區域之第一及第二外部區域，該內部區域包含次化學計量氧化物，該第一及第二外部區域包含實質化學計量氧化物；以及該內部區域具有寬度W1小於該開關層之完整寬度W。
  10. 如申請專利範圍第9項所述之電阻式記憶體單元，其中該次化學計量氧化物包含複數個氧空缺。
  11. 如申請專利範圍第10項所述之電阻式記憶體單元，其中該電阻式記憶體單元係在ON和OFF條件之間可重新配置以響應施加的電壓；以及當該電阻式記憶體單元在該ON條件中時，該複數個氧空缺之至少一部份形成至少一細絲在該內部區域之該寬度W1內。
  12. 如申請專利範圍第11項所述之電阻式記憶體單元，其中該電阻式記憶體單元在該OFF條件中，該至少一細絲損壞。
  13. 如申請專利範圍第9項所述之電阻式記憶體單 元，更包含在該開關層之該第一及第二側上的保護層。
  14. 如申請專利範圍第9項所述之電阻式記憶體單元，更包含基板，該基板包含具有凹溝形成其中的介電質材料，該凹溝包含相對側壁，其中該第一電極、該第二電極及該開關層形成在該凹溝內。
  15. 如申請專利範圍第9項所述之電阻式記憶體單元，更包含形成在該開關層上的氧交換層(OEL)，使得該OEL之至少一部份介於該第二電極及該開關層之間，其中該內部區域設置在該OEL之下。
  16. 如申請專利範圍第11項所述之電阻式記憶體單元，其中當該電阻式記憶體單元在該ON條件中時，該開關層包含單一細絲在該內部區域之該寬度W1內。
  17. 一種運算裝置，其包含處理器及記憶體，該記憶體包含至少電阻式記憶體單元，該電阻式記憶體單元包含：第一電極；形成在該第一電極上的開關層，其具有完整寬度W；形成在該開關層上之第二電極；其中：該開關層包含第一側、第二側、內部區域以及鄰近該內部區域之第一及第二外部區域，該內部區域包含次化學計量氧化物，該第一及第二外部區域包含實質化學計量氧化物；以及該內部區域具有寬度W1小於該開關層之完整寬度 W。
  18. 如申請專利範圍第17項所述之運算裝置，其中該次化學計量氧化物包含複數個氧空缺。
  19. 如申請專利範圍第18項所述之運算裝置，其中：該電阻式記憶體單元係在ON和OFF條件之間可重新配置以響應施加的電壓；以及當該電阻式記憶體單元在該ON條件中時，該複數個氧空缺之至少一部份形成至少一細絲在該內部區域之該寬度W1內。
  20. 如申請專利範圍第17項所述之運算裝置，其中當該電阻式記憶體單元在該OFF條件中，該至少一細絲損壞。
  21. 如申請專利範圍第17項所述之運算裝置，更包含在該開關層之該第一及第二側上的保護層，其中該保護層包含氧不可滲透材料。
  22. 如申請專利範圍第17項所述之運算裝置，其中該電阻式記憶體單元更包含基板，該基板包含具有凹溝形成其中的介電質材料，該凹溝包含相對側壁，其中該第一電極、該第二電極以及該開關層形成在該凹溝內。
  23. 如申請專利範圍第17項所述之運算裝置，其中該電阻式記憶體單元更包含形成在該開關層上的氧交換層(OEL)，使得該OEL之至少一部份介於該第二電極及該開關層之間，其中該內部區域設置在該OEL之下。
  24. 如申請專利範圍第17項所述之運算裝置，其中：該內部區域之第一側間隔該開關層之該第一側距離D1；該內部區域之第二側間隔該開關層之該第二側距離D2；D1和D2可能相同或不同；以及D1和D2各者的範圍為大於0奈米至大約50奈米。
  25. 如申請專利範圍第19項所述之運算裝置，其中當該電阻式記憶體單元在該ON條件中時，該開關層包含單一細絲在該內部區域之該寬度W1內。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10355205B2 (en) 2014-12-18 2019-07-16 Intel Corporation Resistive memory cells including localized filamentary channels, devices including the same, and methods of making the same
US10516109B2 (en) 2014-12-24 2019-12-24 Intel Corporation Resistive memory cells and precursors thereof, methods of making the same, and devices including the same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI563502B (en) * 2015-04-27 2016-12-21 Winbond Electronics Corp Resistive random access memory
KR102638056B1 (ko) * 2016-06-15 2024-02-20 에스케이하이닉스 주식회사 스위치 및 그 제조 방법과, 이를 포함하는 저항성 메모리 셀 및 전자 장치
US11283018B2 (en) * 2019-03-27 2022-03-22 Tetramem Inc. RRAM-based crossbar array circuits with increased temperature stability for analog computing
US11527717B2 (en) 2019-08-30 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive memory cell having a low forming voltage
CN111223987A (zh) * 2020-03-06 2020-06-02 厦门半导体工业技术研发有限公司 阻变式存储器以及阻变式存储器的制造方法
US11404638B2 (en) 2020-07-28 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-doped data storage structure configured to improve resistive memory cell performance
US11997932B2 (en) * 2021-03-31 2024-05-28 Crossbar, Inc. Resistive switching memory having confined filament formation and methods thereof

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5399917A (en) 1993-03-31 1995-03-21 Intel Corporation High voltage tolerant switch constructed for a low voltage CMOS process
KR100773537B1 (ko) 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
US20050035429A1 (en) 2003-08-15 2005-02-17 Yeh Chih Chieh Programmable eraseless memory
US6847208B1 (en) 2003-08-29 2005-01-25 Quantum Magnetics, Inc. Tube array coil for quadrupole resonance (QR) scanning
KR100693409B1 (ko) 2005-01-14 2007-03-12 광주과학기술원 산화막의 저항변화를 이용한 비휘발성 기억소자 및 그제조방법
KR100818271B1 (ko) 2006-06-27 2008-03-31 삼성전자주식회사 펄스전압을 인가하는 비휘발성 메모리 소자의 문턱 스위칭동작 방법
KR100969807B1 (ko) 2008-04-11 2010-07-13 광주과학기술원 반응성 금속막을 구비하는 저항 변화 메모리 소자 및 이의동작방법
JP5077764B2 (ja) 2008-04-22 2012-11-21 富士電機株式会社 インプリント方法およびその装置
KR100960013B1 (ko) * 2008-07-24 2010-05-28 주식회사 하이닉스반도체 저항성 메모리 소자 및 그 제조 방법
US7791925B2 (en) 2008-10-31 2010-09-07 Seagate Technology, Llc Structures for resistive random access memory cells
US8263420B2 (en) 2008-11-12 2012-09-11 Sandisk 3D Llc Optimized electrodes for Re-RAM
EP2202816B1 (en) 2008-12-24 2012-06-20 Imec Method for manufacturing a resistive switching memory device
KR101583717B1 (ko) 2009-01-13 2016-01-11 삼성전자주식회사 저항 메모리 장치의 제조방법
JP5716012B2 (ja) 2009-04-10 2015-05-13 インターモレキュラー，インコーポレーテッド スイッチング特性を改善した抵抗スイッチングメモリ素子
JP2010287683A (ja) * 2009-06-10 2010-12-24 Toshiba Corp 不揮発性記憶装置及びその製造方法
CN101621114A (zh) 2009-07-21 2010-01-06 中国科学院上海硅酸盐研究所 一类氧化物多层梯度薄膜及其构建的rram元器件
US8063395B2 (en) 2009-09-30 2011-11-22 Hewlett-Packard Development Company, L.P. Memristor amorphous metal alloy electrodes
KR20110076394A (ko) 2009-12-29 2011-07-06 삼성전자주식회사 상변화 메모리 장치
US8468151B2 (en) 2010-06-29 2013-06-18 Teradata Us, Inc. Methods and systems for hardware acceleration of database operations and queries based on multiple hardware accelerators
US20120112153A1 (en) * 2010-07-14 2012-05-10 Takeki Ninomiya Nonvolatile memory device and method of manufacturing the same
CN102339948A (zh) 2010-07-16 2012-02-01 复旦大学 高一致性的电阻型存储器及其制备方法
US8861257B2 (en) 2010-11-24 2014-10-14 Panasonic Corporation Nonvolatile memory element, manufacturing method thereof, nonvolatile memory device, and design support method for nonvolatile memory element
US8450154B2 (en) 2011-04-14 2013-05-28 Micron Technology, Inc. Oxide based memory with a controlled oxygen vacancy conduction path
US8618525B2 (en) 2011-06-09 2013-12-31 Intermolecular, Inc. Work function tailoring for nonvolatile memory applications
KR20120139082A (ko) 2011-06-16 2012-12-27 삼성전자주식회사 멀티비트 메모리요소, 이를 포함하는 메모리소자 및 이들의 제조방법
KR20130004784A (ko) 2011-07-04 2013-01-14 삼성전자주식회사 저항 변화 체를 갖는 비-휘발성 메모리 소자 및 그 제조방법
KR101257365B1 (ko) * 2011-07-22 2013-04-23 에스케이하이닉스 주식회사 문턱 스위칭 동작을 가지는 저항 변화 메모리 및 이의 제조방법
US9680093B2 (en) * 2011-09-16 2017-06-13 Panasonic Intellectual Property Management Co., Ltd. Nonvolatile memory element, nonvolatile memory device, nonvolatile memory element manufacturing method, and nonvolatile memory device manufacturing method
CN102306705A (zh) 2011-09-16 2012-01-04 北京大学 一种大容量多值阻变存储器
JP5606478B2 (ja) 2012-03-22 2014-10-15 株式会社東芝 半導体記憶装置
US8841644B2 (en) 2012-07-06 2014-09-23 Micron Technology, Inc. Thermal isolation in memory cells
US9224945B2 (en) 2012-08-30 2015-12-29 Micron Technology, Inc. Resistive memory devices
US9231204B2 (en) 2012-09-28 2016-01-05 Intel Corporation Low voltage embedded memory having conductive oxide and electrode stacks
US8796103B2 (en) 2012-12-20 2014-08-05 Intermolecular, Inc. Forming nonvolatile memory elements by diffusing oxygen into electrodes
US20140175371A1 (en) 2012-12-21 2014-06-26 Elijah V. Karpov Vertical cross-point embedded memory architecture for metal-conductive oxide-metal (mcom) memory elements
KR102028086B1 (ko) 2013-03-04 2019-10-04 삼성전자주식회사 메모리소자 및 이를 포함하는 장치
US20140264247A1 (en) * 2013-03-13 2014-09-18 Microchip Technology Incorporated Resistive Memory Cell with Reduced Bottom Electrode
US8956939B2 (en) 2013-04-29 2015-02-17 Asm Ip Holding B.V. Method of making a resistive random access memory device
US8819335B1 (en) 2013-08-30 2014-08-26 NXGN Data, Inc. System and method for executing map-reduce tasks in a storage device
US8883557B1 (en) 2013-09-03 2014-11-11 Intermolecular, Inc. Controlling composition of multiple oxides in resistive switching layers using atomic layer deposition
CN103955440A (zh) 2013-12-18 2014-07-30 记忆科技(深圳)有限公司 一种非易失存储设备及其进行数据操作的方法
EP3127155B1 (en) 2014-03-25 2020-04-29 Intel Corporation A non-planar resistive memory cell and methods for forming non-planar resistive memory cells
CN106663683B (zh) 2014-09-25 2021-02-09 英特尔公司 并入有阻挡层的1s1r存储单元
JP6642839B2 (ja) 2014-09-25 2020-02-12 インテル・コーポレーション 抵抗変化型ランダムアクセスメモリセルにおける酸化物メモリエレメントを接続する希土類金属及び金属酸化物電極
EP3234998A4 (en) 2014-12-18 2018-08-15 Intel Corporation Resistive memory cells including localized filamentary channels, devices including the same, and methods of making the same
US9653680B2 (en) 2015-06-27 2017-05-16 Intel Corporation Techniques for filament localization, edge effect reduction, and forming/switching voltage reduction in RRAM devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10355205B2 (en) 2014-12-18 2019-07-16 Intel Corporation Resistive memory cells including localized filamentary channels, devices including the same, and methods of making the same
US10516109B2 (en) 2014-12-24 2019-12-24 Intel Corporation Resistive memory cells and precursors thereof, methods of making the same, and devices including the same

Also Published As

Publication number Publication date
CN107155371B (zh) 2021-06-25
WO2016099511A1 (en) 2016-06-23
KR102410289B1 (ko) 2022-06-17
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EP3234998A4 (en) 2018-08-15
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