TW201636832A - 產生並執行控制流程 - Google Patents

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Abstract

本發明之實例提供關於產生與執行一控制流程之裝置及方法。一例示性裝置可包含：一第一器件，其經組態以產生控制流程指令；及一第二器件，其包含記憶體胞之一陣列、執行該等控制流程指令之一執行單元，及經組態以控制對經儲存於該陣列中之資料之該等控制流程指令之一執行之一控制器。

Description

產生並執行控制流程
本發明大體上係關於半導體記憶體裝置及方法，且更特定言之係關於關於產生且執行一控制流程之裝置及方法。
記憶體器件通常提供為電腦或其他電子系統中之內部半導體積體電路。存在諸多不同類型之記憶體，包含揮發性記憶體及非揮發性記憶體。揮發性記憶體可需要電力以維持其資料(例如，主機資料、錯誤資料等)且包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、同步動態隨機存取記憶體(SDRAM)及閘流體隨機存取記憶體(TRAM)等。非揮發性記憶體可藉由在未供電時留存所儲存資料而提供永久性資料且可包含反及(NAND)快閃記憶體、反或(NOR)快閃記憶體及電阻可變記憶體(諸如相變隨機存取記憶體(PCRAM)、電阻性隨機存取記憶體(RRAM)及磁阻性隨機存取記憶體(MRAM)，諸如自旋扭矩轉移隨機存取記憶體(STT RAM))等。
電子系統通常包含數個處理資源(例如，一或多個處理器)，其等可擷取及執行指令(例如，控制流程)且將所執行指令之結果儲存至一合適位置。一處理器可包括數個功能單元(例如，在此處被稱為功能單元電路，諸如算術邏輯單元(ALU)電路、浮點單元(FPU)電路及/或一組合邏輯區塊)，舉例而言，該等功能單元可執行指令以對資料(例 如，一或多個運算元)實行諸如及(AND)、或(OR)、非(NOT)、反及、反或及互斥或(XOR)邏輯運算之邏輯運算。
在將指令提供至功能單元電路以供執行中可涉及一電子系統中之數個組件。舉例而言，指令可由諸如一控制器及/或主機處理器之一處理資源產生。資料(例如，將對其執行指令以實行邏輯運算之運算元)可儲存於可藉由功能單元電路存取之一記憶體陣列中。可自記憶體陣列擷取指令及/或資料且可在功能單元電路開始對資料執行指令之前序列化及/或緩衝指令及/或資料。此外，因為可透過功能單元電路以一或多個時脈循環執行不同類型之運算，所以亦可序列化及/或緩衝運算及/或資料之中間結果。
在諸多例項中，處理資源(例如，處理器及/或相關聯之功能單元電路)可在記憶體陣列外部，且可存取資料(例如，經由處理資源與記憶體陣列之間的一匯流排)以執行指令。資料可經由一匯流排自記憶體陣列移動至記憶體陣列外部之暫存器。
100‧‧‧計算系統
110‧‧‧主機
120‧‧‧記憶體器件
130‧‧‧記憶體陣列
140‧‧‧控制器
142‧‧‧位址電路
144‧‧‧輸入/輸出(I/O)電路
146‧‧‧列解碼器
148‧‧‧寫入電路
150‧‧‧感測電路
152‧‧‧行解碼器
154‧‧‧控制匯流排
156‧‧‧輸入/輸出(I/O)匯流排
200‧‧‧計算系統
210‧‧‧主機
220-1‧‧‧記憶體器件
220-2‧‧‧記憶體器件
230‧‧‧記憶體陣列
260‧‧‧算術邏輯單元(ALU)
262‧‧‧快取區
268‧‧‧箭頭
272‧‧‧箭頭
300‧‧‧計算系統
310‧‧‧主機
320-1‧‧‧記憶體器件
320-2‧‧‧記憶體器件
330‧‧‧記憶體陣列
340‧‧‧控制器
350‧‧‧感測電路
360‧‧‧算術邏輯單元(ALU)
362‧‧‧快取區
400‧‧‧系統
410‧‧‧主機
420-1至420-N‧‧‧記憶體器件
430-1至430-N‧‧‧記憶體陣列
440-1至440-N‧‧‧控制器
450-1至450-N‧‧‧感測電路
460‧‧‧算術邏輯單元(ALU)
500‧‧‧系統
510‧‧‧器件
520‧‧‧器件
580‧‧‧步驟
582‧‧‧步驟
584‧‧‧步驟
586‧‧‧步驟
588‧‧‧步驟
590‧‧‧步驟
603-0至603-J‧‧‧記憶體胞
604-0至604-R‧‧‧存取線
605-0至605-S‧‧‧感測線
606-0至606-U‧‧‧感測放大器
608-0至608-V‧‧‧存取器件(電晶體)
610-0至610-W‧‧‧行解碼線
612‧‧‧次級感測放大器
630‧‧‧記憶體陣列
631-0至631-X‧‧‧計算組件
634‧‧‧輸入/輸出(I/O)線
705-1‧‧‧感測線
705-2‧‧‧感測線
706‧‧‧感測放大器
707-1‧‧‧傳遞閘/傳遞電晶體
707-2‧‧‧傳遞閘/傳遞電晶體
713-6‧‧‧邏輯運算選擇邏輯
731‧‧‧計算組件/累加器
742‧‧‧交換閘/交換電晶體
750-1‧‧‧隔離電晶體
750-2‧‧‧隔離電晶體
752‧‧‧邏輯選擇電晶體
754‧‧‧邏輯選擇電晶體
762‧‧‧邏輯選擇電晶體
764‧‧‧邏輯選擇電晶體
781‧‧‧右移位電晶體
782‧‧‧控制線
783‧‧‧控制線
786‧‧‧右移位電晶體
787‧‧‧反相器
788‧‧‧反相器
789‧‧‧左移位電晶體
790‧‧‧左移位電晶體
791‧‧‧控制線
792‧‧‧控制線
844‧‧‧欄
845‧‧‧欄
847‧‧‧列
856‧‧‧欄
870‧‧‧欄
871‧‧‧欄
875‧‧‧連接路徑
876‧‧‧列
877‧‧‧列
878‧‧‧列
879‧‧‧列
880‧‧‧標頭
901‧‧‧發信號
圖1係根據本發明之數項實施例之呈一計算系統之形式之一裝置之一方塊圖。
圖2係根據先前技術之呈一計算系統之形式之一裝置之一方塊圖。
圖3係根據本發明之數項實施例之呈一計算系統之形式之一裝置之一方塊圖。
圖4係根據本發明之數項實施例之呈一計算系統之形式之一裝置之一方塊圖。
圖5係根據本發明之數項實施例之一控制流程及控制流程之執行之一方塊圖。
圖6圖解說明根據本發明之數項實施例之一記憶體陣列之一部分 之一示意圖。
圖7係圖解說明根據本發明之數項實施例之具有可選邏輯運算選擇邏輯之感測電路之一示意圖。
圖8係圖解說明根據本發明之數項實施例之藉由一感測電路實施之可選邏輯運算結果之一邏輯表。
圖9圖解說明根據本發明之數項實施例之相關聯於使用感測電路實行一邏輯運算及一移位運算之一時序圖。
本發明之實例提供關於產生且執行一控制流程之裝置及方法。一種例示性裝置可包含：一第一器件，其經組態以產生控制流程指令；及一第二器件，其包含記憶體胞之一陣列、執行該等控制流程指令之一執行單元及經組態以控制對儲存於該陣列中之資料之該等控制流程指令之一執行之一控制器。
如在本文中使用，一控制流程係指其中執行指令(例如，一程式之敘述及/或函式呼叫)之一順序。其中執行數個指令之順序可根據跳躍、無條件分支、條件分支、迴圈、返回及/或停止以及相關聯於一程式之其他指令類型而變化。在數個實例中，數個指令亦可為函式呼叫。一若則敘述係一條件分支之一實例。可藉由一第一器件(例如，一主機處理器)評估相關聯於若則敘述評估之條件以產生一控制流程。舉例而言，在藉由第一器件評估一條件之情況下，可藉由一第二器件執行一第一組指令或一第二組指令。舉例而言，第一器件可進一步評估迴圈(例如，for迴圈、while迴圈)以產生藉由一第二器件執行之數個指令及相關聯於數個指令之一順序。
在各種先前方法中，產生控制流程且藉由一相同器件(例如，一主機處理器)執行相關聯於控制流程之指令。舉例而言，產生數個指令及相關聯於指令之一執行順序之相同器件亦根據所產生順序執行數 個指令。在一相同器件中產生控制流程且執行相關聯於控制流程之指令可包含在執行指令之前產生控制流程。舉例而言，若一單一器件正在產生控制流程且執行相關聯指令，則無法同時產生控制流程且執行指令。
在根據本發明之數個實例中，一第一器件可產生控制流程且一第二器件可執行對應於控制流程之指令。舉例而言，可在產生控制流程的同時執行控制流程。如在本文中使用，對應於一控制流程之指令(可被稱為「控制流程指令」)意指涉及操縱資料之指令。舉例而言，涉及操縱資料之指令包含涉及對資料實行計算(其等可包含數學運算(例如，加法、減法、乘法及/或除法))之指令，其等可包含實行諸如AND、OR、反相等等之各種布林(Boolean)邏輯運算。不涉及操縱資料之指令之實例包含記憶體命令，諸如資料讀取、資料寫入及資料再新操作。
作為一實例，第一器件可為一主機。舉例而言，一主機可包含一中央處理單元(CPU)、一單晶片系統(SoC)及一特定應用積體電路(ASIC)之一者。作為一實例，一SoC可包括耦合至數個記憶體器件之一或多個處理器及一或多個控制器(例如，通道控制器)。一第二器件可為一記憶體器件，包含一記憶體陣列、一執行單元(其可包括包含數個計算組件之感測電路)及控制執行單元執行指令之一控制器。記憶體器件之控制器可操作執行單元之計算組件以協調相關聯於控制流程之指令之執行。
作為一實例，可藉由實行數個運算來執行藉由一主機產生之指令。舉例而言，一「加法」指令包含實行各種邏輯運算。如在本文中使用，可互換地使用指令及運算。運算可為比較運算、交換運算及/或邏輯運算(例如，AND運算、OR運算、SHIFT運算、INVERT運算等等)。然而，實施例不限於此等實例。如在本文中使用，將執行單指 令多資料(SIMD)運算定義為對多個元素並行(例如，同時)實行一相同運算。如在本文中使用，一元素係可(例如，作為一位元向量)儲存於一記憶體陣列中之一數值。
在本發明之以下詳細描述中，參考形成本發明之一部分且其中藉由圖解展示可如何實踐本發明之一或多項實施例的隨附圖式。足夠詳細描述此等實施例以使一般技術者能夠實踐本發明之實施例，且應理解，可在不脫離本發明之範疇的情況下利用其他實施例且做出程序、電及/或結構的改變。如在本文中使用，標示符「J」、「N」、「R」、「S」、「U」、「V」、「W」及「X」(尤其關於圖式中之參考數字)可指示可包含如此指定之數個特定特徵。如在本文中使用，「數個」特定事物可指代一或多個此等事物(例如，數個記憶體陣列可指代一或多個記憶體陣列)。
本文中之圖遵循一編號慣例，其中首位或前幾位數字對應於圖式圖號，且剩餘數字識別圖式中之一元件或組件。可藉由使用類似數字來識別不同圖之間的類似元件或組件。舉例而言，110可參考圖1中之元件「10」，且一類似元件可在圖2中被參考為210。如將暸解，可添加、交換及/或消除在本文之各種實施例中展示的元件，以便提供本發明之數項額外實施例。另外，如將暸解，在圖式中提供之元件的比例及相對尺寸旨在圖解說明本發明之特定實施例，且不應視為一限制意義。
圖1係根據本發明之數項實施例之呈一計算系統100之形式之一裝置之一方塊圖。如在本文中使用，一主機110、一記憶體器件120、一記憶體陣列130及/或感測電路150亦可被單獨視為一「裝置」及/或一器件。
系統100包含經耦合至記憶體器件120之一主機110，記憶體器件120包含一記憶體陣列130。主機110可為一主機系統，諸如一個人膝 上型電腦、一桌上型電腦、一數位相機、一行動電話或一記憶體卡讀取器以及各種其他類型之主機。主機110可包含一系統主機板及/或背板，且可包含數個處理資源(例如，一或多個處理器、微處理器或某一其他類型之控制電路)，諸如一CPU、SoC、ASIC及/或記憶體緩衝器(例如，已註冊雙列直插記憶體模組(DIMM))。系統100可包含單獨積體電路，或主機110及記憶體器件120兩者可位於相同積體電路上。舉例而言，系統100可為一伺服器系統及/或一高效能計算(HPC)系統及/或其之一部分。儘管在圖1中展示之實例圖解說明具有一范紐曼(Von Neumann)架構之一系統，但本發明之實施例可以非范紐曼架構(例如，一杜林機(Turing machine)，其可不包含通常與一范紐曼架構相關聯的一或多個組件(例如，CPU、ALU等等))來實施。
為明確起見，系統100已經簡化以集中於與本發明特定相關的特徵。舉例而言，記憶體陣列130可為DRAM陣列、SRAM陣列、STT RAM陣列、PCRAM陣列、TRAM陣列、RRAM陣列、NAND快閃陣列及/NOR快閃陣列。陣列130可包括經配置成藉由存取線(在本文中可稱為字線或選擇線)耦合之列及藉由感測線(在本文中可稱為數位線或資料線)耦合之行的記憶體胞。儘管在圖1中展示一單一陣列130，但實施例並不如此受限制。舉例而言，記憶體器件120可包含數個陣列130(例如，數個DRAM記憶體胞庫)。相關聯於圖6描述一例示性DRAM陣列。
記憶體器件120包含位址電路142以鎖存經由一I/O匯流排156(例如，一資料匯流排)透過I/O電路144提供的位址信號。藉由一列解碼器146及一行解碼器152來接收及解碼位址信號以存取記憶體陣列130。可藉由使用感測電路150來感測感測線上的電壓及/或電流改變以自記憶體陣列130讀取資料。感測電路150可自記憶體陣列130讀取及鎖存一頁(例如，列)資料。I/O電路144可被用於經由I/O匯流排156 與主機110的雙向資料通信。寫入電路148用於將資料寫入至記憶體陣列130。
控制器140解碼藉由控制匯流排154自主機110提供之信號。此等信號可包含用於控制對記憶體陣列130實行之操作(包含資料讀取、資料寫入及資料擦除操作)之晶片啟用信號、寫入啟用信號及位址鎖存信號。在各種實施例中，控制器140負責執行來自主機110之指令。控制器140可為一狀態機、一定序器或某一其他類型之控制器。
如在下文進一步描述，控制器140可包括多個控制器(例如，單獨控制器單元)。在數項實施例中，感測電路150可包括數個感測放大器及數個計算組件，該等計算組件可包括一累加器且可用於(例如，對相關聯於互補感測線之資料)實行邏輯運算。在數項實施例中，感測電路(例如，150)可用於對儲存於陣列130中之資料實行(例如，執行)運算且在不經由一感測線位址存取傳送資料(例如，不觸發一行解碼信號)之情況下及/或在不啟用耦合至感測電路之一本地I/O線之情況下將排序運算之結果儲存回至陣列130。因而，運算可使用感測電路150實行而非藉由感測電路150外部之處理資源(例如，藉由相關聯於主機110之一處理器及/或定位於器件120上(例如，在控制器140上或別處)之其他處理電路，諸如ALU電路)實行，及/或除了藉由感測電路150外部之處理資源實行之外，亦可使用感測電路150實行。在數項實施例中，感測電路150可被稱為一執行單元。執行單元可耦合至記憶體陣列130及/或可與記憶體陣列130解耦合。
因而，在數項實施例中，由於感測電路150可經控制以實行在使用記憶體陣列130之位址空間實行運算中所涉及之適當計算，故在陣列130及感測電路150外部之暫存器及/或一ALU可無需實行各種運算。另外，可在不使用一外部處理資源之情況下實行運算。舉例而言，諸如主機110之一外部處理資源可產生一控制流程，但主機110 (例如，主機之一ALU)可不用於實行相關聯於執行對應於控制流程之指令之計算。
圖2係根據先前技術之呈一計算系統200之形式之一裝置之一方塊圖。系統200包含一主機210、一記憶體器件220-1及一記憶體器件220-2。主機210包含一ALU 260及快取區262。記憶體器件220-1包含記憶體陣列230。
如在本文中使用，主機210係一第一器件且記憶體器件220-1係一第二器件。記憶體器件220-1及/或記憶體器件220-2可為揮發性記憶體及/或非揮發性記憶體。舉例而言，記憶體器件220-1可為一揮發性記憶體(例如，DRAM)且記憶體器件220-2可為非揮發性記憶體(例如，一硬碟機、固態磁碟機(SSD)等等)。
在數個先前方法中，主機210可自記憶體器件220-1請求資料。記憶體器件220-1可將儲存於記憶體陣列230中之資料傳送至主機210。若記憶體器件220-1不具有所請求資料，則記憶體器件220-1可自記憶體器件220-2擷取資料(例如，經由由箭頭272表示之一合適介面)。記憶體器件220-1可將自記憶體器件220-2擷取之資料儲存於記憶體陣列230中。可藉由主機210將資料儲存於快取區262中。舉例而言，資料可為相關聯於實行一特定任務(例如，一程式)之一組可執行指令。
可藉由主機210使用ALU 260以識別需自儲存於快取區262中之資料執行之數個指令之位置。在藉由ALU 260識別各指令之後，主機210可執行經識別指令(如由箭頭268指示)。舉例而言，主機210可產生一控制流程且可進一步執行相關聯於控制流程之指令。
圖3係根據本發明之數項實施例之呈一計算系統300之形式之一裝置之一方塊圖。系統300包含一主機310、一記憶體器件320-1及一記憶體器件320-2。在此實例中，主機310包含一ALU 360及快取區362，且記憶體器件320-1包含一控制器340、記憶體陣列330及感測電 路350。
主機310可被稱為一第一器件且可包括一CPU、SoC(例如，其可包含數個處理器及數個通道控制器(未展示))及/或一ASIC以及其他類型之器件。主機310可用於產生一控制流程，其包含指令及相關聯於指令之一執行順序。在數個實例中，主機310可利用ALU 360產生控制流程。在圖5中進一步描述產生一控制流程。
主機310可自記憶體器件320-1請求相關聯於一程式之資料。記憶體器件可自記憶體陣列330擷取所請求資料。記憶體器件可將資料傳回至主機310。主機可將資料儲存於快取區362中且利用ALU 360產生一控制流程。在數個實例中，資料可為相關聯於一組可執行指令(例如，一程式)之資料。程式可以各種格式表示。舉例而言，程式可表示為一源檔案、一組件檔案、一目標檔案及/或一可執行檔案。在數個實例中，可動態地產生程式。舉例而言，可經由組件檔案及/或一緩衝器提供程式。
可藉由主機310使用自記憶體陣列330擷取之資料以產生一控制流程。舉例而言，ALU 360可用於擷取表示運算之數個指令。圖5進一步描繪產生指令之程序。
與圖2之實例(其中在主機210上執行藉由主機210產生之控制流程指令)相比，在圖3中展示之實例中，主機310可將控制流程指令及相關聯於指令之一執行順序提供至記憶體器件320-1以用於在器件320-1上執行(例如，經由在器件320-1本地之一執行單元)。舉例而言，儘管主機310包含一ALU 360(其可經組態以執行藉由主機310產生之控制流程指令)，但在數項實施例中，藉由主機310產生之控制流程指令之執行發生在一單獨器件(例如，記憶體器件320-1)上。作為一實例，記憶體器件320-1可在控制器340處自主機310擷取控制流程指令。舉例而言，控制器340可經由記憶體器件320-1之一緩衝器、一記憶體陣列 及/或移位電路擷取指令。
控制器340可控制對經儲存於記憶體陣列330中之記憶體胞中之資料之控制流程的執行。舉例而言，控制器340可藉由控制感測電路350來控制指令的執行，感測電路350可充當一執行單元以執行相關聯於控制流程指令的數個運算。相比之下，在圖2中展示之記憶體器件220-1可具有一控制器(未展示)；然而，此一控制器將控制除命令流程指令以外之指令的執行。舉例而言，器件220-1上之一控制器可控制記憶體命令操作(諸如資料讀取、資料寫入及資料再新操作，其等並不涉及相關聯於計算之資料的操縱)的執行，但將不控制命令流程指令的執行。
控制流程指令可包含數個運算，包含AND運算、OR運算、INVERT(反相)運算及/或SHIFT(移位)運算。數個運算可包含其他運算。舉例而言，運算可為任何數目個二進位運算及非二進位運算，諸如一加法運算、一乘法運算及/或一比較運算。在數個實例中，可在未經由圖6中之一輸入/輸出(I/O)線634傳送資料的情況下執行數個運算。
控制器340可控制經耦合至複數個感測線(例如，圖6中之感測線605-0、605-1、605-2、605-3、605-4、605-5、605-6、605-7、...、605-S，統稱為感測線605)且經形成於與陣列330中之複數個記憶體胞(例如，圖6中之記憶體胞603-0、603-1、603-2、603-3、603-4、603-5、603-6、...、603-J，統稱為記憶體胞603)之間距上的複數個計算組件(例如，圖6中之計算組件631-0、631-1、631-2、631-3、631-4、631-5、631-6、631-7、...、631-X，統稱為計算組件631)。控制器亦可控制經耦合至複數個計算組件631的複數個感測放大器(例如，圖6中之感測放大器606-0、606-1、606-2、606-3、606-4、606-5、606-6、606-7、...、606-U，統稱為感測放大器606)。控制器340可控制計 算組件631及感測放大器606以執行指令。
舉例而言，控制器340可啟動陣列330中之數個感測線605及存取線(例如，圖6中之存取線604-0、604-1、604-2、604-3、604-4、604-5、604-6、......、604-R，統稱為存取線604)以讀取陣列330中之資料。資料可被儲存於感測放大器606及/或計算組件631中。控制器340可進一步啟動相關聯於計算組件631及/或感測放大器606之感測線605、存取線604及/或鎖存器，以對經儲存於感測線605及/或計算組件631中之資料執行數個運算。
控制器340亦可啟動感測線605及/或存取線604，以將運算之結果(例如，數個指令之執行結果)儲存回至陣列330。在數個實例中，控制器340可進一步將運算之結果及/或運算已經執行之一指示傳送回至主機310。
在數個實例中，控制器340可包括數個控制器。舉例而言，控制器340可包括一第一控制器及數個第二控制器。第一控制器可自主機310接收數個指令。指令可包含實行(例如)一加法運算之指令。舉例而言，第一控制器可將數個指令轉譯為數個AND運算、OR運算、INVERT運算及/或SHIFT運算。第一控制器可將AND運算、OR運算、INVERT運算及/或SHIFT運算提供至數個第二控制器。數個第二控制器可控制計算組件631及感測放大器606以執行AND運算、OR運算、INVERT運算及/或SHIFT運算。舉例而言，數個第二控制器可啟動相關聯於計算組件631及/或感測放大器606之感測線605、存取線604及/或鎖存器以執行AND運算、OR運算、INVERT運算及/或SHIFT運算。在數個實例中，數個第二控制器之各者可控制計算組件631及/或感測放大器606以執行AND運算、OR運算、INVERT運算及/或SHIFT運算中之至少一者。
根據數項實施例，其上產生一控制流程之一器件(例如，主機 310)可獨立於其上執行對應控制流程指令之一器件(記憶體器件320-1)。作為一實例，一控制流程可產生為數個部分。舉例而言，主機310可產生包含一第一部分及一第二部分之一控制流程，其中第一部分包括第一數目個控制流程指令且第二部分包括第二數目個控制流程指令。作為一實例，主機310可產生相關聯於控制流程之第一部分之第一數目個指令且將其等提供至記憶體器件320-1。當第一數目個指令之執行發生在記憶體器件320-1上時，主機310可產生相關聯於控制流程之第二部分之第二數目個指令(例如，控制流程之第二部分之產生可與控制流程之第一部分之執行同時發生)。記憶體器件320-1可將第一數目個指令之執行之一結果傳回至主機310且主機310可將第二數目個指令提供至記憶體器件320-1。記憶體器件320-1可將第二數目個指令之執行之結果及/或已執行第二數目個指令之一指示提供至主機310。
將控制流程之產生與控制流程之執行分開提供在產生控制流程的同時執行控制流程之能力。此外，將控制流程之產生與控制流程之執行分開無需將結合控制流程之執行而進行運算之資料移動至一主機310，此係由於經由與主機310分開之一器件(例如，320-1)上之一執行單元執行控制流程指令。
圖4係根據本發明之數項實施例之呈一計算系統之形式之一裝置之一方塊圖。系統400包含可類似於圖3中之主機310之一主機410。圖4亦包含記憶體器件420-1、420-2、...、420-N(例如，統稱為記憶體器件420)，其等可類似於記憶體器件320。
在此實例中，記憶體器件420之各者包含一控制器、一記憶體陣列及感測電路。舉例而言，記憶體器件420-1包含控制器440-1、記憶體陣列430-1及感測電路450-1，記憶體器件420-2包含控制器440-2、記憶體陣列430-2及感測電路450-2，且記憶體器件420-N包含控制器 440-N、記憶體陣列430-N及感測電路450-N。控制器440-1、控制器440-2、...、及控制器440-N統稱為控制器440。陣列430-1、陣列430-2、...、及陣列430-N統稱為陣列430。感測電路450-1、感測電路450-2、...、及感測電路450-N統稱為感測電路450。如在下文進一步描述，在數項實施例中，感測電路450可經操作(例如，藉由一對應控制器440)以充當一執行單元。
主機410可產生數個不同控制流程。控制流程之各者可相關聯於一特定記憶體器件420。舉例而言，一第一控制流程可相關聯於記憶體器件420-1，一第二控制流程可相關聯於記憶體器件420-2，...，且一第N控制流程可相關聯於記憶體器件420-N。自主機410到器件420-1至420-N之箭頭表示其上可傳送資料、位址及/或命令之一介面(例如，匯流排)。然而，舉例而言，器件420可經由一共同匯流排耦合至主機410。
作為一實例，不同控制流程之各者可相關聯於一單一(例如，相同)程式及/或不同控制流程可相關聯於一不同程式。舉例而言，第一控制流程及第二控制流程可相關聯於一第一程式且第N控制流程可相關聯於一第二(例如，不同)程式。第一控制流程可相關聯於獨立於第一程式之一第二部分之第一程式之一第一部分。第二控制流程可相關聯於獨立於第一程式之第一部分之第一程式之一第二部分。若執行相關聯於一程式之一第一部分之數個指令並不影響相關聯於一程式之一第二部分之第二數目個指令之執行，則第一部分可被視為獨立於程式之第二部分。
記憶體器件420之各者可執行來自相關聯於複數個控制流程之複數個指令之不同指令。舉例而言，記憶體器件420-1可執行相關聯於第一控制流程之第一數目個指令，記憶體器件420-2可執行相關聯於第二控制流程之第二數目個指令，...，且記憶體器件420-N可執行相 關聯於第N控制流程之第N數目個指令。
與圖2之實例(其中一控制流程之產生及對應控制流程指令之執行發生在相同器件上)相比，本發明之實施例可涉及分開控制流程之產生與控制流程之執行，此可允許數個程序同時執行。如在本文中使用，一程序係指經執行之一程式之一例項。舉例而言，可在執行一第二程式的同時執行一程序。
數個程序之同時執行可包含在記憶體器件420執行控制流程時產生控制流程之一主機410。舉例而言，主機410可產生一第一控制流程。主機410可將第一控制流程提供至記憶體器件420-1。當記憶體器件420-1經由控制器440-1、記憶體陣列430-1及感測電路450-1執行相關聯於第一控制流程之第一數目個指令時，主機410可產生一第二控制流程。當記憶體器件420-1執行相關聯於第一控制流程之第一數目個指令時，主機410可將第二控制流程提供至記憶體器件420-2。當記憶體器件420-1及記憶體器件420-2分別執行相關聯於第一控制流程之第一數目個指令及相關聯於第二控制流程之第二數目個指令時，主機410可產生且提供一第N控制流程至記憶體器件420-N。記憶體器件420-2可經由控制器440-2、記憶體陣列430-2及感測電路450-2執行第二數目個指令。記憶體器件420之各者可同時執行相關聯於不同控制流程之不同複數個指令。舉例而言，記憶體器件420-1可執行第一數目個指令，記憶體器件420-2可執行第二數目個指令，且記憶體器件420-N可同時執行第N數目個指令。記憶體器件420-N可經由控制器440-N、記憶體陣列430-N及感測電路450-N執行第N數目個指令。
記憶體器件420之各者可傳回不同複數個指令之執行之一結果及/或已執行不同複數個指令之一指示。舉例而言，當執行第二數目個指令及第N數目個指令(例如，分別在器件420-2及420-N上)時，記憶體器件420-1可對主機410通知已執行第一數目個指令。主機410可基於 相關聯於第一控制流程之第一數目個指令之結果而產生相關聯於第一控制流程之一不同控制流程。當記憶體器件420-2及記憶體器件420-N分別執行第二數目個指令及第N數目個指令時，主機410可將不同控制流程提供至記憶體器件420-1。可連續產生不同控制流程之各者。舉例而言，可在產生第一控制流程之後產生第二控制流程且可在產生第一控制流程及第二控制流程之後產生第N控制流程。可同時(例如，在一相同時間)執行相關聯於不同控制流程之不同數目個指令之各者。可在產生不同控制流程的同時執行相關聯於控制流程之不同數目個指令之各者。
圖4之實例藉由將控制流程之產生與控制流程之執行分開而提供產生數個控制流程且同時執行數個控制流程之能力。與如在圖2之實例中所提供般一次執行一單一控制流程相比，同時執行數個控制流程可增大生產率且可同時利用更大數目個計算資源。作為一實例，主機410之ALU 460可經組態以判定產生及/或在器件420中分佈控制流程以用於執行之方式。
圖5係根據本發明之數項實施例之一控制流程及控制流程之執行之一方塊圖。圖5圖解說明包含一器件510及一器件520之一系統500。產生一控制流程可包含提取、解碼且產生控制流程指令，控制流程指令可包含記憶體可操作指令。執行記憶體可操作指令包含：接收記憶體可操作指令586；操作一執行單元(例如，藉由啟動存取線、感測線及鎖存器)；及傳回記憶體可操作指令之執行之結果。
在圖5中展示之實例中，器件510可為經組態以產生控制流程之一主機(例如，主機410)，且器件520可為經組態以執行藉由器件510產生之至少一些控制流程指令之一記憶體器件(例如，器件420)。提取、解碼及/或產生記憶體可操作指令可被分類為主機可操作指令。主機可操作指令係一主機(例如，器件510)用於產生記憶體可操作指 令之指令。舉例而言，主機可操作指令係主機用於產生藉由器件520執行之數個操作之指令。在下文進一步描述記憶體可操作指令。
如在上文描述，器件510可為一主機且器件520可為一記憶體器件。主機510可相關聯於一程式計數器。程式計數器保持待經執行之下一指令之記憶體位址。程式計數器可經累加以獲得下一指令之位址。
在580處，器件510使用程式計數器自記憶體提取一指令。在提取操作結束時，程式計數器可指向將在下一循環讀取之下一指令。器件510可將所提取指令儲存於一快取區中。舉例而言，快取區可為一指令暫存器及/或另一形式之記憶體。
在582處，器件510解碼所提取指令。解碼所提取指令可包含基於相關聯於所提取指令之操作碼判定待經實行之一運算。舉例而言，器件510可解碼一指令(例如，所提取指令)以判定待實行一加法運算。
在584處，器件510產生記憶體可操作指令。產生記憶體可操作指令可包含動態地產生記憶體可操作指令。動態地產生記憶體可操作指令可同義於動態地產生一控制流程，此係因為記憶體可操作指令可為相關聯於一控制流程之控制流程指令。可在器件510評估經解碼指令以產生記憶體可操作指令時動態地產生記憶體可操作指令。器件510可藉由評估一經解碼指令以產生記憶體可操作指令而動態地產生記憶體可操作指令。舉例而言，一經解碼指令可為一若則敘述。可藉由器件510動態地評估若則敘述。器件510可基於若則敘述之評估動態地選擇一第一記憶體可操作指令而非一第二記憶體可操作指令。在數個實例中，可在已編譯一程式之後動態地產生記憶體可操作指令。
如在本文中使用，記憶體可操作指令係指待藉由器件520執行之指令。記憶體可操作指令可包含邏輯運算(例如，AND運算、OR運算 等等)、加法運算、減法運算、乘法運算、除法運算及/或比較運算以及可相關聯於控制流程指令之其他類型之運算。此外，記憶體可操作指令可包含讀取操作及/或寫入操作(例如，並不涉及操縱資料之記憶體命令)。
可藉由器件510產生複數個記憶體可操作指令或可產生一單一記憶體可操作指令。在586處，器件520可接收記憶體可操作指令。可在一控制器(例如，控制器340)處接收記憶體可操作指令。在588處，器件520可啟動存取線、感測線及/或鎖存器以執行記憶體可操作指令。舉例而言，控制器可啟動相關聯於器件520中之一記憶體陣列及/或感測電路之數個存取線、感測線及/或鎖存器。啟動數個存取線、感測線及/或鎖存器可將資料自陣列移動至感測電路中。
控制器可進一步啟動感測電路中之存取線、感測線及/或鎖存器以對儲存於感測電路中之資料執行記憶體可操作指令。在數個實例中，記憶體可操作指令之執行之結果可儲存回至陣列。在590處，記憶體可操作指令之結果可傳回至器件510。
在數個實例中，器件510及器件520至少部分解碼指令。舉例而言，器件510可部分解碼一指令以產生一記憶體可操作指令。器件510可將經部分解碼之記憶體可操作指令提供至器件520中之控制器。解碼器可進一步解碼記憶體可操作指令且執行經完全解碼之記憶體可操作指令。
在數個實例中，當在器件520上執行記憶體可操作指令時，器件510可留存對記憶體可操作指令之部分控制。器件510可藉由部分解碼記憶體可操作指令來留存對記憶體可操作指令之部分控制。舉例而言，器件510可藉由將一虛擬位址轉譯為一實體記憶體位址來部分解碼記憶體可操作指令且器件520可自經轉譯實體記憶體位址擷取一指令。器件510可藉由將虛擬位址轉譯為實體記憶體位址來留存對記憶 體可操作指令之部分控制。
圖6圖解說明根據本發明之數項實施例之一記憶體陣列630之一部分之一示意圖。陣列630包含耦合至存取線604-0、604-1、604-2、604-3、604-4、604-5、604-6、...、604-R之列及感測線605-0、605-1、605-2、605-3、605-4、605-5、605-6、605-7、...、605-S之行(其等可統稱為存取線604及感測線605)之記憶體胞603-0、603-1、603-3、603-4、603-5、603-6、603-7、603-8、......、603-J(例如，統稱為記憶體胞603)。記憶體陣列630不限於特定數目個存取線及/或感測線，且使用術語「列」及「行」並不意謂存取線及/或感測線之一特定實體結構及/或定向。儘管未描繪，記憶體胞之各行可相關聯於一對對應互補感測。舉例而言，陣列630可為諸如圖3中之陣列330或圖4中之陣列430之一陣列。
記憶體胞之各行可耦合至感測電路(例如，在圖1中展示之感測電路150)。在此實例中，感測電路包括耦合至各自感測線605-0、605-1、605-2、605-3、605-4、605-5、605-6、605-7、...、605-S之數個感測放大器606-0、606-1、606-2、606-3、606-4、606-5、606-6、606-7、...、606-U(例如，統稱為感測放大器606)。感測放大器606經由存取器件(例如，電晶體)608-0、608-2、608-3、608-4、608-5、608-6、608-7、...、608-V耦合至輸入/輸出(I/O)線634(例如，一本地I/O線)。在此實例中，感測電路亦包括耦合至各自感測線之數個計算組件631-0、631-1、631-2、631-3、631-4、631-5、631-6、631-7、...、631-X(統稱為計算組件631)。行解碼線610-0至610-W分別耦合至電晶體608-0至608-V之閘極，且可經選擇性地啟動以將藉由各自感測放大器606-0至606-U感測及/或儲存於各自計算組件631-0至631-X中之資料傳送至一次級感測放大器612及/或至陣列630外部之處理資源(例如，經由I/O線634)。在數項實施例中，計算組件631可形成於與其等對應行 之記憶體胞及/或與對應感測放大器606之間距上。
可藉由控制器(例如，140、340及440)控制感測電路(例如，計算組件631及感測放大器606)以執行根據本文中描述之數項實施例之控制流程操作。結合圖3至圖5描述之實例證明如何可對儲存於諸如陣列630之一陣列中之資料(例如，元素)執行運算。
圖7係圖解說明根據本發明之數項實施例之具有可選邏輯運算選擇邏輯之感測電路之一示意圖。圖7展示耦合至各自互補感測線對705-1及705-2之數個感測放大器706及經由傳遞閘707-1及707-2耦合至感測放大器706之對應數目個計算組件731。可藉由一邏輯運算選擇邏輯信號PASS控制傳遞閘707-1及707-2之閘極。舉例而言，邏輯運算選擇邏輯713-6之一輸出可耦合至傳遞閘707-1及707-2之閘極。
根據在圖7中圖解說明之實施例，計算組件731可包括經組態以向左及向右移位資料值之一可負載移位暫存器之各自階(例如，移位記憶體胞)。舉例而言，如在圖7中圖解說明，移位暫存器之各計算組件731(例如，階)包括一對右移位電晶體781及786、一對左移位電晶體789及790及一對反相器787及788。可將信號PHASE 1R、PHASE 2R、PHASE 1L及PHASE 2L施加至各自控制線782、783、791及792以結合實行相關聯於根據本文中描述之實施例之邏輯運算及/或移位資料而啟用/停用對應計算組件731之鎖存器上之回饋。在下文關於圖9進一步描述移位資料之實例(例如，自一特定計算組件731至一相鄰計算組件731)。
邏輯運算選擇邏輯713-6包含交換閘742以及用以控制傳遞閘707-1及707-2及交換閘742之邏輯。邏輯運算選擇邏輯713-6包含四個邏輯選擇電晶體：邏輯選擇電晶體762，其耦合在交換電晶體742之閘極與一TF信號控制線之間；邏輯選擇電晶體752，其耦合在傳遞閘707-1及707-2之閘極與一TT信號控制線之間；邏輯選擇電晶體754，其耦合在 傳遞閘707-1及707-2之閘極與一FT信號控制線之間；及邏輯選擇電晶體764，其耦合在交換電晶體742之閘極與一FF信號控制線之間。透過隔離電晶體750-1(具有耦合至一ISO信號控制線之一閘極)將邏輯選擇電晶體762及752之閘極耦合至真感測線。透過隔離電晶體750-2(亦具有耦合至一ISO信號控制線之一閘極)將邏輯選擇電晶體764及754之閘極耦合至互補感測線。圖9圖解說明相關聯於使用在圖7中展示之感測電路實行邏輯運算及移位運算之時序圖。
圖8係圖解說明根據本發明之數項實施例之藉由一感測電路(例如，在圖7中展示之感測電路)實施之可選邏輯運算結果之一邏輯表。四個邏輯選擇控制信號(例如，TF、TT、FT及FF)可連同存在於互補感測線上之一特定資料值一起用於選擇複數個邏輯運算之一者以實施涉及儲存於感測放大器706及計算組件731中之開始資料值。四個控制信號(例如，TF、TT、FT及FF)連同存在於互補感測線上(例如，節點S及S*上)之一特定資料值一起控制傳遞閘707-1及707-2及交換電晶體742，此繼而影響在觸發之前/之後計算組件731及/或感測放大器706中之資料值。可選擇性地控制交換電晶體742之能力促進實施尤其涉及反相資料值(例如，反相運算元及/或反相結果)之邏輯運算。
在圖8中圖解說明之邏輯表8-1展示在844處之欄A中展示之儲存於計算組件731中之開始資料值及在845處之欄B中展示之儲存於感測放大器706中之開始資料值。邏輯表8-1中之其他3欄標頭係指傳遞閘707-1及707-2以及交換電晶體742之狀態，其等可取決於四個邏輯選擇控制信號(例如，TF、TT、FT及FF)之狀態以及ISO控制信號經確證時存在於該對互補感測線705-1及705-2上之一特定資料值而分別經控制為打開或關閉。「NOT OPEN」欄對應於皆處於一非傳導條件下之傳遞閘707-1及707-2以及交換電晶體742，「OPEN TRUE」欄對應於處於一傳導條件下之傳遞閘707-1及707-2，且「OPEN INVERT」欄對應 於處於一傳導條件下之交換電晶體742。邏輯表8-1中未反映對應於皆處於一傳導條件下之傳遞閘707-1及707-2以及交換電晶體742之組態，此係由於此導致感測線短接在一起。
經由傳遞閘707-1及707-2以及交換電晶體742之選擇性控制，邏輯表8-1之上部之三行之各者可與邏輯表8-1之下部之三行之各者組合以提供對應於九個不同邏輯運算之九個(例如，3x3)不同結果組合，如藉由在875處展示之各種連接路徑指示。在邏輯表8-2中概述可藉由感測電路750實施之九個不同可選邏輯運算。
邏輯表8-2之行展示一標頭880，其包含邏輯選擇控制信號(例如，FF、FT、TF、TT)之狀態。舉例而言，在列876中提供一第一邏輯選擇控制信號(例如，FF)之狀態，在列877中提供一第二邏輯選擇控制信號(例如，FT)之狀態，在列878中提供一第三邏輯選擇控制信號(例如，TF)之狀態，且在列879中提供一第四邏輯選擇控制信號(例如，TT)之狀態。在列847中概述對應於結果之特定邏輯運算。
圖9圖解說明根據本發明之數項實施例之相關聯於使用感測電路執行一邏輯AND運算及一移位運算之一時序圖。圖9包含對應於信號EQ、ROW X、ROW Y、SENSE AMP、TF、TT、FT、FF、PHASE 1R、PHASE 2R、PHASE 1L、PHASE 2L、ISO、Pass、Pass*、DIGIT及DIGIT_之波形。EQ信號對應於相關聯於一感測放大器(例如，感測放大器706)之一平衡信號(未展示)。ROW X及ROW Y信號對應於施加至各自存取線(例如，在圖6中展示之存取線ROW 1及ROW 2)之信號以存取一選定記憶體胞(或記憶體胞之列)。SENSE AMP信號對應於用於啟用/停用一感測放大器(例如，感測放大器706)之一信號。TF、TT、FT及FF信號對應於諸如在圖7中展示之邏輯選擇控制信號(例如，耦合至邏輯選擇電晶體762、752、754及764之信號)。PHASE 1R、PHASE 2R、PHASE 1L及PHASE 2L信號對應於提供至在圖7中展 示之各自控制線782、783、791及792之控制信號(例如，時脈信號)。ISO信號對應於耦合至在圖7中展示之隔離電晶體750-1及750-2之閘極之信號。PASS信號對應於耦合至在圖7中展示之傳遞電晶體707-1及707-2之閘極之信號，且PASS*信號對應於耦合至交換電晶體742之閘極之信號。DIGIT及DIGIT_信號對應於存在於各自感測線705-1(例如，DIGIT(n))及705-2(例如，DIGIT(n)_)上之信號。
在圖9中展示之時序圖相關聯於對儲存於一陣列之一第一記憶體胞中之一資料值及儲存於一第二記憶體胞中之一資料值實行一邏輯AND運算。記憶體胞可對應於一陣列之一特定行(例如，包括一對互補感測線之一行)且可耦合至各自存取線(例如，ROW X及ROW Y)。在描述圖9中展示之邏輯AND運算時，將參考在圖7中描述之感測電路。舉例而言，在圖9中描述之邏輯運算可包含：將ROW X記憶體胞之資料值(例如，「ROW X」資料值)儲存於對應計算組件731(其可稱為累加器731)之鎖存器(例如，「A」資料值)中；將ROW Y記憶體胞之資料值(例如，「ROW Y」資料值)儲存於對應感測放大器706之鎖存器(例如，「B」資料值)中；及對ROW X資料值及ROW Y資料值實行一選定邏輯運算(例如，此實例中之一邏輯AND運算)，其中將選定邏輯運算之結果儲存於計算組件731之鎖存器中。
如在圖9中展示，在時間T1，停用感測放大器706之平衡(例如，EQ降低)。在時間T2，ROW X升高以存取(例如，選擇)ROW X記憶體胞。在時間T3，啟用感測放大器706(例如，SENSE AMP升高)，此回應於ROW X資料值(例如，如藉由DIGIT及DIGIT_信號展示)而將互補感測線705-1及705-2驅動至適當軌電壓(例如，VDD及GND)，且將ROW X資料值鎖存於感測放大器706中。在時間T4，PHASE 2R及PHASE 2L信號降低，此停用計算組件731之鎖存器上之回饋(例如，藉由分別關斷電晶體786及790)，使得可在邏輯運算期間覆寫儲存於 計算組件中之值。而且，在時間T4，ISO降低，此停用隔離電晶體750-1及750-2。在時間T5，啟用TT及FT(例如，升高)，此導致PASS升高(例如，由於電晶體752或754將取決於節點ST2或節點SF2之哪一者在時間T4停用ISO時為高而傳導)(回想起當ISO停用時，節點ST2及SF2之電壓動態地駐留於各自啟用電晶體752及754之閘極上)。PASS升高啟用傳遞電晶體707-1及707-2，使得將對應於ROW X資料值之DIGIT及DIGIT_信號提供至各自計算組件節點ST2及SF2。在時間T6，停用TT及FT，此導致PASS降低，從而停用傳遞電晶體707-1及707-2。注意，由於TF及FF信號保持低，故PASS*在時間T5與T6之間保持低。在時間T7，停用ROW X，且啟用PHASE 2R、PHASE 2L及ISO。在時間T7啟用PHASE 2R及PHASE 2L啟用計算組件731之鎖存器上之回饋，使得ROW X資料值鎖存於其中。在時間T7啟用ISO再次將節點ST2及SF2耦合至啟用電晶體752、754、762及764之閘極。在時間T8，啟用平衡(例如，EQ升高，使得DIGIT及DIGIT_經驅動至諸如VDD/2之一平衡電壓)且停用感測放大器706(例如，SENSE AMP降低)。
在ROW X資料值鎖存於計算組件731中之情況下，停用平衡(例如，EQ在時間T9降低)。在時間T10，ROW Y升高以存取(例如，選擇)ROW Y記憶體胞。在時間T11，啟用感測放大器706(例如，SENSE AMP升高)，此回應於ROW Y資料值(例如，如藉由DIGIT及DIGIT_信號展示)而將互補感測線705-1及705-2驅動至適當軌電壓(例如，VDD及GND)，且將ROW Y資料值鎖存於感測放大器706中。在時間T12，PHASE 2R及PHASE 2L信號降低，此停用計算組件731之鎖存器上之回饋(例如，藉由分別關斷電晶體786及790)，使得可在邏輯運算期間覆寫儲存於計算組件中之值。而且，在時間T12，ISO降低，此停用隔離電晶體750-1及750-2。由於此實例中之所要邏輯運算係一AND運 算，故在時間T13，啟用TT而TF、FT及FF保持停用(如在表8-2中展示，FF=0，FT=0，TF=0且TT=1對應於一邏輯AND運算)。啟用TT是否導致PASS升高取決於在時間T12停用ISO時儲存於計算組件731中之值。舉例而言，若節點ST2在停用ISO時未高，則啟用電晶體752將傳導，且若節點ST2在時間T12停用ISO時為低，則啟用電晶體將不傳導。
在此實例中，若PASS在時間T13升高，則啟用傳遞電晶體707-1及707-2，使得將對應於ROW Y資料值之DIGIT及DIGIT_信號提供至各自計算組件節點ST2及SF2。因而，儲存於計算組件731中之值(例如，ROW X資料值)可取決於DIGIT及DIGIT_之值(例如，ROW Y資料值)而翻轉。在此實例中，若PASS在時間T13保持低，則不啟用傳遞電晶體707-1及707-2，使得對應於ROW Y資料值之DIGIT及DIGIT_信號保持與計算組件731之節點ST2及SF2隔離。因而，計算組件中之資料值(例如，ROW X資料值)將保持相同。
在時間T14，停用TT，此導致PASS降低(或保持低)，使得停用傳遞電晶體707-1及707-2。注意，由於TF及FF信號保持低，故PASS*在時間T13與T14之間保持低。在時間T15，停用ROW Y，且啟用PHASE 2R、PHASE 2L及ISO。在時間T15啟用PHASE 2R及PHASE 2L啟用計算組件731之鎖存器上之回饋，使得AND運算(例如，「A」AND「B」)之結果鎖存於其中。在時間T15啟用ISO再次將節點ST2及SF2耦合至啟用電晶體752、754、762及764之閘極。在時間T16，啟用平衡(例如，EQ升高，使得DIGIT及DIGIT_經驅動至一平衡電壓)且停用感測放大器706(例如，SENSE AMP降低)。
可經由I/O線將AND運算之結果(在此實例中，其最初儲存於計算組件731中)傳送回至記憶體陣列(例如，至經由互補感測線耦合至ROW X、ROW Y及/或一不同列之一記憶體胞)及/或至一外部位置(例 如，一外部處理組件)。
圖9亦包含(例如，在901處)相關聯於移位資料(例如，自一計算組件731至一相鄰計算組件731)之發信號。在圖9中展示之實例圖解說明兩個左移位，使得儲存於對應於行「N」之一計算組件中之一資料值向左移位至對應於行「N-2」之一計算組件。如在時間T16展示，停用PHASE 2R及PHASE 2L，此停用計算組件鎖存器上之回饋，如在上文描述。為實行一第一左移位，在時間T17啟用PHASE 1L且在時間T18停用PHASE 1L。啟用PHASE 1L導致電晶體789傳導，此導致節點SF1處之資料值向左移動至一左相鄰計算組件731之節點SF2。隨後在時間T19啟用PHASE 2L且在時間T20停用PHASE 2L。啟用PHASE 2L導致電晶體790傳導，此導致來自節點ST1之資料值向左移動至節點ST2以完成一左移位。
上述序列(例如，啟用/停用PHASE 1L且隨後啟用/停用PHASE 2L)可經重複以達成所要數目個左移位。舉例而言，在此實例中，藉由在時間T21啟用PHASE 1L且在時間T22停用PHASE 1L而實行一第二左移位。隨後在時間T23啟用PHASE 2L以完成第二左移位。繼第二左移位之後，PHASE 2L保持啟用且PHASE 2R經啟用(例如，在時間T24)，使得啟用回饋以將資料值鎖存於計算組件鎖存器中。
儘管已在本文中圖解說明及描述特定實施例，但一般技術者將暸解，經計算以達成相同結果之一配置可取代展示之特定實施例。本發明旨在涵蓋本發明之一或多項實施例之調適或變動。應理解，已以一闡釋性方式而非一限制性方式做出上述描述。熟習此項技術者在檢視上述描述後將明白在本文中未具體描述之上述實施例之組合及其他實施例。本發明之一或多項實施例之範疇包含其中使用上述結構及方法之其他應用。因此，應參考隨附申請專利範圍以及此等申請專利範圍所授權之等效物之全範圍判定本發明之一或多項實施例之範疇。
在前述實施方式中，出於簡化本發明之目的，將一些特徵集中於一單一實施例中。本發明之此方法不應解釋為反映本發明之所揭示實施例必須使用多於每一技術方案中明確敘述之特徵之一意圖。實情係，如以下申請專利範圍反映，本發明標的物在於少於一單一所揭示實施例之所有特徵。因此，特此將以下申請專利範圍併入實施方式中，其中每一技術方案獨立地作為一單獨實施例。
500‧‧‧系統
510‧‧‧器件
520‧‧‧器件
580‧‧‧步驟
582‧‧‧步驟
584‧‧‧步驟
586‧‧‧步驟
588‧‧‧步驟
590‧‧‧步驟

Claims (23)

  1. 一種裝置，其包括：一第一器件，其經組態以產生控制流程指令；及一第二器件，其包含：一記憶體胞陣列；一執行單元，用以執行該等控制流程指令；及一控制器，其經組態以控制對經儲存於該陣列中之資料之該等控制流程指令之一執行。
  2. 如請求項1之裝置，其中該執行單元包括感測電路，該感測電路包括數個感測放大器及數個計算組件，該數個計算組件包括經形成於與該陣列之記憶體胞之間距上的電晶體。
  3. 如請求項2之裝置，其中該控制器藉由控制該感測電路以在未實行一感測線位址存取的情況下實行至少一個邏輯運算來控制該等控制流程指令之該執行。
  4. 如請求項2之裝置，其中該至少一個邏輯運算包含選自包括以下各者之群組之至少一個邏輯運算：一AND運算；一OR運算；及一INVERT運算。
  5. 如請求項4之裝置，其中該控制器係定位於該第一器件上且經組態以將該等控制流程指令轉譯為該至少一個邏輯運算。
  6. 如請求項4之裝置，其中該第一器件包括具有一算術邏輯單元(ALU)之一主機，且其中該等控制流程指令未由該主機之該ALU執行。
  7. 如請求項4之裝置，其中該第一器件係一中央處理單元(CPU)、 一單晶片系統(SoC)、一特定應用積體電路(ASIC)及一記憶體緩衝器中之一者。
  8. 一種方法，其包括：在一第一器件上動態地產生控制流程指令；及在一第二器件上執行該等控制流程指令，該第二器件包括：一記憶體胞陣列；及一控制器，其經組態以控制對經儲存於該陣列中之資料之該等控制流程指令之一執行。
  9. 如請求項8之方法，其中產生該等控制流程指令包含該第一器件自記憶體提取該等控制流程指令。
  10. 如請求項9之方法，其中該方法包含在該第一器件上解碼該等控制流程指令。
  11. 如請求項9之方法，其中該方法包含在該第一器件上至少部分解碼該等控制流程指令，且在該第二器件上至少部分解碼該等控制流程指令。
  12. 如請求項11之方法，其中該方法包含當在該第二器件上執行該等控制流程指令時，該第一器件維持對該等控制流程指令之至少部分控制。
  13. 如請求項8之方法，其中執行該等控制流程指令包含執行布林控制運算。
  14. 如請求項8之方法，其中執行該等控制流程指令包含對經儲存於該陣列中之資料執行除一資料寫入操作、一資料讀取操作及一資料再新操作以外的操作。
  15. 如請求項8之方法，其中該方法包含在該第一器件上產生該等控制流程指令之至少一部分，同時在該第二器件上執行該等控制流程指令之一不同部分。
  16. 如請求項8之方法，其中動態地產生控制流程指令包含：產生相關聯於來自複數個運算之一第一運算之第一數目個控制流程指令；及產生相關聯於來自該複數個運算之一第二運算之第二數目個控制流程指令。
  17. 一種裝置，其包括：一處理器件，其經組態以產生複數個命令流程；及複數個記憶體器件，該複數個記憶體器件之各者包含：一記憶體陣列；感測電路；及一控制器，其經組態以操作該感測電路以對經儲存於該記憶體陣列中之資料執行對應於該等命令流程的命令流程指令。
  18. 如請求項17之裝置，其中該各自複數個記憶體器件之各者經組態以執行對應於該複數個命令流程之一不同者的命令流程指令。
  19. 如請求項17之裝置，其中連續產生該複數個命令流程之各者。
  20. 如請求項17之裝置，其中該複數個記憶體器件經組態以同時執行對應於該複數個命令流程之至少一者之不同部分的命令流程指令。
  21. 如請求項17之裝置，其中該各自複數個記憶體器件之各者之該控制器經組態以自該處理器件接收命令流程指令。
  22. 如請求項17之裝置，其中：該各自複數個記憶體器件之各者之該感測電路包括複數個感測放大器及複數個計算組件；該複數個計算組件包括經形成於與該各自記憶體陣列之記憶 體胞之間距上的電晶體；且藉由該各自控制器來操作該感測電路以執行該等命令流程指令，其中執行該等命令流程指令包含在未經由該陣列之一輸入/輸出線傳送資料的情況下實行至少一個邏輯運算。
  23. 如請求項22之裝置，其中該至少一個邏輯運算係選自包含以下各者之群組：一AND運算；一OR運算；及一反相運算。
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