TW201603578A - 具有補充電容性耦合節點之影像感測器 - Google Patents

具有補充電容性耦合節點之影像感測器 Download PDF

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Abstract

一種影像感測器包含：一像素陣列、一位元線、補充電容節點線及一補充電容電路。該像素陣列包含複數個像素單元，每一像素單元包含一浮動擴散(「FD」)節點及經耦合以選擇性地將影像電荷傳送至該FD節點之一光敏元件。該位元線經耦合以選擇性地傳導自該等像素單元之一第一群組輸出之影像資料。該補充電容節點線耦合至該等像素單元之一第二群組之該FD節點以回應於一控制信號而選擇性地將一補充電容耦合至該第二群組之該等FD節點。在各項實施例中，該等第一及第二像素單元群組可係該等像素單元之同一群組或一不同群組且可添加一電容性升壓特徵或一多重轉換增益特徵。

Description

具有補充電容性耦合節點之影像感測器
本發明大體而言係關於影像感測器，且特定而言(但非排他地)係關於互補金屬氧化物半導體(「CMOS」)影像感測器。
影像感測器已變得普遍存在。其廣泛用於數位相機、蜂巢式電話、安全相機以及醫學、汽車及其他應用中。用以製造影像感測器且特定而言互補金屬氧化物半導體(「CMOS」)影像感測器(「CIS」)之技術已不斷快速地發展。舉例而言，對較高解析度及較低電力消耗之需求已促進了此等影像感測器之進一步小型化及整合。
圖1係圖解說明一影像感測器陣列內之兩個四電晶體(「4T」)像素單元Pa及Pb(統稱為像素單元100)之像素電路的一電路圖。像素單元Pa及Pb配置成兩個列及一個行且時間共用一單個讀出行線。每一像素單元100包含一光電二極體PD、一傳送電晶體T1、一重設電晶體T2、一源極隨耦器(「SF」)或放大器(「AMP」)電晶體T3及一列選擇(「RS」)電晶體T4。
在操作期間，傳送電晶體T1接收一傳送信號TX，傳送信號TX將光電二極體PD中所累積之電荷傳送至一浮動擴散(FD)節點。重設電晶體T2耦合於一電力軌VDD與該FD節點之間以在一重設信號RST控制下對像素進行重設(例如，將該FD及該PD放電或充電至一預設定電 壓)。該FD節點經耦合以控制AMP電晶體T3之閘極。AMP電晶體T3耦合於電力軌VDD與RS電晶體T4之間。AMP電晶體T3作為提供至該FD節點之一高阻抗連接之一源極隨耦器而操作。最後，RS電晶體T4在一信號RS控制下選擇性地將像素電路之輸出耦合至讀出行線。
在正常操作中，藉由暫時確證重設信號RST及傳送信號TX來對光電二極體PD及FD節點進行重設。藉由去確證(de-assert)傳送信號TX且准許入射光來給光電二極體PD充電而開始影像累積窗(曝光週期)。隨著光生電子在光電二極體PD上累積，光電二極體PD之電壓降低(電子係負電荷載子)。光電二極體PD上之電壓或電荷指示在曝光週期期間入射於光電二極體PD上之光之強度。在曝光週期結束時，去確證重設信號RST以隔離FD節點，且確證傳送信號TX以將該光電二極體耦合至FD節點且因此耦合至AMP電晶體T3之閘極。電荷傳送致使FD節點之電壓下降與曝光週期期間在光電二極體PD上所累積之光生電子之一成比例的量。此第二電壓加偏壓於AMP電晶體T3，當在RS電晶體T4上確證信號RS時，AMP電晶體T3耦合至讀出行線。
像素單元100之轉換增益定義為電荷傳送之後FD節點處之電壓之改變與傳送至FD節點之電荷之改變的比率(R)。轉換增益(R)與FD節點之電容成反比。一高轉換增益R可有益於改良低光敏性。對於傳統影像感測器而言，可藉由減小FD節點之電容來增加轉換增益。然而，隨著像素單元之大小不斷縮小，明亮環境下之像素飽和或曝光過度正變得更加嚴重。
100‧‧‧像素單元
200‧‧‧成像系統
205‧‧‧像素陣列
210‧‧‧讀出電路
215‧‧‧功能邏輯
220‧‧‧控制電路
300‧‧‧像素電路
316‧‧‧補充電容器
318‧‧‧控制電晶體
340‧‧‧雙重轉換增益電路
410‧‧‧像素單元
411‧‧‧光電二極體
412‧‧‧傳送電晶體
413‧‧‧源極隨耦器電晶體
414‧‧‧列選擇電晶體
415‧‧‧重設電晶體
416‧‧‧補充電容器
417‧‧‧浮動擴散節點
420‧‧‧取樣與保持電路
430‧‧‧位元線
440‧‧‧雙重轉換增益電路
441‧‧‧電晶體
442‧‧‧電晶體
450‧‧‧補充電容節點線
540‧‧‧雙重轉換增益電路
541‧‧‧電晶體
542‧‧‧電晶體
543‧‧‧雙重轉換增益放大器
605‧‧‧浮動擴散升壓電路
607‧‧‧補充電容節點線
609‧‧‧補充電容器
610‧‧‧多重轉換增益電路
RS‧‧‧列選擇
RST‧‧‧重設信號
T1‧‧‧傳送電晶體
T2‧‧‧重設電晶體
T3‧‧‧源極隨耦器或放大器電晶體
T4‧‧‧列選擇電晶體
TX‧‧‧傳送信號
VDD‧‧‧電力軌
圖1(先前技術)係圖解說明一影像感測器陣列內之兩個習用像素單元之一電路圖。
圖2係圖解說明根據本發明一實施例之一成像系統之一方塊圖。
圖3係圖解說明一影像感測器陣列內之具有雙重轉換增益之兩個 像素單元的一電路圖。
圖4係圖解說明根據本發明一實施例之一影像感測器陣列內之具有雙重轉換增益之兩個像素單元的一電路圖。
圖5係圖解說明根據本發明一實施例之一影像感測器陣列內之具有雙重轉換增益之兩個像素單元的一電路圖。
圖6A係圖解說明根據本發明一實施例用於增加全井容量及減小影像滯後之耦合至一列像素單元之一FD升壓電路的一功能性方塊圖。
圖6B圖解說明根據本發明一實施例之一FD升壓補充電容之逐列耦合及一多重轉換增益補充電容之逐行耦合。
圖6C圖解說明根據本發明一實施例自一光電二極體至一浮動擴散節點之未導致電荷共用的電荷傳送。
圖6D圖解說明自一光電二極體至一浮動擴散節點之導致電荷共用的電荷傳送，該電荷共用致使影像滯後。
圖7係在不具有一FD升壓電路之一像素單元之操作期間之控制信號的一時序圖，且圖解說明由於一重設閘極關斷及一傳送閘極導通所致之電容性耦合效應。
圖8A係根據本發明一實施例在包含一FD升壓電路之一像素單元之操作期間之控制信號的一時序圖。
圖8B係根據本發明一實施例在包含一FD升壓電路之一像素單元之一替代操作模式期間之控制信號的一時序圖。
參考以下各圖闡述本發明之非限制性及非窮盡性實施例，其中除非另有說明，否則貫穿各個視圖之相似元件符號指代相似部件。
本文中闡述包含一補充電容性耦合節點之一CMOS影像感測器之實施例。在以下說明中，闡述了眾多特定細節以提供對本發明之實施 例之一透徹理解。然而，熟習此項技術者將認識到，本發明可在不具有該等特定細節中之一或多者之情況下實踐或者可藉助其他方法、組件、材料等來實踐。在其他例項中，未詳細展示或闡述眾所周知之結構、材料或操作，但該等結構、材料或操作仍囊括於本發明之範疇內。
本說明書通篇所提及之「一項實施例」或「一實施例」意指結合該實施例所闡述之一特定特徵、結構或特性包含於本發明之至少一項實施例中。因此，在本說明書通篇之各處出現之片語「在一項實施例中」或「在一實施例中」未必全部指代同一實施例。此外，該等特定特徵、結構或特性可以任何適合之方式組合於一或多項實施例中。參考正闡述之圖之定向使用諸如「頂部」、「底部」、「下方」之方向性術語。
圖2係圖解說明根據本發明一實施例之一成像系統200之一方塊圖。成像系統200之所圖解說明實施例包含一像素陣列205、讀出電路210、功能邏輯215及控制電路220。
像素陣列205係影像感測器單元或像素單元(例如，像素P1、P2、...、Pn)之一個二維(「2D」)陣列。在一項實施例中，每一像素係一互補金屬氧化物半導體(「CMOS」)成像像素。像素陣列205可實施為一前側照明式影像感測器或一背側照明式影像感測器。如所圖解說明，每一像素配置成一列(例如，列R1至Ry)及一行(例如，行C1至Cx)以獲取一人、地方或物件之影像資料，接著可使用該影像資料來再現該人、地方或物件之一影像。
在每一像素已獲取其影像資料或影像電荷之後，該影像資料由讀出電路210讀出並傳送至功能邏輯215。讀出電路210可包含放大電路、類比至數位(「ADC」)轉換電路或其他。功能邏輯215可簡單地儲存該影像資料或甚至藉由應用後影像效應(例如，修剪、旋轉、移 除紅眼、調整亮度、調整對比度或其他)來操縱該影像資料。在一項實施例中，讀出電路210可沿讀出行線(圖解說明為泛用位元線)一次讀出一列影像資料或可使用多種其他技術(未圖解說明)讀出該影像資料，諸如一串列讀出、沿讀出列線之行讀出或所有像素之一同時全並行讀出。
控制電路220耦合至像素陣列205且包含用於控制像素陣列205之操作特性之邏輯。舉例而言，如下文所論述，控制電路220可產生重設、列選擇及傳送信號。另外，如下文所論述，控制電路220亦可產生雙重轉換增益信號或FD升壓信號。在一項實施例中，控制電路220可包含用以量測撞擊於像素陣列205上之光之強度並相應地調整控制信號之光敏電路。
一典型4T像素架構包含沿導電線以各種方式連接至控制電路220或讀出電路210之各種端子(例如，傳送閘極、重設閘極、重設汲極、源極隨耦器汲極、列選擇汲極、列選擇閘極及位元線輸出)。此等端子中之某些端子藉由逐列延續之導電線而連接(例如，傳送閘極、重設閘極、列選擇)，某些端子藉由逐行延續之導電線而連接(例如，位元線輸出)，而又其他端子可藉由沿列或行方向或者甚至沿一柵格圖案延續之導電線而連接(例如，重設汲極、源極隨耦器汲極、列選擇裝置)。因此，存在沿各種方向或圖案延續之若干個導電線。如下文所論述，此等導電線以及沿類似路徑選路之額外線可用來將補充電容耦合至像素陣列205內之每一像素之像素電路中以提供一多重轉換增益及/或一FD升壓電容特徵。
高轉換增益可有利於在低光條件下操作之CMOS影像感測器，此乃因增益係在信號鏈之最早級處施加，此產生低讀取雜訊。然而，對於一固定類比至數位轉換範圍而言，一較高轉換增益通常伴隨有一較低全井容量。當光子散粒雜訊係主要雜訊源時，在高光條件下，此會 導致較低信號雜訊比。雙重轉換增益CMOS影像感測器具有高光環境下之高全井容量(因此較高信號雜訊比)及低光環境下之較低讀取雜訊之優點。在一項實施例中，控制電路判定撞擊於像素陣列205上之光之一亮度值，且若判定存在高光條件，則藉由經由控制信號之適當確證將一補充電容解耦而減小像素陣列205之轉換增益。若判定存在低光條件，則藉由經由控制信號之適當確證耦合該補充電容而增加像素陣列205之轉換增益。
圖3係圖解說明包含一雙重轉換增益特徵之一像素陣列內之兩個四電晶體(「4T」)像素之像素電路300的一電路圖。像素電路300係用於實施圖2之像素陣列205內之每一像素的一個可能像素電路架構。然而，應瞭解，本文中所揭示之教示內容並不限於4T像素架構；而是，受益於本發明之熟習此項技術者將理解本發明教示內容亦適用於各種其他像素架構。
在圖3中，像素單元P1及P2配置成兩個列及一個行。像素單元P1及P2類似於圖1之像素Pa及Pb地操作，但每一像素單元包含耦合至FD節點之一雙重轉換增益(「DCG」)電路340。DCG電路340之所圖解說明實施例包含串聯耦合於FD節點與一電壓軌(例如，VDD、GND或其他)之間的一補充電容器316及一控制電晶體318。藉由在信號DCG控制下接通或切斷控制電晶體118，可選擇性地補充節點FD之電容(例如，增加超過FD節點之固有電容)，藉此改變像素單元P1及P2之轉換增益。
因此，藉由在像素陣列205之每一像素單元內添加一補充電容器316及一控制電晶體318而達成圖3之雙重轉換增益解決方案。可基於自動曝光控制全域地導通或關斷控制電晶體318以將補充電容器316與節點FD連接或斷開，藉此實現雙重轉換增益。然而，電容器及控制電晶體兩者均佔用矽空間且減小光電二極體PD之填充因數。對於小 像素大小成像器而言，此可係一問題。
圖4係圖解說明根據本發明一實施例之包含一雙重轉換增益特徵之一影像感測器400之一部分的一電路圖。影像感測器400之所圖解說明部分包含一給定行內之兩個像素單元410、取樣與保持電路420、一位元線430、一雙重轉換增益電路440及一補充電容節點線450。每一像素單元410表示圖2中所圖解說明之像素單元P1至PN之一個可能實施方案。
在所圖解說明之實施例中，每一像素單元410包含一光電二極體411、一傳送電晶體412、一SF電晶體413、一RS電晶體414、一重設電晶體415、一補充電容器416及一FD節點417。列選擇電晶體414耦合於SF電晶體413與像素單元410之一第一輸出之間。像素單元410之該第一輸出經由位元線430而耦合至取樣與保持電路420。補充電容器416可表示耦合至FD節點417之一額外實體電容器，或者可簡單地表示與FD節點417相關聯之固有電容。儘管圖4圖解說明瞭一個4T像素架構，但應瞭解，本發明之實施例並不限於4T像素架構，而且亦適用於各種其他像素架構。
可將補充電容器416製作為一金屬板電容器、一電晶體電容器或其他。補充電容器416之一第一端子耦合至FD節點417，補充電容器416之一第二端子(其亦係像素單元410之第二輸出)耦合至補充電容節點線450。一行中之每一像素單元410中之補充電容器416之第二端子耦合至同一補充電容節點線450。補充電容節點線450耦合至雙重轉換增益電路440。在所圖解說明之實施例中，雙重轉換增益電路440包含耦合於補充電容節點線450與一參考電壓軌(例如，接地)之間且在信號DCG控制下的一電晶體441(例如，PMOS電晶體)。在所圖解說明之實施例中，控制信號DCG亦控制將補充電容節點線450耦合至位元線430之一電晶體442(例如，NMOS電晶體)。
補充電容器416具有一CDCG的電容。當補充電容節點線450耦合至接地時，補充電容器416對浮動擴散節點417之貢獻係CDCG。當補充電容節點線450經由電晶體442而耦合至位元線430時，補充電容器416對浮動擴散節點417之貢獻係CDCG(1-A)，其中A係源極隨耦器電晶體413之增益。對於一個0.9的典型源極隨耦器增益而言，回饋電容係0.1CDCG。舉例而言，若浮動擴散節點417(不包含補充電容器416)處之電容係1 fF且補充電容器416具有一個0.5 fF的電容，則當補充電容節點線450耦合至接地時，由於電容之添加，因此FD節點處之總電容係1.5 fF。當補充電容節點線450耦合至位元線430時，由於補充電容器416根據CDCG(1-A)將電容貢獻給FD節點，因此FD節點417處之總電容係1.05 fF。
圖5係圖解說明根據本發明一實施例之包含一雙重轉換增益特徵之一影像感測器500之一部分的一電路圖。除對雙重轉換增益電路540之修改以外，影像感測器500之所圖解說明部分類似於影像感測器400。雙重轉換增益電路540之所圖解說明實施例包含：一電晶體542(例如，NMOS電晶體)，其具有耦合於補充電容節點線450與位元線430之間的一通道；一電晶體541(例如，PMOS電晶體)，其具有耦合於補充電容節點線450與雙重轉換增益放大器543之輸出之間的一通道。雙重轉換增益放大器543之輸入耦合至位元線430。
在此實施例中，當補充電容節點線450經由電晶體542而耦合至位元線430時，補充電容器416對浮動擴散節點417之貢獻係CDCG(1-A)，其中A係SF電晶體413之增益。當補充電容節點線450經由電晶體541及雙重轉換增益放大器543而耦合至位元線430時，回饋電容係CDCG(1-G)，其中G係雙重轉換增益放大器543之增益。若雙重轉換增益放大器543之增益係-G，則回饋電容將係CDCG(1+G)。在不增加補充電容器416之實體尺寸之情況下便可獲得一較高回饋電容。
亦可實施DCG電路440及540之各種組合/重複，從而產生多重轉換增益。如此，本說明書通篇所提及之「雙重」轉換增益或DCG可一般地稱為多重轉換增益(「MCG」)以指代兩個或兩個以上轉換增益實施例。因此，術語MCG電路可用來指代能夠實施兩個或兩個以上轉換增益之一轉換增益電路。
本發明之實施例適用於前側照明式及背側照明式影像感測器兩者，但背側照明式影像感測器中之較少限制使本發明較容易實施。本發明之實施例適用於其中多個光電二極體及傳送電晶體共用一浮動擴散節點之像素電路。在共用像素之此等情形下，由於難以設計一完全對稱之浮動擴散耦合電容，因此多重轉換增益特徵可係有用的。
儘管圖4及圖5圖解說明瞭耦合至像素陣列205之一給定行內之像素且由該等像素共用之一單個補充電容節點線450及一單個位元線430，但應瞭解，其他組態亦係可能的。而是，補充電容節點線450及位元線430可鏈接至像素陣列205內之任何像素群組或圖案且可由該像素群組或圖案共用；然而，補充電容節點線450及位元線430通常將耦合至同一像素群組或圖案。舉例而言，補充電容節點線450及位元線430可耦合至像素陣列205內之一像素行(行讀出)、一像素列(列讀出)、任何任意像素線或一定製像素圖案(例如，一柵格圖案)。
大體而言，本發明之實施例涵蓋用於多種應用之一補充電容至FD節點417之選擇性耦合。如上文所論述，可將補充電容添加至FD節點417以實施一多重轉換增益特徵。然而，一補充電容亦可在像素陣列205之操作期間以特定定時選擇性地耦合至FD節點417以提供一FD電容性升壓，此增加一像素之全井容量同時亦減小影像滯後。圖6A係圖解說明根據本發明一實施例用於在一逐列基礎上用一補充電容以電容方式選擇性地使FD節點417之電位升壓之一實例性架構的一功能性方塊圖。如下文結合圖8A及圖8B之時序圖所論述，該電位升壓可 經由在一成像循環期間在選擇時間處於補充電容節點線607上一FD升壓控制信號之適當確證而以電容方式添加至FD節點417。
圖6B係圖解說明根據本發明一實施例可如何將一多重轉換增益特徵及一FD升壓特徵兩者以組合方式添加至像素陣列205的一功能性方塊圖。在所圖解說明之實施例中，可使用FD升壓電路605逐列地添加及共用一第一補充電容(本文中亦稱為一FD升壓電容)，而亦可使用MCG電路610逐行地添加及共用一第二補充電容。該第一補充電容經添加以解決全井容量及影像滯後(下文中更詳細地論述)，而該第二補充電容經添加以提供一多重轉換增益特徵。可獨立地或以組合方式添加此兩個補充電容。
雖然圖6B圖解說明瞭在一逐列基礎上添加FD升壓電容及在一逐行基礎上添加多重轉換增益電容，但如上文所論述，端視像素陣列205之讀出組態，可以其他組態添加此兩個補充電容。舉例而言，可逐列地(圖6A及圖6B中所圖解說明)、逐行地或以兩者之一組合方式耦合FD升壓電容。
在一項實施例中，FD升壓電路605各自耦合至一補充電容節點線607，補充電容節點線607鏈接至一給定列之每一像素內之一補充電容器609的一第一端子，而補充電容器609之第二端子鏈接至該列中之每一像素之FD節點417(類似於電容器416及補充電容節點線450，但是逐列的)。可使用多種信號產生電路(包含能夠產生如圖8A或圖8B中所揭示之控制脈衝之邏輯)來實施FD升壓電路605。在一項實施例中，FD升壓電路605係控制電路220之子元件。
隨著CMOS影像感測器之像素大小變得更小以達成更高像素密度及更低成本，光電二極體PD之作用區域亦變得更小。對於通常用於CMOS影像感測器之釘紮光電二極體而言，較小光電二極體區域意味著該光電二極體之釘紮電壓(Vpin)(光電二極體PD在其完全空時之電 位)需要較高以維持合理之全井容量(光電二極體PD中可保持之電荷之最大數目)。此又需要在電荷傳送期間浮動汲極節點之電位較高以避免影像滯後。如圖6C中所示，在電荷傳送期間FD節點電位降低。一像素單元之目標全井容量經定義以使得在電荷傳送結束時，FD節點電位仍高於傳送閘極及光電二極體PD之Vpin下之電位，從而實現全電荷傳送。然而，對於具有高全井容量之像素而言，FD節點電位可降低至低於傳送閘極或甚至PD之Vpin下之電位之一位準，從而導致所謂之電荷共用滯後(圖6D)。若在電荷傳送之前，FD節點電位未重設至一足夠高位準，則通常必須限制全井容量以避免任何電荷共用滯後，此會導致較低動態範圍及信號雜訊比。因此，用以在電荷傳送期間增加FD節點之電位之技術可係合意的。
重設之後的FD節點電位係由施加至重設電晶體(例如，圖3中之T2)之閘極及汲極電壓判定。另外，由於FD節點至重設閘極之電容性耦合，重設閘極脈衝(信號RST)之下降邊緣致使FD節點電位之下降。同樣，由於電容性耦合，傳送閘極(例如，圖3中之T1)之上升邊緣亦致使FD節點電位之增加。圖7中圖解說明在不具有一FD升壓電路之一習用影像感測器之操作期間的此等電容性耦合效應。
通常管理像素設計以減小FD節點至重設閘極之耦合而准許合理之FD節點至傳送閘極之耦合，此乃因後者有利於較好的電荷傳送。然而，對於共用像素而言，一次僅一個地導通多個傳送閘極，此有助於有利的電壓耦合，而全部傳送閘極耦合電容促成總FD節點電容，從而導致轉換增益之減小。此意味著為充分利用正電容性耦合之益處，FD節點至傳送閘極之耦合無法增加太多。另一困難係，通常無法完全對稱地設計至多個傳送閘極之FD節點耦合電容，因此該益處限於最小耦合電容。
圖8A圖解說明根據本發明一實施例之用於控制一像素單元之控 制信號之一時序圖800。時序圖800包含在被確證時增加FD節點之電位之一FD升壓信號。在所圖解說明之實施例中，在去確證用以對FD節點進行重設之重設信號RST之後且在針對給定像素執行對黑色位準值(取樣Blk)及影像資料(取樣資料)之相關二重取樣之前，將FD升壓信號從低切換至高。在此實施例中，在對該黑色位準值及該影像資料兩者進行取樣之持續時間內，FD升壓信號保持被確證。另一選擇係，亦可在對該黑色位準值進行取樣之後且在對該影像資料進行取樣之前，確證FD升壓信號，如圖8B中所圖解說明。在此實施例中，僅需要在確證施加至傳送電晶體之閘極之TX信號期間確證FD升壓信號。
用於對黑色位準值及影像資料進行取樣之取樣電容器可位於取樣與保持電路420內，且用以使用相關二重取樣來對位元線430上之輸出影像資料進行取樣並在執行類比至數位轉換時保持該資料。舉例而言，取樣資料信號可控制串聯耦合於位元線430與一資料取樣電容器之間的一取樣電晶體之閘極，而取樣Blk信號可控制串聯耦合於位元線430與一黑色位準取樣電容器之間的另一取樣電晶體之閘極。
FD升壓電容之一個實例性設計係選擇為總FD節點電容之約10%。在此實例性設計之情況下，像素之轉換增益減小約10%。若FD升壓節點自0V切換至3.3V，則FD節點電位升壓0.33V。對於約1V之一典型FD信號擺幅而言，該升壓大約等效於容許全井容量之一30%增加。
一可選擇FD升壓電容之一個優點係像素單元設計上之自由度之增加。FD升壓電容可定位於靠近源極隨耦器閘極處且因此對具有一共用像素群組之多個像素而言更加對稱。另外，益處在於FD節點至傳送閘極之耦合之添加。
包含發明摘要中所闡述內容之對本發明所圖解說明實施例之以上說明並非意欲為窮盡性或將本發明限於所揭示之精確形式。雖然出於 說明性目的而在本文中闡述本發明之特定實施例及實例，但如熟習此項技術者將認識到，可在本發明之範疇內作出各種修改。
可根據以上詳細說明對本發明作出此等修改。以下申請專利範圍中所使用之術語不應理解為將本發明限於說明書中所揭示之特定實施例。而是，本發明之範疇將完全由以下申請專利範圍來判定，該申請專利範圍將根據申請專利範圍解釋所確立之原則來加以理解。
200‧‧‧成像系統
205‧‧‧像素陣列
210‧‧‧讀出電路
215‧‧‧功能邏輯
220‧‧‧控制電路

Claims (1)

  1. 一種影像感測器，其包括：一像素陣列，其包含複數個像素單元，每一像素單元包含：一浮動擴散(「FD」)節點；及一光敏元件，其經耦合以選擇性地將影像電荷傳送至該FD節點；一位元線，其經耦合以選擇性地傳導自該等像素單元之一第一群組輸出之影像資料；一補充電容節點線，其耦合至該等像素單元之該第一群組之該FD節點；及一補充電容電路，其耦合至該補充電容節點線以回應於一控制信號而選擇性地將一補充電容添加至該第一群組之該等像素單元中之每一者之該FD節點。
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