CN104092962A - 具有补充电容性耦合节点的图像传感器和其操作方法 - Google Patents

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Abstract

本发明涉及图像传感器和操作图像传感器的方法，所述图像传感器包含像素阵列、位线、补充电容节点线及补充电容电路。所述像素阵列包含多个像素单元，每一像素单元包含浮动扩散“FD”节点及经耦合以选择性地将图像电荷传送到所述FD节点的光敏元件。所述位线经耦合以选择性地传导从所述像素单元的第一群组输出的图像数据。所述补充电容节点线耦合到所述像素单元的第二群组的所述FD节点以响应于控制信号而选择性地将补充电容耦合到所述第二群组的所述FD节点。在各种实施例中，所述第一及第二像素单元群组可为所述像素单元的同一群组或不同群组且可添加电容性升压特征或多重转换增益特征。

Description

具有补充电容性耦合节点的图像传感器和其操作方法
分案申请的相关信息
本申请为申请号为201110433598.X、申请日为2011年12月16日、发明名称为“具有补充电容性耦合节点的图像传感器”的发明专利申请的分案申请。
本申请案主张2010年12月17日申请的题为“具有补充电容性耦合节点的图像传感器(IMAGE SENSOR HAVING SUPPLEMENTAL CAPACITIVE COUPLING NODE)”的第12/972,188号美国申请案的优先权。
技术领域
本发明一般来说涉及图像传感器，且明确地说(但非排他地)涉及互补金属氧化物半导体(“CMOS”)图像传感器。
背景技术
图像传感器已变得普遍存在。其广泛用于数码静物相机、蜂窝式电话、安全相机以及医学、汽车及其它应用中。用以制造图像传感器且明确地说互补金属氧化物半导体(“CMOS”)图像传感器(“CIS”)的技术已不断快速地发展。举例来说，对较高分辨率及较低电力消耗的需求已促进了这些图像传感器的进一步小型化及集成。
图1是图解说明图像传感器阵列内的两个四晶体管(“4T”)像素单元Pa及Pb(统称为像素单元100)的像素电路的电路图。像素单元Pa及Pb布置于两行及一列中且对单一读出列线进行分时。每一像素单元100包含光电二极管PD、传送晶体管T1、复位晶体管T2、源极跟随器(“SF”)或放大器(“AMP”)晶体管T3及行选择(“RS”)晶体管T4。
在操作期间，传送晶体管T1接收传送信号TX，所述传送信号将光电二极管PD中所积累的电荷传送到浮动扩散(FD)节点。复位晶体管T2耦合于电源轨VDD与所述FD节点之间以在复位信号RST的控制下对像素进行复位(例如，将所述FD及所述PD放电或充电到预设电压)。所述FD节点经耦合以控制AMP晶体管T3的栅极。AMP晶体管T3耦合于电源轨VDD与RS晶体管T4之间。AMP晶体管T3作为提供到所述FD节点的高阻抗连接的源极跟随器操作。最后，RS晶体管T4在信号RS的控制下选择性地将像素电路的输出耦合到所述读出列线。
在正常操作中，通过暂时断言复位信号RST及传送信号TX来对光电二极管PD及FD节点进行复位。通过解除断言所述传送信号TX且准许入射光来给光电二极管PD充电而开始图像积累窗(曝光周期)。随着光生电子在光电二极管PD上积累，所述光电二极管的电压降低(电子是负电荷载流子)。光电二极管PD上的电压或电荷指示在所述曝光周期期间入射于光电二极管PD上的光的强度。在所述曝光周期结束时，解除断言复位信号RST以隔离FD节点，且断言传送信号TX以将所述光电二极管耦合到所述FD节点且因此耦合到AMP晶体管T3的栅极。电荷传送致使FD节点的电压下降与所述曝光周期期间在光电二极管PD上所积累的光生电子成比例的量。此第二电压偏置AMP晶体管T3，当在RS晶体管T4上断言信号RS时，所述AMP晶体管T3耦合到所述读出列线。
像素单元100的转换增益定义为电荷传送之后FD节点处的电压的改变与传送到FD节点的电荷的改变的比率(R)。转换增益(R)与FD节点的电容成反比。高转换增益R可有益于改进低光灵敏性。对于传统图像传感器来说，可通过减小FD节点的电容来增加转换增益。然而，随着像素单元的大小不断缩小，明亮环境下的像素饱和或曝光过度正变得更加严重。
发明内容
本发明的一个实施例涉及一种图像传感器。所述传感器包括以下组件：像素阵列，其包含多个像素单元，每一像素单元包含：浮动扩散“FD”节点；及光敏元件，其经耦合以选择性地将图像电荷传送到所述FD节点；位线，其经耦合以选择性地传导从所述像素单元的第一群组输出的图像数据；取样与保持电路，其经耦合到所述位线以从所述第一群组的所述像素单元中的每一者中取样和保持所述图像数据；第一补充电容节点线，其耦合到所述像素单元的不同于所述第一群组的第二群组的所述FD节点；及控制电路，其耦合到所述第一补充电容节点线以选择性地在所述第一补充电容节点线上断言FD升压信号以选择性地增加所述第二群组的所述像素单元中的每一者的所述FD节点处的电位。
本发明的另一实施例涉及一种操作图像传感器的方法。该方法包括以下步骤：使用光敏元件在用于捕获图像的多个像素单元的像素阵列中的第一像素单元内捕获图像电荷；将所述图像电荷传送到所述第一像素单元内的浮动扩散“FD”节点；在耦合到所述多个像素单元的位线上输出图像数据，所述图像数据是基于传送到所述FD节点的所述图像电荷；及将升压信号断言到耦合到所述第一像素单元的所述FD节点的FD升压电容，通过：对于所述第一像素单元的每个取样周期，在复位所述FD节点后及在使用耦合到所述位线的取样与保持电容在所述位线上取样所述图像数据前，断言所述升压信号。。
附图说明
参考以下各图描述本发明的非限制性及非穷尽性实施例，其中除非另有说明，否则贯穿各个视图的相似参考编号指代相似部件。
图1(现有技术)是图解说明图像传感器阵列内的两个常规像素单元的电路图。
图2是图解说明根据本发明一实施例的成像系统的框图。
图3是图解说明图像传感器阵列内的具有双重转换增益的两个像素单元的电路图。
图4是图解说明根据本发明一实施例的图像传感器阵列内的具有双重转换增益的两个像素单元的电路图。
图5是图解说明根据本发明一实施例的图像传感器阵列内的具有双重转换增益的两个像素单元的电路图。
图6A是图解说明根据本发明一实施例用于增加全阱容量及减小图像滞后的耦合到一行像素单元的FD升压电路的功能性框图。
图6B图解说明根据本发明一实施例的FD升压补充电容的逐行耦合及多重转换增益补充电容的逐列耦合。
图6C图解说明根据本发明一实施例从光电二极管到浮动扩散节点的未导致电荷共享的电荷传送。
图6D图解说明从光电二极管到浮动扩散节点的导致电荷共享的电荷传送，所述电荷共享致使图像滞后。
图7是在不具有FD升压电路的像素单元的操作期间的控制信号的时序图，且图解说明由于复位栅极关断及传送栅极导通所致的电容性耦合的效应。
图8A是根据本发明一实施例在包含FD升压电路的像素单元的操作期间的控制信号的时序图。
图8B是根据本发明一实施例在包含FD升压电路的像素单元的替代操作模式期间的控制信号的时序图。
具体实施方式
本文中描述包含补充电容性耦合节点的CMOS图像传感器的实施例。在以下说明中，描述了众多特定细节以提供对本发明的实施例的透彻理解。然而，所属领域的技术人员将认识到，本发明可在不具有所述特定细节中的一者或一者以上的情况下实践或者可借助其它方法、组件、材料等来实践。在其它实例中，未详细展示或描述众所周知的结构、材料或操作，但所述结构、材料或操作仍囊括在本发明的范围内。
本说明书通篇所提及的“一个实施例”或“一实施例”意指结合所述实施例所描述的特定特征、结构或特性包含于本发明的至少一个实施例中。因此，在本说明书通篇的各处出现的短语“在一个实施例中”或“在一实施例中”未必全部指代同一实施例。此外，所述特定特征、结构或特性可以任何适合的方式组合于一个或一个以上实施例中。参考正描述的图的定向使用例如“顶部”、“底部”、“下方”等方向性术语。
图2是图解说明根据本发明一实施例的成像系统200的框图。成像系统200的所图解说明实施例包含像素阵列205、读出电路210、功能逻辑215及控制电路220。
像素阵列205是图像传感器单元或像素单元(例如，像素P1、P2、…、Pn)的二维(“2D”)阵列。在一个实施例中，每一像素为一互补金属氧化物半导体(“CMOS”)成像像素。像素阵列205可实施为前侧照明式图像传感器或背侧照明式图像传感器。如所图解说明，每一像素布置到一行(例如，行R1到Ry)及一列(例如，列C1到Cx)中以获取人、地方或对象的图像数据，接着可使用所述图像数据来再现所述人、地方或对象的图像。
在每一像素已获取其图像数据或图像电荷之后，所述图像数据由读出电路210读出并传送到功能逻辑215。读出电路210可包含放大电路、模/数(“ADC”)转换电路或其它。功能逻辑215可简单地存储所述图像数据或甚至通过应用后图像效应(例如，修剪、旋转、移除红眼、调整亮度、调整对比度或其它)来操纵所述图像数据。在一个实施例中，读出电路210可沿读出列线(图解说明为类属位线)一次读出一行图像数据或可使用多种其它技术(未图解说明)读出所述图像数据，例如串行读出、沿读出行线的列读出或所有像素的同时全并行读出。
控制电路220耦合到像素阵列205且包含用于控制像素阵列205的操作特性的逻辑。举例来说，如下文所论述，控制电路220可产生复位、行选择及传送信号。另外，如下文所论述，控制电路220还可产生双重转换增益信号或FD升压信号。在一个实施例中，控制电路220可包含用以测量撞击于像素阵列205上的光的强度并相应地调整控制信号的光敏电路。
典型4T像素架构包含沿导电线以各种方式连接到控制电路220或读出电路210的各种端子(例如，传送栅极、复位栅极、复位漏极、源极跟随器漏极、行选择漏极、行选择栅极及位线输出)。这些端子中的一些端子通过逐行延续的导电线连接(例如，传送栅极、复位栅极、行选择)，一些端子通过逐列延续的导电线连接(例如，位线输出)，而又一些端子可通过沿行或列方向或者甚至沿一栅格图案延续的导电线连接(例如，复位漏极、源极跟随器漏极、行选择装置)。因此，存在沿各种方向或图案延续的若干个导电线。如下文所论述，这些导电线以及沿类似路径选路的额外线可用来将补充电容耦合到像素阵列205内的每一像素的像素电路中以提供多重转换增益及/或FD升压电容特征。
高转换增益可有利于在低光条件下操作的CMOS图像传感器，这是因为增益是在信号链的最早阶段处施加，此产生低读取噪声。然而，对于固定的模/数转换范围来说，较高转换增益通常伴随有较低的全阱容量。当光子散粒噪声是主要的噪声源时，在高光条件下，此会导致较低信噪比。双重转换增益CMOS图像传感器具有高光环境下的高全阱容量(因此较高信噪比)及低光环境下的较低读取噪声的优点。在一个实施例中，控制电路确定撞击于像素阵列205上的光的亮度值，且如果确定存在高光条件，则通过经由控制信号的适当断言将补充电容解耦来减小像素阵列205的转换增益。如果确定存在低光条件，则通过经由控制信号的适当断言耦合补充电容来增加像素阵列205的转换增益。
图3是图解说明包含双重转换增益特征的像素阵列内的两个四晶体管(“4T”)像素的像素电路300的电路图。像素电路300是用于实施图2的像素阵列205内的每一像素的一个可能像素电路架构。然而，应了解，本文中所揭示的教示内容并不限于4T像素架构；而是，受益于本发明的所属领域的技术人员将理解本发明教示内容还适用于各种其它像素架构。
在图3中，像素单元P1及P2布置于两行及一列中。像素单元P1及P2类似于图1的像素Pa及Pb地操作，但每一像素单元包含耦合到FD节点的双重转换增益(“DCG”)电路340。DCG电路340的所图解说明实施例包含串联耦合于FD节点与电压轨(例如，VDD、GND或其它)之间的补充电容器316及控制晶体管318。通过在信号DCG的控制下接通或切断控制晶体管118，可选择性地补充节点FD的电容(例如，增加超过FD节点的固有电容)，借此改变像素单元P1及P2的转换增益。
因此，通过在像素阵列205的每一像素单元内添加补充电容器316及控制晶体管318来实现图3的双重转换增益解决方案。可基于自动曝光控制全域地导通或关断控制晶体管318以将补充电容器316与节点FD连接或断开，借此实现双重转换增益。然而，电容器及控制晶体管两者均占用硅空间且减小光电二极管PD的填充因数。对于小像素大小的成像器来说，此可成问题。
图4是图解说明根据本发明一实施例的包含双重转换增益特征的图像传感器400的一部分的电路图。图像传感器400的所图解说明部分包含给定列内的两个像素单元410、取样与保持电路420、位线430、双重转换增益电路440及补充电容节点线450。每一像素单元410表示图2中所图解说明的像素单元P1到PN的一个可能实施方案。
在所图解说明的实施例中，每一像素单元410包含光电二极管411、传送晶体管412、SF晶体管413、RS晶体管414、复位晶体管415、补充电容器416及FD节点417。行选择晶体管414耦合于SF晶体管413与像素单元410的第一输出之间。像素单元410的第一输出经由位线430耦合到取样与保持电路420。补充电容器416可表示耦合到FD节点417的额外物理电容器，或者可简单地表示与FD节点417相关联的固有电容。尽管图4图解说明了4T像素架构，但应了解，本发明的实施例并不限于4T像素架构，而且还适用于各种其它像素架构。
可将补充电容器416制作为金属板电容器、晶体管电容器或其它。补充电容器416的第一端子耦合到FD节点417，补充电容器416的第二端子(其也为像素单元410的第二输出)耦合到补充电容节点线450。一列中的每一像素单元410中的补充电容器416的第二端子耦合到同一补充电容节点线450。补充电容节点线450耦合到双重转换增益电路440。在所图解说明的实施例中，双重转换增益电路440包含耦合于补充电容节点线450与参考电压轨(例如，接地)之间且在信号DCG的控制下的晶体管441(例如，PMOS晶体管)。在所图解说明的实施例中，控制信号DCG还控制将补充电容节点线450耦合到位线430的晶体管442(例如，NMOS晶体管)。
补充电容器416具有CDCG的电容。当补充电容节点线450耦合到接地时，补充电容器416对浮动扩散节点417的贡献为CDCG。当补充电容节点线450经由晶体管442耦合到位线430时，补充电容器416对浮动扩散节点417的贡献为CDCG(1-A)，其中A为源极跟随器晶体管413的增益。对于0.9的典型源极跟随器增益来说，反馈电容为0.1CDCG。举例来说，如果浮动扩散节点417(不包含补充电容器416)处的电容为1fF且补充电容器416具有0.5fF的电容，则当补充电容节点线450耦合到接地时，由于电容的添加，因此FD节点处的总电容为1.5fF。当补充电容节点线450耦合到位线430时，由于补充电容器416根据CDCG(1-A)将电容贡献给FD节点，因此FD节点417处的总电容为1.05fF。
图5是图解说明根据本发明一实施例的包含双重转换增益特征的图像传感器500的一部分的电路图。除对双重转换增益电路540的修改之外，图像传感器500的所图解说明部分类似于图像传感器400。双重转换增益电路540的所图解说明实施例包含：晶体管542(例如，NMOS晶体管)，其具有耦合于补充电容节点线450与位线430之间的沟道；晶体管541(例如，PMOS晶体管)，其具有耦合于补充电容节点线450与双重转换增益放大器543的输出之间的沟道。双重转换增益放大器543的输入耦合到位线430。
在此实施例中，当补充电容节点线450经由晶体管542耦合到位线430时，补充电容器416对浮动扩散节点417的贡献为CDCG(1-A)，其中A为SF晶体管413的增益。当补充电容节点线450经由晶体管541及双重转换增益放大器543耦合到位线430时，反馈电容为CDCG(1-G)，其中G为双重转换增益放大器543的增益。如果双重转换增益放大器543的增益为-G，则反馈电容将为CDCG(1+G)。在不增加补充电容器416的物理尺寸的情况下便可获得较高反馈电容。
还可实施DCG电路440及540的各种组合/重复，从而产生多重转换增益。如此，本说明书通篇所提及的“双重”转换增益或DCG可一般地称为多重转换增益(“MCG”)以指代两个或两个以上转换增益实施例。因此，术语MCG电路可用来指代能够实施两个或两个以上转换增益的转换增益电路。
本发明的实施例适用于前侧照明式及背侧照明式图像传感器两者，但背侧照明式图像传感器中的较少限制使本发明较容易实施。本发明的实施例适用于其中多个光电二极管及传送晶体管共享一浮动扩散节点的像素电路。在共享像素的这些情况下，由于难以设计完全对称的浮动扩散耦合电容，因此多重转换增益特征可为有用的。
尽管图4及图5图解说明了耦合到像素阵列205的给定列内的像素且由所述像素共享的单一补充电容节点线450及单一位线430，但应了解，其它配置是可能的。而是，补充电容节点线450及位线430可链接到像素阵列205内的任何像素群组或图案且可由所述像素群组或图案共享；然而，补充电容节点线450及位线430通常将耦合到同一像素群组或图案。举例来说，补充电容节点线450及位线430可耦合到像素阵列205内的一像素列(列读出)、一像素行(行读出)、任何任意像素线或定制像素图案(例如，栅格图案)。
一般来说，本发明的实施例涵盖用于多种应用的补充电容到FD节点417的选择性耦合。如上文所论述，可将补充电容添加到FD节点417以实施多重转换增益特征。然而，补充电容还可在像素阵列205的操作期间以特定定时选择性地耦合到FD节点417以提供FD电容性升压，此增加像素的全阱容量同时也减小图像滞后。图6A是图解说明根据本发明一实施例用于在逐行基础上用补充电容以电容方式选择性地使FD节点417的电位升压的实例性架构的功能性框图。如下文结合图8A及图8B的时序图所论述，所述电位升压可经由在成像循环期间在选择时间处于补充电容节点线607上FD升压控制信号的适当断言而以电容方式添加到FD节点417。
图6B是图解说明根据本发明一实施例可如何将多重转换增益特征及FD升压特征两者以组合方式添加到像素阵列205的功能性框图。在所图解说明的实施例中，可使用FD升压电路605逐行地添加及共享第一补充电容(本文中也称为FD升压电容)，而也可使用MCG电路610逐列地添加及共享第二补充电容。所述第一补充电容经添加以解决全阱容量及图像滞后(下文中更详细地论述)，而所述第二补充电容经添加以提供多重转换增益特征。可独立地或以组合方式添加这两个补充电容。
虽然图6B图解说明了在逐行基础上添加FD升压电容及在逐列基础上添加多重转换增益电容，但如上文所论述，取决于像素阵列205的读出配置，可以其它配置添加这两个补充电容。举例来说，可逐行地(图6A及图6B中所图解说明)、逐列地或以两者的组合方式耦合FD升压电容。
在一个实施例中，FD升压电路605各自耦合到补充电容节点线607，所述补充电容节点线链接到给定行的每一像素内的补充电容器609的第一端子，而补充电容器609的第二端子链接到所述行中的每一像素的FD节点417(类似于电容器416及补充电容节点线450，但是逐行的)。可使用多种信号产生电路(包含能够产生如图8A或图8B中所揭示的控制脉冲的逻辑)来实施FD升压电路605。在一个实施例中，FD升压电路605是控制电路220的子元件。
随着CMOS图像传感器的像素大小变得更小以实现更高像素密度及更低成本，光电二极管PD的有源区域也变得更小。对于通常用于CMOS图像传感器的钉扎光电二极管来说，较小光电二极管区域意味着所述光电二极管的钉扎电压(Vpin)(光电二极管PD在其完全空时的电位)需要较高以维持合理的全阱容量(光电二极管PD中可保持的电荷的最大数目)。此又需要在电荷传送期间浮动漏极节点的电位较高以避免图像滞后。如图6C中所示，在电荷传送期间FD节点电位降低。像素单元的目标全阱容量经定义以使得在电荷传送结束时，FD节点电位仍高于传送栅极及光电二极管PD的Vpin下的电位，从而实现全电荷传送。然而，对于具有高全阱容量的像素来说，FD节点电位可降低到低于传送栅极或甚至PD的Vpin下的电位的电平，从而导致所谓的电荷共享滞后(图6D)。如果在电荷传送之前，FD节点电位未复位到足够高的电平，则通常必须限制全阱容量以避免任何电荷共享滞后，此会导致较低动态范围及信噪比。因此，用以在电荷传送期间增加FD节点的电位的技术可为合意的。
复位之后的FD节点电位由施加到复位晶体管(例如，图3中的T2)的栅极及漏极电压确定。另外，由于FD节点到复位栅极的电容性耦合，复位栅极脉冲(信号RST)的下降沿致使FD节点电位下降。同样，由于电容性耦合，传送栅极(例如，图3中的T1)的上升沿也致使FD节点电位增加。图7中图解说明在不具有FD升压电路的常规图像传感器的操作期间的这些电容性耦合效应。
通常管理像素设计以减小FD节点到复位栅极的耦合而准许合理的FD节点到传送栅极的耦合，因为后者有利于较好的电荷传送。然而，对于共享像素来说，一次仅一个地导通多个传送栅极，此促成有利的电压耦合，而全部传送栅极耦合电容促成总的FD节点电容，从而导致转换增益的减小。此意味着为充分利用正电容性耦合的益处FD节点到传送栅极的耦合无法增加太多。另一困难为，通常无法完全对称地设计到多个传送栅极的FD节点耦合电容，因此所述益处限于最小耦合电容。
图8A图解说明根据本发明一实施例的用于控制像素单元的控制信号的时序图800。时序图800包含在被断言时增加FD节点的电位的FD升压信号。在所图解说明的实施例中，在解除断言用以对FD节点进行复位的复位信号RST之后且在针对给定像素执行对黑色电平值(取样Blk)及图像数据(取样数据)的相关二重取样之前，将FD升压信号从低切换到高。在此实施例中，在对所述黑色电平值及所述图像数据两者进行取样的持续时间内，FD升压信号保持被断言。或者，还可在对所述黑色电平值进行取样之后且在对所述图像数据进行取样之前，断言FD升压信号，如图8B中所图解说明。在此实施例中，仅需要在断言施加到传送晶体管的栅极的TX信号期间断言FD升压信号。
用于对黑色电平值及图像数据进行取样的取样电容器可位于取样与保持电路420内，且用以使用相关二重取样对位线430上的输出图像数据进行取样并在执行模/数转换时保持所述数据。举例来说，取样数据信号可控制串联耦合于位线430与数据取样电容器之间的取样晶体管的栅极，而取样Blk信号可控制串联耦合于位线430与黑色电平取样电容器之间的另一取样晶体管的栅极。
FD升压电容的一个实例性设计选择为总FD节点电容的约10％。在此实例性设计的情况下，像素的转换增益减小约10％。如果FD升压节点从0V切换到3.3V，则FD节点电位升压0.33V。对于约1V的典型FD信号摆幅来说，所述升压大约等效于容许全阱容量的30％增加。
可选择FD升压电容的一个优点是像素单元设计上的自由度的增加。FD升压电容可定位于靠近源极跟随器栅极处且因此对具有共享像素群组的多个像素来说更加对称。另外，益处在于FD节点到传送栅极的耦合的添加。
包含发明摘要中所描述内容的对本发明所图解说明实施例的以上说明并非打算为穷尽性或将本发明限于所揭示的精确形式。虽然出于说明性目的而在本文中描述本发明的特定实施例及实例，但所属领域的技术人员将认识到，可在本发明的范围内作出各种修改。
可根据以上详细说明对本发明作出这些修改。以上权利要求书中所使用的术语不应理解为将本发明限于说明书中所揭示的特定实施例。而是，本发明的范围将完全由以上权利要求书来确定，所述权利要求书将根据权利要求解释所创建的原则来加以理解。

Claims (20)

1.一种图像传感器，其包括：
像素阵列，其包含多个像素单元，每一像素单元包含：
浮动扩散“FD”节点；及
光敏元件，其经耦合以选择性地将图像电荷传送到所述FD节点；
位线，其经耦合以选择性地传导从所述像素单元的第一群组输出的图像数据；
取样与保持电路，其经耦合到所述位线以从所述第一群组的所述像素单元中的每一者中取样和保持所述图像数据；
第一补充电容节点线，其耦合到所述像素单元的不同于所述第一群组的第二群组的所述FD节点；及
控制电路，其耦合到所述第一补充电容节点线以选择性地在所述第一补充电容节点线上断言FD升压信号以选择性地增加所述第二群组的所述像素单元中的每一者的所述FD节点处的电位。
2.根据权利要求1所述的图像传感器，其中所述控制电路包含逻辑以通过在解除断言用于将所述FD节点复位到复位电位的复位信号后且在使用取样与保持电路取样所述位线前断言所述FD升压信号，来增加所述FD节点处的所述电位。
3.根据权利要求2所述的图像传感器，其中所述像素单元的所述第一群组被组织成所述像素阵列中的一列，且所述像素单元中的第二群组被组织成所述像素阵列中的一行。
4.根据权利要求1所述的图像传感器，其中所述控制电路包含逻辑以通过在从所述位线取样黑色参考值后且在使用所述取样与保持电路从所述位线取样所述图像数据前断言所述FD升压信号，来增加所述FD节点处的电位。
5.根据权利要求1所述的图像传感器，其中所述像素单元中的每一者进一步包括：
电容器，其具有耦合到所述FD节点的第一端子及耦合到所述第一补充电容节点线的第二端子，以使得所述电容器串联耦合于所述FD节点与所述第一补充电容节点线之间。
6.根据权利要求1所述的图像传感器，其进一步包括：
第二补充电容节点线，其经耦合到所述像素单元的所述第一群组的所述FD节点；
补充电容电路，其经耦合到所述第二补充电容节点线以响应于控制信号选择性地将补充电容加入到所述第一群组的所述像素单元中的每一者的所述FD节点。
7.根据权利要求6所述的图像传感器，其中所述补充电容电路包括多重转换增益“MCG”电路，所述MCG电路包括：
第一晶体管，其具有耦合于所述位线与所述第二补充电容节点线之间的沟道，所述第一晶体管具有经耦合以对所述控制信号作出响应的控制端子；及
第二晶体管，其具有耦合到所述第二补充电容节点线的沟道，所述第二晶体管具有经耦合以对所述控制信号作出响应的控制端子。
8.根据权利要求7所述的图像传感器，其中所述第二晶体管的所述沟道耦合于所述第二补充电容节点线与参考电压轨之间。
9.根据权利要求8所述的图像传感器，其中所述第一晶体管包括具有经耦合以接收所述控制信号的栅极的NMOS晶体管，且所述第二晶体管包括也具有经耦合以接收所述控制信号的栅极的PMOS晶体管，以使得当所述第二补充电容节点线经由所述第一晶体管耦合到所述位线时，由所述第二晶体管将所述第二补充电容节点线与所述参考电压轨解耦。
10.根据权利要求3所述的图像传感器，其中所述MCG电路进一步包括：
放大器，其具有耦合到所述位线的输入及耦合到所述第二晶体管的所述沟道的输出，以使得所述第二晶体管的所述沟道耦合于所述放大器的所述输出与所述位线之间。
11.根据权利要求10所述的图像传感器，其中所述放大器包括负增益放大器。
12.根据权利要求1所述的图像传感器，其中所述像素阵列包括互补金属氧化物半导体“CMOS”像素阵列，其中所述像素单元中的每一者进一步包含：
传送晶体管，其耦合于所述光敏元件与所述FD节点之间以用于在所述光敏元件与所述FD节点之间选择性地传送所述图像电荷；及
源极跟随器晶体管，其具有经耦合以对传送到所述FD节点的所述图像电荷作出响应且经耦合以响应于传送到所述FD节点的所述图像电荷而产生用于输出到所述位线的所述图像数据的栅极。
13.根据权利要求12所述的图像传感器，其中所述像素单元中的每一者进一步包含：
复位晶体管，其具有耦合于参考电压轨与所述FD节点之间的沟道；及
选择晶体管，其具有耦合于所述位线与所述源极跟随器晶体管之间的沟道。
14.一种操作图像传感器的方法，所述方法包括：
使用光敏元件在用于捕获图像的多个像素单元的像素阵列中的第一像素单元内捕获图像电荷；
将所述图像电荷传送到所述第一像素单元内的浮动扩散“FD”节点；
在耦合到所述多个像素单元的位线上输出图像数据，所述图像数据是基于传送到所述FD节点的所述图像电荷；及
将升压信号断言到耦合到所述第一像素单元的所述FD节点的FD升压电容，通过：
对于所述第一像素单元的每个取样周期，在复位所述FD节点后及在使用耦合到所述位线的取样与保持电容在所述位线上取样所述图像数据前，断言所述升压信号。
15.根据权利要求14所述的方法，其中所述升压信号在从所述位线取样黑色电平值和所述图像数据之前被断言。
16.根据权利要求14所述的方法，进一步包括：
确定撞击于所述像素阵列上的光的亮度值；且
通过调整耦合到所述第一像素单元中的所述FD节点的电容，基于所述亮度值调整所述像素单元中的所述第一像素单元的转换增益。
17.根据权利要求16所述的方法，其中基于所述亮度值调整所述第一像素单元的所述转换增益包括：
在低光条件下，将补充电容与所述FD节点解耦；或
在高光条件下，将所述补充电容耦合到所述FD节点。
18.根据权利要求16所述的方法，其中调整耦合到所述第一像素单元内的所述FD节点的所述电容包括：
断言或解除断言用于控制耦合到所述多个像素单元的所述位线的转换增益“CG”电路的控制信号；及
经由从所述CG电路延伸且耦合到所述多个像素单元中的每一者的所述FD节点的补充电容节点线而调整所述电容。
19.根据权利要求18所述的方法，其中所述CG电路包括：
第一晶体管，其具有串联耦合于所述位线与所述补充电容节点线之间的沟道；及
第二晶体管，其具有串联耦合于参考电压轨与所述补充电容节点线之间的沟道，
其中所述第一及第二晶体管对所述控制信号作出响应。
20.根据权利要求18所述的方法，其中所述CG电路包括：
第一晶体管，其具有串联耦合于所述位线与所述补充电容节点线之间的沟道；及
放大器，其具有耦合到所述位线的输入；及
第二晶体管，其具有串联耦合所述补充电容节点线及所述放大器的输出的沟道，
其中所述第一及第二晶体管对所述控制信号作出响应。
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