TW201530725A - 堆疊組及其製法與基板結構 - Google Patents

Abstract

本發明提供一種堆疊組及基板結構，該堆疊組包括：該第一基板(即該基板結構)以及設於該第一基板上之第二基板，該第一基板具有基板本體、設於該基板本體上之複數線路部與設於各該線路部上之表面處理層，該第二基板具有用以結合該線路部之複數導電凸塊，使該第二基板設於該第一基板上，且該表面處理層位於該導電凸塊與該線路部之間，並藉由各該線路部上之表面處理層之垂直投影面積係小於或等於該導電凸塊之端面垂直投影面積的1.5倍，以於回銲該導電凸塊時，該導電凸塊之結構不會分離，故能避免該第一基板與該第二基板之間電性斷路或電性接觸不佳之問題。

Description

堆疊組及其製法與基板結構

本發明係有關一種半導體封裝製程，尤指一種堆疊組及其製法與基板結構。

於覆晶封裝製程中，係將半導體元件藉由銲錫材料結合並電性連接至一封裝基板(package substrate)上，再將封裝基板連同半導體元件進行封裝。因此，習知半導體元件與封裝基板上均具有接觸墊，以供該封裝基板與半導體元件(晶片)藉由銲錫材料相互對接與電性連接。

詳細地，如第1A圖所示，於該封裝基板之接觸墊100上形成表面處理層12，並於該半導體晶片之電極墊上形成凸塊底下金屬結構(Under Bump Metallurgy,UBM)，且於該凸塊底下金屬結構上形成銅柱102，再形成銲錫材料103於該銅柱102上，使該銲錫材料103與該銅柱102構成導電凸塊101。之後，如第1B圖所示，將該導電凸塊101結合至該接觸墊100之表面處理層12上。之後，回銲(reflow)該銲錫材料103。

惟，於習知覆晶封裝製法中，該表面處理層12之材質 係為化鎳浸鈀金(Electroless Nickel Electroless Palladium Immersion Gold,ENEPIG)或鎳金(Ni/Au)，故於該表面處理層12之佈設的垂直投影面積B遠大於該銅柱102之端面垂直投影面積R之情況下，例如B>1.5R，當進行回銲製程時，該表面處理層12相較於該銅柱102會具有較大的表面拉力，導致該銲錫材料103會濕潤(Wetting)擴散至整個該表面處理層12之表面，致使該銅柱102與該銲錫材料103分離而形成不沾錫(Non-Wetting)之銅柱102，如第1C圖所示，因而造成該封裝基板與該半導體晶片之間電性斷路或電性接觸不佳之情況。

因此，如何克服習知技術中之問題，實已成目前亟欲解決的課題。

鑑於上述習知技術之缺失，本發明提供一種堆疊組，係包括：第一基板，係具有基板本體、設於該基板本體上之複數線路部與設於各該線路部上之表面處理層；以及至少一第二基板，係具有用以結合該線路部之複數導電凸塊，使該第二基板設於該第一基板上，且該表面處理層位於該導電凸塊與該線路部之間，又各該線路部上之表面處理層接觸該導電凸塊之垂直投影面積係小於或等於該導電凸塊之端面垂直投影面積的1.5倍。

本發明復提供一種堆疊組之製法，係包括：提供一第一基板及至少一具有複數導電凸塊之第二基板，該第一基板係具有基板本體與設於該基板本體上之複數線路部；形 成表面處理層於各該線路部上，且各該線路部上之表面處理層欲接觸該導電凸塊之垂直投影面積係小於或等於該導電凸塊之端面垂直投影面積的1.5倍；以及將各該導電凸塊結合該線路部，使該第二基板設於該第一基板上，且該表面處理層位於該導電凸塊與該線路部之間。

本發明另提供一種基板結構，係包括：基板本體，其表面上係具有複數導電凸塊；複數線路部，係設於該基板本體上；以及表面處理層，係設於各該線路部上，且各該線路部上之表面處理層之垂直投影面積係小於或等於該導電凸塊之端面垂直投影面積的1.5倍。

前述之基板結構中，該導電凸塊係接觸結合於該表面處理層上。

前述之堆疊組及其製法與基板結構中，該基板本體係為導線架、線路基板、半導體基材或矽中介板。

前述之堆疊組及其製法與基板結構中，該線路部係包含線路、接觸墊或導腳。

前述之堆疊組及其製法與基板結構中，該表面處理層之材質係包含鎳、鈀或金。

前述之堆疊組及其製法與基板結構中，該導電凸塊具有與該表面處理層接觸之銲錫材料，且該銲錫材料之回銲溫度係為100至270℃。例如，該導電凸塊復具有金屬體，如銅柱或銅球，以於各該導電凸塊對應結合各該線路部之後，該銲錫材料位於該金屬體與該表面處理層之間，其中，該銲錫材料欲接置該表面處理層之垂直投影面積小於或等 於該銲錫材料接觸該金屬體之端面垂直投影面積的1.5倍。又該導電凸塊復具有結合層，使該金屬體位於該銲錫材料與該結合層之間，且該結合層係如凸塊底下金屬層結構、鈦、鈦鎢、氮化鈦或鉻。

另外，前述之堆疊組及其製法與基板結構中，於形成該表面處理層後，先形成絕緣保護層於該基板本體上，且該絕緣保護層外露出該表面處理層，再將各該導電凸塊對應結合各該線路部。或者，於形成表面處理層前，形成絕緣保護層於該基板本體上，且該絕緣保護層外露出該些線路部。

由上可知，本發明之堆疊組及其製法與基板結構，係藉由該表面處理層之垂直投影面積係小於或等於該導電凸塊之端面垂直投影面積的1.5倍，以當回銲該導電凸塊時，該導電凸塊之結構不會分離，故相較於習知技術，可避免形成不沾錫之金屬體，因而能避免該第一基板與該第二基板之間電性斷路或電性接觸不佳之問題。

100‧‧‧接觸墊

101、300‧‧‧導電凸塊

102‧‧‧銅柱

103、303‧‧‧銲錫材料

12、22、32‧‧‧表面處理層

2、2a、2b、2c、3a、3b、3c‧‧‧第一基板

20‧‧‧基板本體

200‧‧‧線路部

200a‧‧‧頂面

21、31‧‧‧阻層

23‧‧‧絕緣保護層

210、310‧‧‧開口

230、230’、230”‧‧‧開孔

3、3’、3”‧‧‧堆疊組

30‧‧‧第二基板

30a‧‧‧連接墊

301、301’‧‧‧結合層

301a‧‧‧黏著層

301b‧‧‧阻障層

301c‧‧‧晶種層

302‧‧‧金屬體

A、B‧‧‧垂直投影面積

R‧‧‧端面垂直投影面積

D‧‧‧口徑

d、d’、d”‧‧‧孔徑

W‧‧‧寬度

第1A至1C圖係為習知半導體封裝件進行回銲製程的剖面示意圖；第2A至2F圖係為本發明之堆疊組及其基板結構之製法之第一實施例的剖面示意圖；其中，第2D’圖係為第2F圖之另一態樣，第2E’及2E”圖係為第2D圖之另一態樣；第3A至3E圖係為本發明之堆疊組及其基板結構之製法之第二實施例的剖面示意圖；其中，第3D’及3D”圖係 為第3D圖之另一態樣；以及第4A至4C圖係為本發明堆疊組進行回銲製程的剖面示意圖；其中，第4A’圖係為第4A圖之另一態樣。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

第2A至2F圖係為本發明之堆疊組3,3’及其基板結構之製法之第一實施例的剖面示意圖。

如第2A圖所示，提供一具有複數線路部200之基板本體20。

於本實施例中，該基板本體20係為導線架、線路基板、矽中介板或如晶片、晶圓之半導體基材，且該線路部 200係可包含線路、接觸墊或導腳等。有關該基板本體20之內部結構態樣繁多，並無特別限制，故不詳述。

如第2B圖所示，形成一阻層21於該基板本體20上，且於該阻層21上形成有複數開口210，以令各該線路部200對應外露於該些開口210，且該開口210之口徑D小於該線路部200之寬度W。

於本實施例中，係藉由例如乾膜(Dry Film)形成該阻層21，再移除對應該線路部200位置之阻層21材質，以形成該些開口210。

如第2C圖所示，形成一表面處理層22於該開口210中之線路部200上。

於本實施例中，該表面處理層22之材質係為化鎳浸鈀金(Electroless Nickel Electroless Palladium Immersion Gold,ENEPIG)或化學鎳金(Ni/Au)。

如第2D圖所示，以蝕刻或其它方式移除該阻層21，以製成本發明之基板結構，且該基板結構可視為第一基板2。

接著，可直接進行覆晶製程，如第2D’圖所示，提供一具有複數導電凸塊300之第二基板30(可視為另一基板結構)，且該表面處理層22之佈設的垂直投影面積A係大於回銲前之該導電凸塊300之端面垂直投影面積R並至多為該導電凸塊300之端面垂直投影面積R的1.5倍(即R<A≦1.5R)，再將各該導電凸塊300結合至該線路部200上，使該第二基板30設於該第一基板2上，且該表面處理 層22位於該導電凸塊300與該線路部200之間，以製成本發明之堆疊組3，且該表面處理層22接觸該導電凸塊300的垂直投影面積A係小於或等於回銲前之該導電凸塊300之端面垂直投影面積R的1.5倍。

於本實施例中，該第二基板30係配合該第一基板之需求，可為導線架、線路基板、矽中介板或如晶片、晶圓之半導體基材等。

再者，該第一基板2未形成絕緣保護層，使該導電凸塊300可直接形成於線路(即Bump on Trace)、接觸墊(即Bump on Narrow Pad)或導腳(即Bump on Lead)上。

又，回銲前之該導電凸塊300之端面垂直投影面積R約為64 π至2500 π um²，且該表面處理層22接觸該導電凸塊300之垂直投影面積A亦可小於回銲前之該導電凸塊300之端面垂直投影面積R(圖略)。

另外，於各該導電凸塊300結合該線路部200時，會回銲該導電凸塊300，具體地，請一併參考第4A至4C圖。

如第4A圖所示，該導電凸塊300具有結合層301、金屬體302及銲錫材料303，使該金屬體302位於該銲錫材料303與該結合層301之間。

於本實施例中，以印刷、濺鍍、蒸鍍、電鍍等物理或化學沈積等方式製作該導電凸塊300，該金屬體302係為銅柱，且該結合層301係包含有一形成於該第二基板30上之連接墊30a上之黏著層(adhesion Layer)301a、一防止擴散之阻障層(barrier layer)301b、及一用以接著該金 屬體302之晶種層(seed layer)301c，使該結合層301作為凸塊底下金屬層結構(Under Bump Metallurgy,UBM)，藉以在該金屬體302與連接墊30a之間提供接置金屬體302、擴散阻障(diffusion barrier)與適當黏著性等功能。

再者，該黏著層301a與阻障層301b之材質可為鈦(Ti)、鈦鎢(TiW)、氮化鈦(TiN)或鉻(Cr)，且該晶種層301c之材質可為鉻銅(Cr/Cu)、以物理氣相蒸鍍(Physical Vapor Deposition,PVD)、濺鍍、電鍍等物理或化學沈積等方式製作之銅(Cu)。

又，如第4A’圖所示，該結合層301’亦可僅有該黏著層，且該黏著層之材質可為鈦(Ti)、鈦鎢(TiW)、氮化鈦(TiN)或鉻(Cr)。

如第4B圖所示，接續第4A圖之製程，回銲該銲錫材料303，且該回銲溫度可依銲錫材料303之種類作調整，約為100至270℃之間。

如第4C圖所示，該銲錫材料303僅覆蓋該表面處理層22，且該銲錫材料303位於該金屬體302與該表面處理層22之間，使該銲錫材料303接觸該表面處理層22之垂直投影面積A小於或等於該銲錫材料303接觸該金屬體302之端面垂直投影面積R的1.5倍(即A≦1.5R)。

再者，如第2E至2E”圖所示，亦可先形成一絕緣保護層23於該基板本體20上，且該絕緣保護層23外露出該表面處理層22，以製成本發明之另一態樣之基板結構(即第一基板2a,2b,2c)，再進行覆晶製程(如第4A至4C圖所 示)，以製成本發明之堆疊組3’，如第2F圖所示。

於本實施例中，該絕緣保護層23具有複數對應該線路部200之開孔230，且該開孔230之孔徑d小於該線路部200之寬度W，使該開孔230僅外露出各該線路部200上之表面處理層22，如第2E圖所示，即所謂防銲層定義(solder mask defined,SMD)。

又，如第2E’圖所示，該開孔230’之孔徑d’亦可大於該線路部200之寬度W，使該開孔230’外露各該線路部200之部分表面及其上之表面處理層22與其周圍之基板本體20表面，即所謂非防銲層定義(Non solder mask defined,NSMD)。

另外，如第2E”圖所示，該開孔230”之孔徑d”亦可等於該線路部200之寬度W，使該開孔230”外露出各該線路部200之部分表面及其上之表面處理層22。

本發明之製法中，主要藉由限制該表面處理層22之佈設面積，使該表面處理層22之垂直投影面積A係至多為回銲前之該導電凸塊300之端面垂直投影面積R的1.5倍(或該銲錫材料303接觸該表面處理層22之垂直投影面積A小於或等於該銲錫材料303接觸該金屬體302之端面垂直投影面積R的1.5倍)，以當回銲該導電凸塊300(或該銲錫材料303)時，該銲錫材料303雖然會濕潤擴散至整個該表面處理層22之表面，但該銲錫材料303不會過度附著至該表面處理層22上，使該金屬體302與該銲錫材料303不會分離，如第4C圖所示，故可避免形成不沾錫之金 屬體302，使該導電凸塊300形成電性良好之連接構造，因而能避免該第一基板2,2a,2b,2c與該第二基板30之間電性斷路或電性接觸不佳之問題。

第3A至3E圖係為本發明之堆疊組3”及其第一基板3a,3b,3c之製法之第二實施例的剖面示意圖。本實施例與第一實施例之差異在於製作絕緣保護層之順序，其它製程大致相同，故以下僅說明相異處。

如第3A圖所示，提供一具有複數線路部200之基板本體20，且形成一絕緣保護層23於該基板本體20上，使該絕緣保護層23外露出該線路部200。

於本實施例中，該絕緣保護層23具有複數對應該線路部200之開孔230，且該開孔230之孔徑d小於該線路部200之寬度W，使該開孔230僅外露出各該線路部200上之部分頂面200a。

如第3B圖所示，形成一阻層31於該基板本體20上，且於該阻層31上形成有複數開口310，以令各該線路部200對應外露於該些開口310，且該開口310之口徑D小於該開孔230之孔徑d。

如第3C圖所示，形成一表面處理層32於該開口310中之線路部200上。

如第3D圖所示，移除該阻層31，以製成本發明之第一基板3a，且該開孔230外露出各該線路部200之部分頂面200a及其上之表面處理層32。於其它實施例中，如第3D’圖所示之第一基板3b，該開孔230’之孔徑d’亦可大於 該線路部200之寬度W，使該開孔230’外露各該線路部200之部分頂面200a及其上之表面處理層32與其周圍之基板本體20表面。或者，如第3D”圖所示之第一基板3c，該開孔230”之孔徑d”亦可等於該線路部200之寬度W，以於第3A圖之製程中，使該開孔230”外露出各該線路部200之全部頂面200a。

接著，於後續製程中，可進行覆晶製程(如第4A至4C圖所示)，以製成本發明之堆疊組3”，如第3E圖所示。

本發明係提供一種堆疊組3,3’,3”及第一基板2,2a,2b,2c,3a,3b,3c，該堆疊組3,3’,3”係包括：該第一基板2,2a,2b,2c,3a,3b,3c、以及設於該第一基板2,2a,2b,2c,3a,3b,3c上之至少一第二基板30。

所述之第一基板2,2a,2b,2c,3a,3b,3c係具有基板本體20、設於該基板本體20上之複數線路部200、及設於各該線路部200上之表面處理層22,32。

所述之基板本體20係為導線架、線路基板、半導體基材或矽中介板。

所述之線路部200係包含線路、接觸墊或導腳。

所述之表面處理層22,32之材質係包含鎳、鈀或金。

於一實施例中，該第一基板2,2a,2b,2c,3a,3b,3c復具有設於該基板本體20上之一絕緣保護層23，其外露出該表面處理層22,32。

所述之第二基板30係為導線架、線路基板、半導體基材或矽中介板，其具有結合該線路部200之複數導電凸塊 300，使該第二基板30設於該第一基板2,2a,2b,2c,3a,3b,3c上，且該表面處理層22,32位於該導電凸塊300與該線路部200之間，又該表面處理層22,32之垂直投影面積A係小於或等於該導電凸塊300之端面垂直投影面積R的1.5倍。

所述之導電凸塊300具有與該表面處理層22,32接觸之銲錫材料303。

於一實施例中，該導電凸塊300復具有金屬體302，使該銲錫材料303位於該金屬體302與該表面處理層22,32之間，且該金屬體302係為銅柱，並且該銲錫材料303接觸該表面處理層22,32之垂直投影面積A小於或等於該銲錫材料303接觸該金屬體302之端面垂直投影面積R的1.5倍。

於一實施例中，該導電凸塊300復具有結合層301,301’，使該金屬體302位於該銲錫材料303與該結合層301,301’之間，且該結合層301係為凸塊底下金屬層結構；或者，該結合層301’之材質係為鈦、鈦鎢、氮化鈦或鉻。

綜上所述，本發明之堆疊組及其製法與基板結構，係藉由該表面處理層之垂直投影面積係小於或等於回銲前之該導電凸塊之端面垂直投影面積的1.5倍，以當回銲該導電凸塊時，該金屬體與該銲錫材料不會分離，使該導電凸塊形成電性良好之連接構造，因而能避免該第一基板與該第二基板之間電性斷路或電性接觸不佳之問題。

上述實施例係用以例示性說明本發明之原理及其功 效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

2‧‧‧第一基板

20‧‧‧基板本體

200‧‧‧線路部

22‧‧‧表面處理層

3‧‧‧堆疊組

30‧‧‧第二基板

300‧‧‧導電凸塊

A‧‧‧垂直投影面積

R‧‧‧端面垂直投影面積

Claims (35)

1. 一種堆疊組，係包括：第一基板，係具有基板本體、設於該基板本體上之複數線路部與設於各該線路部上之表面處理層；以及至少一第二基板，係具有用以結合該線路部之複數導電凸塊，以藉之使該第二基板結合於該第一基板上，而令該表面處理層位於該導電凸塊與該線路部之間，又各該線路部上之表面處理層接觸該導電凸塊之垂直投影面積係小於或等於該導電凸塊之端面垂直投影面積的1.5倍。
2. 如申請專利範圍第1項所述之堆疊組，其中，該基板本體係為導線架、線路基板、半導體基材或矽中介板。
3. 如申請專利範圍第1項所述之堆疊組，其中，該線路部係包含線路、接觸墊或導腳。
4. 如申請專利範圍第1項所述之堆疊組，其中，該表面處理層之材質係包含鎳、鈀或金。
5. 如申請專利範圍第1項所述之堆疊組，其中，該導電凸塊具有與該表面處理層接觸之銲錫材料。
6. 如申請專利範圍第5項所述之堆疊組，其中，該導電凸塊復具有金屬體，使該銲錫材料位於該金屬體與該表面處理層之間。
7. 如申請專利範圍第6項所述之堆疊組，其中，該金屬體係為銅柱。
8. 如申請專利範圍第6項所述之堆疊組，其中，該表面處理層接觸該銲錫材料之垂直投影面積小於或等於該銲錫材料接觸該金屬體之垂直投影面積的1.5倍。
9. 如申請專利範圍第6項所述之堆疊組，其中，該導電凸塊復具有結合層，使該金屬體位於該銲錫材料與該結合層之間。
10. 如申請專利範圍第9項所述之堆疊組，其中，該結合層係為凸塊底下金屬層結構。
11. 如申請專利範圍第9項所述之堆疊組，其中，該結合層之材質係為鈦、鈦鎢、氮化鈦或鉻。
12. 如申請專利範圍第1項所述之堆疊組，其中，該第一基板復具有設於該基板本體上之絕緣保護層，其外露出該表面處理層。
13. 如申請專利範圍第1項所述之堆疊組，其中，該第二基板係為導線架、線路基板、半導體基材或矽中介板。
14. 一種堆疊組之製法，係包括：提供一第一基板及至少一具有複數導電凸塊之第二基板，該第一基板係具有基板本體與設於該基板本體上之複數線路部；形成表面處理層於各該線路部上，且各該線路部上之表面處理層欲接觸該導電凸塊之垂直投影面積係小於或等於該導電凸塊之端面垂直投影面積的1.5倍；以及將各該導電凸塊結合該線路部，使該第二基板設 於該第一基板上，而令該表面處理層位於該導電凸塊與該線路部之間。
15. 如申請專利範圍第14項所述之堆疊組之製法，其中，該基板本體係為導線架、線路基板、半導體基材或矽中介板。
16. 如申請專利範圍第14項所述之堆疊組之製法，其中，該線路部係包含線路、接觸墊或導腳。
17. 如申請專利範圍第14項所述之堆疊組之製法，其中，該表面處理層之材質係包含鎳、鈀或金。
18. 如申請專利範圍第14項所述之堆疊組之製法，其中，該導電凸塊具有與該表面處理層接觸之銲錫材料。
19. 如申請專利範圍第18項所述之堆疊組之製法，其中，該銲錫材料之回銲溫度係為100至270℃。
20. 如申請專利範圍第18項所述之堆疊組之製法，其中，該導電凸塊復具有金屬體，以於各該導電凸塊對應結合各該線路部之後，該銲錫材料位於該金屬體與該表面處理層之間。
21. 如申請專利範圍第20項所述之堆疊組之製法，其中，該金屬體係為銅柱。
22. 如申請專利範圍第20項所述之堆疊組之製法，其中，該表面處理層接觸該銲錫材料之面積小於或等於該銲錫材料接觸該金屬體之面積的1.5倍。
23. 如申請專利範圍第20項所述之堆疊組之製法，其中，該導電凸塊復具有結合層，使該金屬體位於該銲錫材 料與該結合層之間。
24. 如申請專利範圍第23項所述之堆疊組之製法，其中，該結合層係為凸塊底下金屬層結構。
25. 如申請專利範圍第23項所述之堆疊組之製法，其中，該結合層之材質係為鈦、鈦鎢、氮化鈦或鉻。
26. 如申請專利範圍第14項所述之堆疊組之製法，復包括於形成該表面處理層後，先形成絕緣保護層於該基板本體上，且該絕緣保護層外露出該表面處理層，再將各該導電凸塊對應結合各該線路部。
27. 如申請專利範圍第14項所述之堆疊組之製法，復包括於形成表面處理層前，形成絕緣保護層於該基板本體上，且該絕緣保護層外露出該些線路部。
28. 如申請專利範圍第14項所述之堆疊組之製法，其中，該第二基板係為導線架、線路基板、半導體基材或矽中介板。
29. 一種基板結構，係包括：基板本體，其表面上係具有複數導電凸塊；複數線路部，係設於該基板本體上；以及表面處理層，係設於各該線路部上，且各該線路部上之表面處理層之垂直投影面積係小於或等於該導電凸塊之端面垂直投影面積的1.5倍。
30. 如申請專利範圍第29項所述之基板結構，其中，該基板本體係為導線架、線路基板、半導體基材或矽中介板。
31. 如申請專利範圍第29項所述之基板結構，其中，該線路部係包含線路、接觸墊或導腳。
32. 如申請專利範圍第29項所述之基板結構，其中，該表面處理層之材質係包含鎳、鈀或金。
33. 如申請專利範圍第29項所述之基板結構，其中，該表面處理層上具有銲錫材料。
34. 如申請專利範圍第29項所述之基板結構，復包括絕緣保護層，係設於該基板本體上且外露出該表面處理層。
35. 如申請專利範圍第29項所述之基板結構，其中，該導電凸塊係接觸結合於該表面處理層上。