CN104810344A - 堆叠组及其制法与基板结构 - Google Patents
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Abstract
一种堆叠组及其制法与基板结构，该堆叠组包括：该第一基板（即该基板结构）以及设于该第一基板上的第二基板，该第一基板具有基板本体、设于该基板本体上的多个线路部与设于各该线路部上的表面处理层，该第二基板具有用以结合该线路部的多个导电凸块，使该第二基板设于该第一基板上，且该表面处理层位于该导电凸块与该线路部之间，并藉由各该线路部上的表面处理层的垂直投影面积小于或等于该导电凸块的端面垂直投影面积的1.5倍，以于回焊该导电凸块时，该导电凸块的结构不会分离，所以能避免该第一基板与该第二基板之间电性断路或电性接触不佳的问题。
Description
技术领域
本发明涉及一种半导体封装制程，尤指一种堆叠组及其制法与基板结构。
背景技术
于覆晶封装制程中，通过将半导体元件藉由焊锡材料结合并电性连接至一封装基板(package substrate)上，再将封装基板连同半导体元件进行封装。因此，现有半导体元件与封装基板上均具有接触垫，以供该封装基板与半导体元件（晶片）藉由焊锡材料相互对接与电性连接。
详细地，如图1A所示，于该封装基板的接触垫100上形成表面处理层12，并于该半导体晶片的电极垫上形成凸块底下金属结构（UnderBump Metallurgy,UBM），且于该凸块底下金属结构上形成铜柱102，再形成焊锡材料103于该铜柱102上，使该焊锡材料103与该铜柱102构成导电凸块101。之后，如图1B所示，将该导电凸块101结合至该接触垫100的表面处理层12上。之后，回焊（reflow）该焊锡材料103。
然而，于现有覆晶封装制法中，该表面处理层12的材质为化镍浸钯金（Electroless Nickel Electroless Palladium Immersion Gold,ENEPIG）或镍金（Ni/Au），所以于该表面处理层12的布设的垂直投影面积B远大于该铜柱102的端面垂直投影面积R的情况下，例如B＞1.5R，当进行回焊制程时，该表面处理层12相较于该铜柱102会具有较大的表面拉力，导致该焊锡材料103会湿润（Wetting）扩散至整个该表面处理层12的表面，致使该铜柱102与该焊锡材料103分离而形成不沾锡（Non-Wetting）的铜柱102，如图1C所示，因而造成该封装基板与该半导体晶片之间电性断路或电性接触不佳的情况。
因此，如何克服现有技术中的问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的缺失，本发明的目的为提供一种堆叠组及其制法与基板结构，能避免第一基板与第二基板之间电性断路或电性接触不佳的问题。
本发明的堆叠组，包括：第一基板，其具有基板本体、设于该基板本体上的多个线路部与设于各该线路部上的表面处理层；以及至少一第二基板，其具有用以结合该线路部的多个导电凸块，使该第二基板设于该第一基板上，且该表面处理层位于该导电凸块与该线路部之间，又各该线路部上的表面处理层接触该导电凸块的垂直投影面积小于或等于该导电凸块的端面垂直投影面积的1.5倍。
本发明还提供一种堆叠组的制法，包括：提供一第一基板及至少一具有多个导电凸块的第二基板，该第一基板具有基板本体与设于该基板本体上的多个线路部；形成表面处理层于各该线路部上，且各该线路部上的表面处理层欲接触该导电凸块的垂直投影面积小于或等于该导电凸块的端面垂直投影面积的1.5倍；以及将各该导电凸块结合该线路部，使该第二基板设于该第一基板上，且该表面处理层位于该导电凸块与该线路部之间。
本发明另提供一种基板结构，包括：基板本体，其表面上具有多个导电凸块；多个线路部，其设于该基板本体上；以及表面处理层，其设于各该线路部上，且各该线路部上的表面处理层的垂直投影面积小于或等于该导电凸块的端面垂直投影面积的1.5倍。
前述的基板结构中，该导电凸块接触结合于该表面处理层上。
前述的堆叠组及其制法与基板结构中，该基板本体为导线架、线路基板、半导体基材或硅中介板。
前述的堆叠组及其制法与基板结构中，该线路部包含线路、接触垫或导脚。
前述的堆叠组及其制法与基板结构中，该表面处理层的材质包含镍、钯或金。
前述的堆叠组及其制法与基板结构中，该导电凸块具有与该表面处理层接触的焊锡材料，且该焊锡材料的回焊温度为100至270℃。例如，该导电凸块还具有金属体，如铜柱或铜球，以于各该导电凸块对应结合各该线路部之后，该焊锡材料位于该金属体与该表面处理层之间，其中，该焊锡材料欲接置该表面处理层的垂直投影面积小于或等于该焊锡材料接触该金属体的端面垂直投影面积的1.5倍。又该导电凸块还具有结合层，使该金属体位于该焊锡材料与该结合层之间，且该结合层如凸块底下金属层结构、钛、钛钨、氮化钛或铬。
另外，前述的堆叠组及其制法与基板结构中，于形成该表面处理层后，先形成绝缘保护层于该基板本体上，且该绝缘保护层外露出该表面处理层，再将各该导电凸块对应结合各该线路部。或者，于形成表面处理层前，形成绝缘保护层于该基板本体上，且该绝缘保护层外露出该些线路部。
由上可知，本发明的堆叠组及其制法与基板结构，藉由该表面处理层的垂直投影面积小于或等于该导电凸块的端面垂直投影面积的1.5倍，以当回焊该导电凸块时，该导电凸块的结构不会分离，所以相较于现有技术，可避免形成不沾锡的金属体，因而能避免该第一基板与该第二基板之间电性断路或电性接触不佳的问题。
附图说明
图1A至1C为现有半导体封装件进行回焊制程的剖面示意图；
图2A至2F为本发明的堆叠组及其基板结构的制法的第一实施例的剖面示意图；其中，图2D’为图2F的另一实施例，图2E’及2E”为图2D的另一实施例；
图3A至3E为本发明的堆叠组及其基板结构的制法的第二实施例的剖面示意图；其中，图3D’及3D”为图3D的另一实施例；以及
图4A至4C为本发明堆叠组进行回焊制程的剖面示意图；其中，图4A’为图4A的另一实施例。
主要组件符号说明
100 接触垫
101、300 导电凸块
102 铜柱
103、303 焊锡材料
12、22、32 表面处理层
2、2a、2b、2c、3a、3b、3c 第一基板
20 基板本体
200 线路部
200a 顶面
21、31 阻层
23 绝缘保护层
210、310 开口
230、230’、230” 开孔
3、3’、3” 堆叠组
30 第二基板
30a 连接垫
301、301’ 结合层
301a 粘着层
301b 阻障层
301c 晶种层
302 金属体
A、B 垂直投影面积
R 端面垂直投影面积
D 口径
d、d’、d” 孔径
W 宽度。
具体实施方式
以下藉由特定的具体实施例说明本发明的实施方式，熟悉此技艺的人士可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技艺的人士的了解与阅读，并非用以限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图2A至2F为本发明的堆叠组3,3’及其基板结构的制法的第一实施例的剖面示意图。
如图2A所示，提供一具有多个线路部200的基板本体20。
于本实施例中，该基板本体20为导线架、线路基板、硅中介板或如晶片、晶圆的半导体基材，且该线路部200可包含线路、接触垫或导脚等。有关该基板本体20的内部结构的实施例繁多，并无特别限制，所以不详述。
如图2B所示，形成一阻层21于该基板本体20上，且于该阻层21上形成有多个开口210，以令各该线路部200对应外露于该些开口210，且该开口210的口径D小于该线路部200的宽度W。
于本实施例中，藉由例如干膜（Dry Film）形成该阻层21，再移除对应该线路部200位置的阻层21材质，以形成该些开口210。
如图2C所示，形成一表面处理层22于该开口210中的线路部200上。
于本实施例中，该表面处理层22的材质为化镍浸钯金（Electroless Nickel Electroless Palladium Immersion Gold,ENEPIG）或化学镍金（Ni/Au）。
如图2D所示，以蚀刻或其它方式移除该阻层21，以制成本发明的基板结构，且该基板结构可视为第一基板2。
接着，可直接进行覆晶制程，如图2D’所示，提供一具有多个导电凸块300的第二基板30（可视为另一基板结构），且该表面处理层22的布设的垂直投影面积A大于回焊前的该导电凸块300的端面垂直投影面积R并至多为该导电凸块300的端面垂直投影面积R的1.5倍（即R＜A≦1.5R），再将各该导电凸块300结合至该线路部200上，使该第二基板30设于该第一基板2上，且该表面处理层22位于该导电凸块300与该线路部200之间，以制成本发明的堆叠组3，且该表面处理层22接触该导电凸块300的垂直投影面积A小于或等于回焊前的该导电凸块300的端面垂直投影面积R的1.5倍。
于本实施例中，该第二基板30为配合该第一基板的需求，可为导线架、线路基板、硅中介板或如晶片、晶圆的半导体基材等。
此外，该第一基板2未形成绝缘保护层，使该导电凸块300可直接形成于线路（即Bump on Trace）、接触垫（即Bump on Narrow Pad）或导脚（即Bump on Lead）上。
又，回焊前的该导电凸块300的端面垂直投影面积R约为64π至2500πum2，且该表面处理层22接触该导电凸块300的垂直投影面积A亦可小于回焊前的该导电凸块300的端面垂直投影面积R（图略）。
另外，于各该导电凸块300结合该线路部200时，会回焊该导电凸块300，具体地，请一并参考图4A至4C。
如图4A所示，该导电凸块300具有结合层301、金属体302及焊锡材料303，使该金属体302位于该焊锡材料303与该结合层301之间。
于本实施例中，以印刷、溅镀、蒸镀、电镀等物理或化学沉积等方式制作该导电凸块300，该金属体302为铜柱，且该结合层301包含有一形成于该第二基板30上的连接垫30a上的粘着层（adhesionLayer）301a、一防止扩散的阻障层（barrier layer）301b、及一用以接着该金属体302的晶种层（seed layer）301c，使该结合层301作为凸块底下金属层结构（Under Bump Metallurgy,UBM），藉以在该金属体302与连接垫30a之间提供接置金属体302、扩散阻障(diffusion barrier)与适当粘着性等功能。
此外，该粘着层301a与阻障层301b的材质可为钛（Ti）、钛钨（TiW）、氮化钛（TiN）或铬（Cr），且该晶种层301c的材质可为铬铜（Cr/Cu）、以物理气相蒸镀（Physical Vapor Deposition,PVD）、溅镀、电镀等物理或化学沉积等方式制作的铜（Cu）。
又，如图4A’所示，该结合层301’亦可仅有该粘着层，且该粘着层的材质可为钛（Ti）、钛钨（TiW）、氮化钛（TiN）或铬（Cr）。
如图4B所示，接续图4A的制程，回焊该焊锡材料303，且该回焊温度可依焊锡材料303的种类作调整，约为100至270℃之间。
如图4C所示，该焊锡材料303仅覆盖该表面处理层22，且该焊锡材料303位于该金属体302与该表面处理层22之间，使该焊锡材料303接触该表面处理层22的垂直投影面积A小于或等于该焊锡材料303接触该金属体302的端面垂直投影面积R的1.5倍（即A≦1.5R）。
此外，如图2E至2E”所示，亦可先形成一绝缘保护层23于该基板本体20上，且该绝缘保护层23外露出该表面处理层22，以制成本发明的另一实施例的基板结构（即第一基板2a,2b,2c），再进行覆晶制程（如图4A至4C所示），以制成本发明的堆叠组3’，如图2F所示。
于本实施例中，该绝缘保护层23具有多个对应该线路部200的开孔230，且该开孔230的孔径d小于该线路部200的宽度W，使该开孔230仅外露出各该线路部200上的表面处理层22，如图2E所示，即所谓防焊层定义（solder mask defined,SMD）。
又，如图2E’所示，该开孔230’的孔径d’亦可大于该线路部200的宽度W，使该开孔230’外露各该线路部200的部分表面及其上的表面处理层22与其周围的基板本体20表面，即所谓非防焊层定义（Non solder mask defined,NSMD）。
另外，如图2E”所示，该开孔230”的孔径d”亦可等于该线路部200的宽度W，使该开孔230”外露出各该线路部200的部分表面及其上的表面处理层22。
本发明的制法中，主要藉由限制该表面处理层22的布设面积，使该表面处理层22的垂直投影面积A至多为回焊前的该导电凸块300的端面垂直投影面积R的1.5倍（或该焊锡材料303接触该表面处理层22的垂直投影面积A小于或等于该焊锡材料303接触该金属体302的端面垂直投影面积R的1.5倍），以当回焊该导电凸块300（或该焊锡材料303）时，该焊锡材料303虽然会湿润扩散至整个该表面处理层22的表面，但该焊锡材料303不会过度附着至该表面处理层22上，使该金属体302与该焊锡材料303不会分离，如图4C所示，所以可避免形成不沾锡的金属体302，使该导电凸块300形成电性良好的连接构造，因而能避免该第一基板2,2a,2b,2c与该第二基板30之间电性断路或电性接触不佳的问题。
图3A至3E为本发明的堆叠组3”及其第一基板3a,3b,3c的制法的第二实施例的剖面示意图。本实施例与第一实施例的差异在于制作绝缘保护层的顺序，其它制程大致相同，所以以下仅说明相异处。
如图3A所示，提供一具有多个线路部200的基板本体20，且形成一绝缘保护层23于该基板本体20上，使该绝缘保护层23外露出该线路部200。
于本实施例中，该绝缘保护层23具有多个对应该线路部200的开孔230，且该开孔230的孔径d小于该线路部200的宽度W，使该开孔230仅外露出各该线路部200上的部分顶面200a。
如图3B所示，形成一阻层31于该基板本体20上，且于该阻层31上形成有多个开口310，以令各该线路部200对应外露于该些开口310，且该开口310的口径D小于该开孔230的孔径d。
如图3C所示，形成一表面处理层32于该开口310中的线路部200上。
如图3D所示，移除该阻层31，以制成本发明的第一基板3a，且该开孔230外露出各该线路部200的部分顶面200a及其上的表面处理层32。于其它实施例中，如图3D’所示的第一基板3b，该开孔230’的孔径d’也可大于该线路部200的宽度W，使该开孔230’外露各该线路部200的部分顶面200a及其上的表面处理层32与其周围的基板本体20表面。或者，如图3D”所示的第一基板3c，该开孔230”的孔径d”也可等于该线路部200的宽度W，以于图3A的制程中，使该开孔230”外露出各该线路部200的全部顶面200a。
接着，于后续制程中，可进行覆晶制程（如图4A至4C所示），以制成本发明的堆叠组3”，如图3E所示。
本发明提供一种堆叠组3,3’,3”及第一基板2,2a,2b,2c,3a,3b,3c，该堆叠组3,3’,3”包括：该第一基板2,2a,2b,2c,3a,3b,3c、以及设于该第一基板2,2a,2b,2c,3a,3b,3c上的至少一第二基板30。
所述的第一基板2,2a,2b,2c,3a,3b,3c具有基板本体20、设于该基板本体20上的多个线路部200、及设于各该线路部200上的表面处理层22,32。
所述的基板本体20为导线架、线路基板、半导体基材或硅中介板。
所述的线路部200包含线路、接触垫或导脚。
所述的表面处理层22,32的材质包含镍、钯或金。
于一实施例中，该第一基板2,2a,2b,2c,3a,3b,3c还具有设于该基板本体20上的一绝缘保护层23，其外露出该表面处理层22,32。
所述的第二基板30为导线架、线路基板、半导体基材或硅中介板，其具有结合该线路部200的多个导电凸块300，使该第二基板30设于该第一基板2,2a,2b,2c,3a,3b,3c上，且该表面处理层22,32位于该导电凸块300与该线路部200之间，又该表面处理层22,32的垂直投影面积A小于或等于该导电凸块300的端面垂直投影面积R的1.5倍。
所述的导电凸块300具有与该表面处理层22,32接触的焊锡材料303。
于一实施例中，该导电凸块300还具有金属体302，使该焊锡材料303位于该金属体302与该表面处理层22,32之间，且该金属体302为铜柱，并且该焊锡材料303接触该表面处理层22,32的垂直投影面积A小于或等于该焊锡材料303接触该金属体302的端面垂直投影面积R的1.5倍。
于一实施例中，该导电凸块300还具有结合层301,301’，使该金属体302位于该焊锡材料303与该结合层301,301’之间，且该结合层301为凸块底下金属层结构；或者，该结合层301’的材质为钛、钛钨、氮化钛或铬。
综上所述，本发明的堆叠组及其制法与基板结构，藉由该表面处理层的垂直投影面积小于或等于回焊前的该导电凸块的端面垂直投影面积的1.5倍，以当回焊该导电凸块时，该金属体与该焊锡材料不会分离，使该导电凸块形成电性良好的连接构造，因而能避免该第一基板与该第二基板之间电性断路或电性接触不佳的问题。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟习此项技艺的人士均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。
Claims (35)
1.一种堆叠组，包括：
第一基板，其具有基板本体、设于该基板本体上的多个线路部与设于各该线路部上的表面处理层；以及
至少一第二基板，其具有用以结合该线路部的多个导电凸块，以藉之使该第二基板结合于该第一基板上，而令该表面处理层位于该导电凸块与该线路部之间，又各该线路部上的表面处理层接触该导电凸块的垂直投影面积小于或等于该导电凸块的端面垂直投影面积的1.5倍。
2.如权利要求1所述的堆叠组，其特征在于，该基板本体为导线架、线路基板、半导体基材或硅中介板。
3.如权利要求1所述的堆叠组，其特征在于，该线路部包含线路、接触垫或导脚。
4.如权利要求1所述的堆叠组，其特征在于，该表面处理层的材质包含镍、钯或金。
5.如权利要求1所述的堆叠组，其特征在于，该导电凸块具有与该表面处理层接触的焊锡材料。
6.如权利要求5所述的堆叠组，其特征在于，该导电凸块还具有金属体，使该焊锡材料位于该金属体与该表面处理层之间。
7.如权利要求6所述的堆叠组，其特征在于，该金属体为铜柱。
8.如权利要求6所述的堆叠组，其特征在于，该表面处理层接触该焊锡材料的垂直投影面积小于或等于该焊锡材料接触该金属体的垂直投影面积的1.5倍。
9.如权利要求6所述的堆叠组，其特征在于，该导电凸块还具有结合层，使该金属体位于该焊锡材料与该结合层之间。
10.如权利要求9所述的堆叠组，其特征在于，该结合层为凸块底下金属层结构。
11.如权利要求9所述的堆叠组，其特征在于，该结合层的材质为钛、钛钨、氮化钛或铬。
12.如权利要求1所述的堆叠组，其特征在于，该第一基板还具有设于该基板本体上的绝缘保护层，其外露出该表面处理层。
13.如权利要求1所述的堆叠组，其特征在于，该第二基板为导线架、线路基板、半导体基材或硅中介板。
14.一种堆叠组的制法，包括：
提供一第一基板及至少一具有多个导电凸块的第二基板，该第一基板具有基板本体与设于该基板本体上的多个线路部；
形成表面处理层于各该线路部上，且各该线路部上的表面处理层欲接触该导电凸块的垂直投影面积小于或等于该导电凸块的端面垂直投影面积的1.5倍；以及
将各该导电凸块结合该线路部，使该第二基板设于该第一基板上，而令该表面处理层位于该导电凸块与该线路部之间。
15.如权利要求14所述的堆叠组的制法，其特征在于，该基板本体为导线架、线路基板、半导体基材或硅中介板。
16.如权利要求14所述的堆叠组的制法，其特征在于，该线路部包含线路、接触垫或导脚。
17.如权利要求14所述的堆叠组的制法，其特征在于，该表面处理层的材质包含镍、钯或金。
18.如权利要求14所述的堆叠组的制法，其特征在于，该导电凸块具有与该表面处理层接触的焊锡材料。
19.如权利要求18所述的堆叠组的制法，其特征在于，该焊锡材料的回焊温度为100至270℃。
20.如权利要求18所述的堆叠组的制法，其特征在于，该导电凸块还具有金属体，以于各该导电凸块对应结合各该线路部之后，该焊锡材料位于该金属体与该表面处理层之间。
21.如权利要求20所述的堆叠组的制法，其特征在于，该金属体为铜柱。
22.如权利要求20所述的堆叠组的制法，其特征在于，该表面处理层接触该焊锡材料的面积小于或等于该焊锡材料接触该金属体的面积的1.5倍。
23.如权利要求20所述的堆叠组的制法，其特征在于，该导电凸块还具有结合层，使该金属体位于该焊锡材料与该结合层之间。
24.如权利要求23所述的堆叠组的制法，其特征在于，该结合层为凸块底下金属层结构。
25.如权利要求23所述的堆叠组的制法，其特征在于，该结合层的材质为钛、钛钨、氮化钛或铬。
26.如权利要求14所述的堆叠组的制法，其特征在于，该制法还包括于形成该表面处理层后，先形成绝缘保护层于该基板本体上，且该绝缘保护层外露出该表面处理层，再将各该导电凸块对应结合各该线路部。
27.如权利要求14所述的堆叠组的制法，其特征在于，该制法还包括于形成表面处理层前，形成绝缘保护层于该基板本体上，且该绝缘保护层外露出该些线路部。
28.如权利要求14所述的堆叠组的制法，其特征在于，该第二基板为导线架、线路基板、半导体基材或硅中介板。
29.一种基板结构，包括：
基板本体，其表面上具有多个导电凸块；
多个线路部，其设于该基板本体上；以及
表面处理层，其设于各该线路部上，且各该线路部上的表面处理层的垂直投影面积小于或等于该导电凸块的端面垂直投影面积的1.5倍。
30.如权利要求29所述的基板结构，其特征在于，该基板本体为导线架、线路基板、半导体基材或硅中介板。
31.如权利要求29所述的基板结构，其特征在于，该线路部包含线路、接触垫或导脚。
32.如权利要求29所述的基板结构，其特征在于，该表面处理层的材质包含镍、钯或金。
33.如权利要求29所述的基板结构，其特征在于，该表面处理层上具有焊锡材料。
34.如权利要求29所述的基板结构，其特征在于，该基板结构还包括绝缘保护层，其设于该基板本体上且外露出该表面处理层。
35.如权利要求29所述的基板结构，其特征在于，该导电凸块接触结合于该表面处理层上。
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