TW201525974A - 移位暫存器 - Google Patents

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Ming-Huang Chuang
Shu-Wen Tzeng
Wei-Chien Liao
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Abstract

一種移位暫存器包含輸入級電路、第一開關、控制電路及下拉電路。第一開關的第一端接收第一時脈訊號，第一開關的第二端耦接於移位暫存器的輸出端，而第一開關的控制端耦接於輸入級電路的第一輸出端。控制電路依據第二時脈訊號控制第一系統電壓端與節點之間的電性連接，並依據輸入級電路的第二輸出端的電位控制節點與第二系統電壓端之間的電性連接。下拉電路依據節點的電位控制輸入級電路的第二輸出端與第二系統電壓端之間的電性連接，以及移位暫存器的輸出端與第二系統電壓端之間的電性連接。

Description

移位暫存器
本發明係關於一種移位暫存器，尤指一種可抑制漏電流的移位暫存器。
一般而言，顯示面板包含有複數個畫素、閘極驅動電路以及源極驅動電路。源極驅動電路係用以寫入資料訊號至被開啟的畫素。閘極驅動電路包含複數級移位暫存器，用來提供複數個閘極訊號，以控制畫素之開啟與關閉。然而，先前技術中的移位暫存器具有漏電流過大及電晶體數目過多的問題，引起額外功耗。此外，因電晶體數目過多而造成佈局面積過大，故不利於實現窄邊框顯示面板的設計。
本發明之一實施例提供一種移位暫存器。移位暫存器包含輸入級電路、第一開關、控制電路及下拉電路。輸入級電路用以接收至少一輸入訊號。第一開關的第一端用以接收第一時脈訊號，第一開關的第二端耦接於移位暫存器的輸出端，而第一開關的控制端耦接於輸入級電路的第一輸出端。控制電路包含第二開關及第三開關。第二開關的第一端耦接於第一系統電壓端，第二開關的第二端耦接於節點，而第二開關的控制端用以接收第二時脈訊號。第三開關的第一端耦接於節點，第三開關的第二端耦接於第二系統電壓端，而第三開關的控制端耦接於輸入級電路的第二輸出端。下拉電路包含第四開關及第五開關。第四開關的第一端耦接於輸入級電路的第二輸出端，第四開關的第二端耦接於第二系統電壓端，而第四開關的控制端耦接於節 點。第五開關的第一端耦接於移位暫存器的輸出端，第五開關的第二端耦接於第二系統電壓端，而第五開關的控制端耦接於節點。
透過本發明實施例之移位暫存器，可抑制漏電流，而具有節能的功效。此外，由於移位暫存器採用精簡的設計，而具有較少的電晶體數目，故可降低製造成本，並適合用於窄邊框的面板設計。
100、300‧‧‧移位暫存器
110、310‧‧‧輸入級電路
120、320‧‧‧控制電路
130、330‧‧‧下拉電路
312‧‧‧雙向選擇電路
340‧‧‧重置電路
A‧‧‧節點
C1‧‧‧電容
CLK‧‧‧第二時脈訊號
D2U‧‧‧第二選擇訊號
M1‧‧‧第一開關
M2‧‧‧第二開關
M3‧‧‧第三開關
M4‧‧‧第四開關
M5‧‧‧第五開關
M6‧‧‧第五開關
M7‧‧‧第五開關
M8‧‧‧第五開關
M9‧‧‧第五開關
M10‧‧‧第五開關
N11、N21、N31、N41、N51、N61、N71、N81、N91、NA1‧‧‧第一端
N12、N22、N32、N42、N52、N62、N72、N82、N92、NA2‧‧‧第二端
N1C、N2C、N3C、N4C、N5C、N6C、N7C、N8C、N9C、NAC‧‧‧控制端
NC1‧‧‧源極
NC2‧‧‧汲極
NCC‧‧‧閘極
O1‧‧‧第一輸出端
O2‧‧‧第二輸出端
R‧‧‧電阻
RST‧‧‧重置訊號
SIN‧‧‧輸入訊號
SR[n]‧‧‧輸出端
SR[n-1]‧‧‧前一級移位暫存器的輸出端
SR[n+1]‧‧‧後一級移位暫存器的輸出端
T1、T2、T3、T4、T5‧‧‧時段
U2D‧‧‧第一選擇訊號
V0‧‧‧初始電位
V0’‧‧‧低位準
V1‧‧‧第一電位
V2‧‧‧第二電位
VGH‧‧‧第一系統電壓端
VGL‧‧‧第二系統電壓端
XCLK‧‧‧第一時脈訊號
第1圖為本發明一實施例之移位暫存器的示意圖。
第2圖為第1圖移位暫存器的時序圖。
第3圖為本發明一實施例之移位暫存器的電路圖。
第4圖為第3圖移位暫存器的時序圖。
第5圖為第1圖及第3圖之第一時脈訊號及第二時脈訊號的另一時序圖。
請參考第1圖，第1圖為本發明一實施例之移位暫存器100的示意圖。移位暫存器100可用於顯示面板的閘極驅動器，而閘極驅動電路可包含複數級的移位暫存器100，用來提供複數個閘極訊號以控制顯示面板的畫素之開啟與關閉。移位暫存器100包含輸入級電路110、第一開關M1、控制電路120及下拉電路130。輸入級電路110用以接收輸入訊號SIN。第一開關M1的第一端N11用以接收第一時脈訊號XCLK，第一開關M1的第二端N12耦接於移位暫存器100的輸出端SR[n]，而第一開關M1的控制端N1C耦接於輸入級電路110的第一輸出端O1。控制電路120包含第二開關M2及第三開關M3。第二開關M2的第一端N21耦接於第一系統電壓端VGH，第二開關M2的第二端N22耦接於節點A，而第二開關M2的控制端N2C用以接收第二時脈訊號CLK。第三開關M3的第一端N31耦接於節點A，第三開關 M3的第二端N32耦接於第二系統電壓端VGL，而第三開關M3的控制端N3C耦接於輸入級電路110的第二輸出端O2。下拉電路130包含第四開關M4及第五開關M5。第四開關M4的第一端N41耦接於輸入級電路110的第二輸出端O2，第四開關M4的第二端N42耦接於第二系統電壓端VGL，而第四開關M4的控制端N4C耦接於節點A。第五開關M5的第一端N51耦接於移位暫存器100的輸出端SR[n]，第五開關M5的第二端N52耦接於第二系統電壓端VGL，而第五開關M5的控制端N5C耦接於節點A。
第一系統電壓端VGH和第二系統電壓端VGL以供應閘極驅動器所需之電力。一般而言，第一系統電壓端VGH的電位會高於第二系統電壓端VGL的電位。例如，第一系統電壓端VGH的電位可以是8.5伏特或其他的正電位，而第二系統電壓端VGL的電位可以是負8伏特或其他的負電位。此外，上述的輸入訊號SIN可以是移位暫存器100於閘極驅動器中前一級的移位暫存器100的輸出，或是移位暫存器100於閘極驅動器中下一級的移位暫存器100的輸出。請參考第2圖並同時參照第1圖，第2圖為第1圖移位暫存器100的時序圖。第一時脈訊號XCLK和第二時脈訊號CLK為週期性訊號。此外，當第一時脈訊號XCLK為高電位時，第二時脈訊號CLK為低電位；而當第二時脈訊號CLK為高電位時，第一時脈訊號XCLK為低電位。在本實施例中，第一時脈訊號XCLK的上緣(rising edge)和第二時脈訊號CLK的下緣(falling edge)對齊，而第一時脈訊號XCLK的下緣和第二時脈訊號CLK的上緣對齊，但本發明並不以此為限，只需第一時脈訊號XCLK為高電位的部分與第二時脈訊號CLK為高電位的部分不重疊即可，例如第5圖所示的第一時脈訊號XCLK及第二時脈訊號CLK。值得注意地，第一時脈訊號XCLK除了在本級的移位暫存器100中會輸入至第一開關M1的第一端N11之外，第一時脈訊號XCLK還會被輸入至上一級和下一級移位暫存器100之第二開關M2的控制端N2C。而第二時脈訊號CLK除了在本級的移位暫存器100中 會輸入至第二開關M2的控制端N2C之外，第二時脈訊號CLK還會被輸入至上一級和下一級移位暫存器100之第一開關M1的第一端N11。此外，當輸入訊號SIN為高電位時，輸入級電路110的第一輸出端O1及第二輸出端O2的電位會為高電位。
在時段T1期間，第一時脈訊號XCLK為高電位，而第二時脈訊號CLK為低電位。此時，因輸入訊號SIN尚未提升至高電位，故第一輸出端O1及第二輸出端O2的電位會為低電位。進而使第一開關M1、第二開關M2及第三開關M3皆關閉。此外，因節點A的電位在時段T1期間為高電位，故第四開關M4和第五開關M5會被開啟，而使得移位暫存器100的輸出端SR[n]的電位為低電位。
在時段T2期間，第一時脈訊號XCLK為低電位，而第二時脈訊號CLK為高電位。此時，因因輸入訊號SIN提升至高電位，故第一輸出端O1抬升位準至V1，故第一開關M1被開啟。另外，因輸入訊號SIN提升至高電位，故第一輸出端O1及第二輸出端O2的電位會為高電位。又因第二時脈訊號CLK為高電位，故第二開關M2及第三開關M3會被開啟。此外，在本實施例中，因第二開關M2的寬長比(width-to-length ratio；W/L)相較於第三開關M3的寬長比來得小，而使得第二開關M2的等效電阻值大於第三開關M3的等效電阻值。因此，第二開關M2之第一端N21及第二端N22之間的跨壓會大於第三開關M3之第一端N31及第二端N32之間的跨壓，而使得節點A的電位降為低位準V0’。因節點A的電位為低位準V0’，故第四開關M4和第五開關M5會被關閉。因此，輸出端SR[n]之電位在時段T2期間會維持在低電位。此外，在第二開關M2的第二端N22直接耦接於節點A的情況下，第二開關M2的尺寸可遠小於第三開關M3的尺寸，亦即第二開關M2與第三開關M3的寬長比的比值可小於比例(例如是二十二分之一)，以使節點A的電 壓在時段T2維持低位準V0’，以使第四開關M4及第五開關M5關閉。
在時段T3期間，第一時脈訊號XCLK為高電位，而第二時脈訊號CLK為低電位，此時，因第一開關M1的寄生電容效應，且第一時脈訊號XCLK被提升至高電位，而使得第一輸出端O1的電位從第一電位V1被提升至第二電位V2。其中，第一電位V1及第二電位V2皆高於第一輸出端O1在時段T1期間的初始電位V0。此外，在時段T3期間，因第二時脈訊號CLK為低電位，故第二開關M2會被關閉。第三開關M3因第二輸出端O2處於高電位而被開啟，而使得節點A因耦接於第二系統電壓端VGL而被下拉至初始電位V0。此時，第四開關M4及第五開關M5會因節點A處於初始電位V0而被關閉。此外，因第一時脈訊號XCLK為高電位，第一輸出端O1處於第二電位V2，故第一開關M1會被開啟，而使得移位暫存器100的輸出端SR[n]之電位會被提升至高電位。
在時段T4期間，第一時脈訊號XCLK為低電位，而第二時脈訊號CLK為高電位，且輸入級電路110會將第一輸出端O1及第二輸出端O2的電位拉至低電位。此時，第一開關M1及第三開關M3會被關閉。此外，因第二時脈訊號CLK為高電位，故第二開關M2會被開啟，而使節點A被拉至高電位。第四開關M4和第五開關M5則因節點A處於高電位而被開啟，並導致移位暫存器100的輸出端SR[n]之電位被拉至低電位。
在時段T5期間，第一時脈訊號XCLK為高電位，而第二時脈訊號CLK為低電位，且輸入級電路110會將第一輸出端O1及第二輸出端O2的電位維持在低電位。此時，第一開關M1、第二開關M2及第三開關M3會被關閉，而使節點A因處於浮接狀態而維持在高電位。第四開關M4和第五開關M5則因節點A維持在高電位而持續被開啟，並使移位暫存器100的輸 出端SR[n]之電位維持在低電位。
請參考第3圖，第3圖為本發明一實施例之移位暫存器300的示意圖。移位暫存器300亦可用於顯示面板的閘極驅動器，而閘極驅動電路可包含複數級的移位暫存器300，用來提供複數個閘極訊號以控制顯示面板的畫素之開啟與關閉。移位暫存器300包含輸入級電路310、第一開關M1、控制電路320及下拉電路330。輸入級電路310具有兩個輸入端，其中輸入級電路310的一輸入端耦接至上一級移位暫存器300的輸出端SR[n-1]，而輸入級電路310的另一輸入端耦接至下一級移位暫存器300的輸出端SR[n+1]。因此，輸入級電路310會將上一級及下一級的移位暫存器300之輸出訊號作為本級移位暫存器300的輸入訊號。第一開關M1的第一端N11用以接收第一時脈訊號XCLK，第一開關M1的第二端N12耦接於移位暫存器300的輸出端SR[n]，而第一開關M1的控制端N1C耦接於輸入級電路310的第一輸出端O1。控制電路320包含第二開關M2及第三開關M3。第二開關M2的第一端N21耦接於第一系統電壓端VGH，第二開關M2的第二端N22耦接於節點A，而第二開關M2的控制端N2C用以接收第二時脈訊號CLK。第三開關M3的第一端N31耦接於節點A，第三開關M3的第二端N32耦接於第二系統電壓端VGL，而第三開關M3的控制端N3C耦接於輸入級電路310的第二輸出端O2。下拉電路330包含第四開關M4及第五開關M5。第四開關M4的第一端N41耦接於輸入級電路310的第二輸出端O2，第四開關M4的第二端N42耦接於第二系統電壓端VGL，而第四開關M4的控制端N4C耦接於節點A。第五開關M5的第一端N51耦接於移位暫存器300的輸出端SR[n]，第五開關M5的第二端N52耦接於第二系統電壓端VGL，而第五開關M5的控制端N5C耦接於節點A。
輸入級電路310可具有第六開關M6，用以使第二輸出端O2於時 段T2及T3的電位維持在低於第一電位V1的電位。第六開關M6的第一端N61耦接於輸入級電路310的第二輸出端O2，第六開關M6的第二端N62耦接於輸入級電路310的第一輸出端O1，而第六開關M6的控制端N6C耦接於第一系統電壓端VGH。因此，當移位暫存器300被供電的期間，第六開關M6會維持在被開啟的狀態。為清楚說明第六開關M6的功用，請參考第4圖並同時參照第3圖。第4圖為第3圖移位暫存器300的時序圖。在時段T3期間，當第一輸出端O1由第一電位V1被提升至第二電位V2時，因第六開關M6的作用，而使得第二輸出端O2在時段T3內的電位，維持與在時段T2內的電位一致。如此一來，第二輸出端O2的電位在時段T3內不會被提升至第二電位V2，也使得第四開關M4的第一端N41及第二端N42之間的跨壓不至被提升。因此，第四開關M4的漏電流不會因第一端N41及第二端N42之間跨壓的提升而連帶地增大。然而，移位暫存器300亦可在不具有第六開關M6的情況下操作。在此情況下，第一輸出端O1會直接地耦接於第二輸出端O2，但不直接與第一系統電壓端VGH耦接。由此可知，藉由第六開關M6的設置，可限制第四開關M4的漏電流不會過大，而達到抑制漏電流及節能的功效，並同時增加移位暫存器300對於漏電流的容忍度。
在本發明一實施例中，移位暫存器300可另包含第七開關M7，用以維持第二輸出端O2於時段T3的電位。第七開關M7的第一端N71及控制端N7C耦接於移位暫存器300的輸出端SR[n]，而第七開關M7的第二端N72耦接於輸入級電路310的第二輸出端O2。如第4圖所示，在時段T3期間，移位暫存器300的輸出端SR[n]的電位為高電位，而由於第七開關M7的作用，第二輸出端O2在時段T3的電位會被維持在(VSRN-VTH)，其中VSRN為輸出端SR[n]在時段T3的電位，而VTH為第七開關M7的臨界電壓。移位暫存器300亦可在不具有第七開關M7的情況下操作。但藉由設置第七開關M7，第二輸出端O2的電位在時段T3期間不會因第四開關M4的漏電流而下 降，故可增加移位暫存器300對於漏電流的容忍度。
在本發明一實施例中，移位暫存器300另包含電容C1，耦接於輸入級電路310的第一輸出端O1及移位暫存器300的輸出端SR[n]之間，用以穩定第一輸出端O1及輸出端SR[n]的電位，並減少漏電流。電容C1可由兩導電層及兩導電層之間的介電質層所構成，但本發明並不以此為限。以第3圖為例，電容C1可為N型金屬氧化物半導體場效電晶體(NMOSFET)、或者是N型薄膜電晶體(TFT)等，並可依該製程選擇適合的電晶體，故不以此為限。在本實施例中，構成電容C1的電晶體其閘極NCC耦接於第一輸出端O1，且其源極NC1和汲極NC2耦接於移位暫存器300的該輸出端SR[n]。
在本發明一實施例中，輸入級電路310包含雙向選擇電路312，用以擇一地輸出來自前一級移位暫存器300的輸出端SR[n-1]的輸入訊號及來自後一級移位暫存器300的輸出端SR[n+1]的輸入訊號。雙向選擇電路312可包含第八開關M8及第九開關M9。第八開關M8的第一端N81接收第一選擇訊號U2D，第八開關M8的第二端N82耦接於輸入級電路310的第二輸出端O2，而第八開關M8的控制端N8C接收來自前一級移位暫存器300的輸出端SR[n-1]的輸入訊號。第九開關M9的第一端N91耦接於輸入級電路310的第二輸出端O2，第九開關M9的第二端N92接收第二選擇訊號D2U，而第九開關M9的控制端N9C接收來自後一級移位暫存器300的輸出端SR[n+1]的輸入訊號。此外，當第一選擇訊號U2D為高電位時，第二選擇訊號D2U會為低電位；而當第二選擇訊號D2U為高電位時，第一選擇訊號U2D會為低電位。藉此，雙向選擇電路312即可選擇前一級或下一級的移位暫存器300的輸出端SR[n-1]或SR[n+1]的輸出作為輸入訊號。舉例來說，當第一選擇訊號U2D維持在高電位，而第二選擇訊號D2U維持在低電位時，雙向選擇電路312即會選擇前一級移位暫存器300的輸出端SR[n-1]的輸出作為輸入訊 號，其結果就如第4圖所示，輸出端SR[n-1]的電位在時段T2為高電位，而輸出端SR[n+1]的電位在時段T4才會為高電位。也因此，第二輸出端O2的電位在時段T2會由低電位提升至高電位，且第二輸出端O2的電位在時段T4會由高電位降至低電位。
在本發明一實施例中，移位暫存器300另包含重置電路340，用以依據重置訊號RST，重設節點A的電位。重置電路340可包含第十開關M10，其中第十開關M10的第一端NA1及控制端NAC用以接收重置訊號RST，而第十開關M10的第二端NA2耦接於節點A。當重置訊號RST為高電位時，第十開關M10會被開啟，而使得節點A處與高電位，進而開啟第四開關M4及第五開關M5，而使得輸出端SR[n]及第二輸出端O2耦接至第二系統電壓端VGL。
在本發明一實施例中，控制電路320亦可另包含電阻R，耦接於第二開關M2的第二端N22及節點A之間，用以於第二開關M2及第三開關M3都開啟時(如時段T2)，減少流經第二開關M2和第三開關M3的電流，而達到節能的功效。此外，因電阻R的作用，可使節點A的電壓在時段T2夠低，而足以關閉第四開關M4及第五開關M5。且藉由電阻R的設置可不用改變電晶體的寬長比比值，更能節省佈局面積。
在本發明一實施例中，第一開關M1、第二開關M2、第三開關M3、第四開關M4、第五開關M5、第六開關M6、第七開關M7、第八開關M8、第九開關M9及第十開關M10可分別為N型電晶體(例如：N型薄膜電晶體或N型金屬氧化物半導體場效電晶體)，而每一開關的控制端為N型電晶體的閘極。藉此，可使用較少的光罩，以製造本發明實施例之移位暫存器，而簡化移位暫存器的製程。
綜上所述，透過本發明實施例之移位暫存器，可抑制漏電流，而具有節能的功效。再者，由於移位暫存器採用精簡的設計，而具有較少的電晶體數目，故可降低製造成本，並適合用於窄邊框的面板設計。此外，移位暫存器可使用電晶體作為各個開關，較佳可使用N型薄膜電晶體或者N型金屬氧化物半導體場效電晶體，或是使用同一製程的電晶體，以使用較少的光罩製造本發明實施例之移位暫存器，故可使移位暫存器的製程簡化。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧移位暫存器
110‧‧‧輸入級電路
120‧‧‧控制電路
130‧‧‧下拉電路
A‧‧‧節點
CLK‧‧‧第二時脈訊號
M1‧‧‧第一開關
M2‧‧‧第二開關
M3‧‧‧第三開關
M4‧‧‧第四開關
M5‧‧‧第五開關
N11、N21、N31、N41、N51‧‧‧第一端
N12、N22、N32、N42、N52‧‧‧第二端
N1C、N2C、N3C、N4C、N5C‧‧‧控制端
O1‧‧‧第一輸出端
O2‧‧‧第二輸出端
SIN‧‧‧輸入訊號
SR[n]‧‧‧輸出端
VGH‧‧‧第一系統電壓端
VGL‧‧‧第二系統電壓端
XCLK‧‧‧第一時脈訊號

Claims (13)

  1. 一種移位暫存器，包含：一輸入級電路，用以接收至少一輸入訊號；一第一開關，該第一開關的一第一端用以接收一第一時脈訊號，該第一開關的一第二端耦接於該移位暫存器的一輸出端，而該第一開關的一控制端耦接於該輸入級電路的一第一輸出端；一控制電路，包含：一第二開關，該第二開關的一第一端耦接於一第一系統電壓端，該第二開關的一第二端耦接於一節點，而該第二開關的一控制端用以接收一第二時脈訊號；以及一第三開關，該第三開關的一第一端耦接於該節點，該第三開關的一第二端耦接於一第二系統電壓端，而該第三開關的一控制端耦接於該輸入級電路的一第二輸出端；以及一下拉電路，包含：一第四開關，該第四開關的一第一端耦接於該輸入級電路的該第二輸出端，該第四開關的一第二端耦接於該第二系統電壓端，而該第四開關的一控制端耦接於該節點；以及一第五開關，該第五開關的一第一端耦接於該移位暫存器的該輸出端，該第五開關的一第二端耦接於該第二系統電壓端，而該第五開關的一控制端耦接於該節點。
  2. 如請求項1所述之移位暫存器，其中當該第一時脈訊號為高電位時，該第二時脈訊號為低電位；以及當該第二時脈訊號為高電位時，該第一時脈訊號為低電位。
  3. 如請求項1所述之移位暫存器，其中該輸入級電路包含一第六開關，該第六開關的一第一端耦接於該輸入級電路的該第二輸出端，該第六開關的一第二端耦接於該輸入級電路的該第一輸出端，而該第六開關的一控制端耦接於該第一系統電壓端。
  4. 如請求項1所述之移位暫存器，其中該第一輸出端直接耦接於該第二輸出端。
  5. 如請求項1所述之移位暫存器，另包含一第七開關，該第七開關的一第一端及一控制端耦接於該移位暫存器的該輸出端，而該第七開關的一第二端耦接於該輸入級電路的該第二輸出端。
  6. 如請求項1所述之移位暫存器，其中該至少一輸入訊號包括一第一輸入訊號及一第二輸入訊號，而該輸入級電路包含一雙向選擇電路，用以擇一地輸出該第一輸入訊號及該第二輸入訊號。
  7. 如請求項6所述之移位暫存器，其中該雙向選擇電路包含：一第八開關，該第八開關的一第一端接收一第一選擇訊號，該第八開關的一第二端耦接於該輸入級電路的該第二輸出端，而該第八開關的一控制端接收該第一輸入訊號；以及一第九開關，該第九開關的一第一端耦接於該輸入級電路的該第二輸出端，該第九開關的一第二端接收一第二選擇訊號，而該第九開關的一控制端接收該第二輸入訊號。
  8. 如請求項7所述之移位暫存器，其中當該第一選擇訊號為高電位時，該第二選擇訊號為低電位；以及 其中當該第二選擇訊號為高電位時，該第一選擇訊號為低電位。
  9. 如請求項1所述之移位暫存器，另包含：一重置電路，用以依據一重置訊號，重設該節點的電位。
  10. 如請求項9所述之移位暫存器，其中該重置電路包含：一第十開關，包含一第一端，一第二端，一控制端，該第十開關的該第一端及該控制端用以接收該重置訊號，而該第十開關的該第二端耦接於該節點。
  11. 如請求項1所述之移位暫存器，另包含：一電容，耦接於該輸入級電路的該第一輸出端及該移位暫存器的該輸出端之間。
  12. 如請求項11所述之移位暫存器，其中該電容係為一N型電晶體，包含一閘極、一源極、及一汲極，該閘極耦接於該第一輸出端，而該源極及該汲極耦接於該移位暫存器的該輸出端。
  13. 如請求項1所述之移位暫存器，其中該控制電路另包含一電阻，耦接於該第二開關的該第二端及該節點之間。
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