TW201506923A - 半導體記憶裝置及備有此之系統 - Google Patents

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Abstract

依目標行更新動作再生資訊保持特性下降的 記憶格的電荷。 具備：包含互相鄰接的字元線(WL1、 WL2)之具有複數個字元線的記憶格陣列(11)；和在第1動作模式中，應答輸入表示第1值的位址信號IADD來選擇字元線(WL1)，在目標行更新模式中，應答輸入表示第1值的位址信號來選擇字元線(WL2)的TRR位址變換部(53)。若藉由本發明，因在半導體記憶裝置側進行位址變換，控制驅動器，只要在目標行更新時，例如：將存取數多的字元線的位址輸出到半導體記憶裝置就足夠。藉此，控制驅動器側的目標行更新之控制變容易。

Description

半導體記憶裝置及備有此之系統
本發明是有關半導體記憶裝置及備有此之系統，特別是有關保持藉由更新動作的資訊所需要的半導體記憶裝置及備有此之系統。
代表性的半導體記憶體驅動器的DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)，是藉由蓄積在單元電容器的電荷來記憶資訊，因此如果定期性的執行更新動作，資訊會消失。因此，控制DRAM的控制驅動器，會定期性的對DRAM發出指示更新動作的更新指令(參照專利文獻1)。更新指令，是在1更新循環(例如64msec)的期間，以全部的字元線必須1次更新的頻繁度從控制驅動器發出。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開第2011-258259號公報
但是，既定的記憶格的資訊保持特性會因對記憶格的存取履歷而下降。而且，即定的記憶格的資訊保持時間一旦下降到不滿1更新循環，即使在1更新循環的期間，全部的字元線以1次更新的頻繁度發出更新指令，仍有可能損失一部分的資訊。
為了解決此種問題，近年討論利用對記憶格的存取履歷，對資訊保持特性下降的記憶格，再生電荷的技術。
在本發明中，針對半導體記憶裝置及備有此之系統，提案一種實現上述技術的具體性方針。
作為本發明之一例，提案一種在目標行更新的活性時，在半導體記憶裝置側進行的位址的變換。
藉由本發明之一觀點的半導體記憶裝置，其特徵為：具有複數個字元線的記憶體陣列；和對應第1位址資訊，指定前述複數個字元線之中的第1字元線，對應第2位址資訊，指定前述複數個字元線之中的第2字元線，對應第3位址資訊，指定前述複數個字元線之中的第3字元線之構成的行解碼電路；和接受包含前述第1位址 資訊及前述第2位址資訊的位址資訊的第1電路；和前述第1電路，在目標行更新信號為非活性的情形下，對應前述第1位址資訊的受理，將前述第1位址資訊輸出到前述行解碼電路，對應前述第2位址資訊的受理，將前述第2位址資訊輸出到前述行解碼電路，前述第1電路，在前述目標行更新信號為活性的情形下，對應前述第1位址資訊的受理，將前述第3位址資訊輸出到前述行解碼器的構成。
藉由本發明之一觀點的系統，其特徵為：具備：上述的半導體記憶裝置；和將前述目標行更新信號及前述第1位址資訊輸出到前述半導體記憶裝置的控制器。
藉由本發明之另一觀點的半導體記憶裝置，其特徵為具備：包含互相鄰接的第1及第2字元線之具有複數個字元線的記憶格陣列；和在第1動作模式中，應答輸入表示第1值的位址信號來選擇前述第1字元線，在目標行更新模式中，應答輸入表示前述第1值的位址信號來選擇前述第2字元線的位址變換電路。
若藉由本發明，即利用對記憶格的存取履歷，追加再生資訊保持特性下降的記憶格的電荷。
具體而言，在半導體記憶裝置側進行位址變換。而且，因在半導體記憶裝置側進行位址變換，控制驅動器，在目標行更新時，例如：只要將存取數多的字元線 的位址輸出到半導體記憶裝置就夠了。藉此，控制驅動器側的目標行更新控制變容易。
4‧‧‧半導體基板
6‧‧‧元件分離區域
10‧‧‧半導體記憶裝置
11‧‧‧記憶格陣列
12‧‧‧行解碼器
13‧‧‧列解碼器
14‧‧‧模式暫存器
15‧‧‧FIFO電路
16‧‧‧輸出入電路
21‧‧‧位址端子
22‧‧‧指令端子
23‧‧‧時脈端子
24‧‧‧資料端子
25、26‧‧‧電源端子
31‧‧‧位址輸入電路
32‧‧‧指令控制電路
33‧‧‧指令輸入電路
34‧‧‧主控制電路
35‧‧‧時脈生成電路
36‧‧‧更新控制電路
37‧‧‧位址生成電路
38‧‧‧內部電源產生電路
40‧‧‧行控制電路
41、43‧‧‧選擇電路
42‧‧‧位址暫存器電路
44‧‧‧冗長判定電路
50‧‧‧目標行更新電路
51‧‧‧選擇電路
52‧‧‧通常位址變換部
53‧‧‧TRR位址變換部
54‧‧‧緩衝器電路
55‧‧‧排他的邏輯和電路
61‧‧‧預解碼電路
62‧‧‧解碼電路
71‧‧‧閂鎖電路
72‧‧‧指令解碼器
73‧‧‧計數器電路
80‧‧‧控制器
81‧‧‧指令生成部
82‧‧‧位址生成部
83‧‧‧目標行更新控制部
84‧‧‧控制部
90‧‧‧滙流排
91‧‧‧顯示器
92‧‧‧鍵盤
93‧‧‧周邊驅動器
101‧‧‧存取計數器
102‧‧‧存取計數器控制部
103‧‧‧上限判定電路
104‧‧‧記憶格陣列
105‧‧‧存取數控制部
1010~101p‧‧‧計數器電路
150‧‧‧邊界
531‧‧‧邊界位址判定電路
532‧‧‧通常TRR位址變換部
533‧‧‧特殊TRR位址變換部
ARa、ARb‧‧‧活性區域
BL‧‧‧位元線
BLC‧‧‧位元線接點
C‧‧‧單元電容器
CC‧‧‧單元接點
MC‧‧‧記憶格
SA‧‧‧感測放大器
SD‧‧‧源極/汲極
Tr‧‧‧單元電晶體
WL‧‧‧字元線
REDWL‧‧‧冗長字元線
[第1圖]表示本發明之最佳實施形態的半導體記憶裝置10之全體構成的方塊圖。
[第2圖]截取半導體記憶裝置10的主要部分的方塊圖。
[第3圖]放大表示本發明之第1實施形態的記憶格陣列11的一部分的電路圖。
[第4圖]共有位元線的兩個記憶格MC的剖面圖，具有字元線WL埋入到半導體基板4的溝槽閘極型的單元電晶體Tr。
[第5圖]說明字元線的邏輯位址與物理位址不一致的案例的模式性的平面圖。
[第6圖]說明半導體記憶裝置10之動作的第1時序圖，表示在目標行更新動作時，僅由控制器供給成為干擾原因的字元線的位址的案例。
[第7圖]實現第6圖所示之動作的主控制電路34的電路圖。
[第8圖]說明半導體記憶裝置10之動作的第2時序圖，表示在目標行更新動作時由控制器供給成為干擾原因的字元線的位址與應追加更新的字元線的位址的案例。
[第9圖]實現第8圖所示之動作的主控制電路34的電路圖。
[第10圖]說明未具有TRR位址變換部53的比較例的半導體記憶裝置之動作的時序圖。
[第11圖]表示本發明之第2實施形態的記憶格陣列11之構造的略電路圖。
[第12圖]在第2實施形態所採用的TRR位址變換部53的電路圖。
[第13圖]說明藉由第2實施形態的半導體記憶裝置10之動作的時序圖。
[第14圖]說明藉由第3實施形態的TRR位址變換部53的圖。
[第15圖]說明藉由第3實施形態之字元線及冗長字元線的邏輯位址與物理位址不一致的案例的圖。
[第16圖]包含半導體記憶裝置10的系統之構成的方塊圖。
[第17圖]表示控制器80之構成的方塊圖。
[第18圖]表示藉由第1例之目標行更新控制部83的構成的方塊圖。
[第19圖]表示藉由第2例之目標行更新控制部83的構成的方塊圖。
以下，一面參照所附圖面、一面針對本發明 之最佳實施形態做詳細說明。
第1圖是表示本發明之最佳實施形態的半導體記憶裝置10之全體構成的方塊圖。
藉由本實施形態的半導體記憶裝置10，是集積在單一的半導體晶片的DDR4(Double Data Rate 4：雙倍資料速率4)型的DRAM，如第1圖所示具有記憶格陣列11。記憶格陣列11具備：複數個字元線WL與複數個位元線BL，具有在該些交點配置著記憶格MC的構成。行解碼器12，是選擇字元線WL，列解碼器13，是選擇位元線BL。雖未特別限定，但記憶格陣列11，分割成n+1個記憶庫。記憶庫可個別實行指令的單位，在記憶庫間基本上可進行非排他性的動作。
而且，位址端子21、指令端子22、時脈端子23、資料端子24及電源端子25、26，是作為半導體記憶裝置10的外部端子而設。
位址端子21，是從外部輸入位址信號ADD的端子。輸入到位址端子21的位址信號ADD，是經由位址輸入電路31供給到行控制電路40、列解碼器13或模式暫存器14。有關行控制電路40的構成雖於後述，但行控制電路40，會達到經由目標行更新電路50將行位址供給到行解碼器12的作用。
模式暫存器14，是設定表示半導體記憶裝置10之動作模式的參數的電路。作為設定在模式暫存器14的參數之一是目標行更新允許模式，其設定值，是以指令 控制電路32(主控制電路34)辨識，作為目標行更新允許信號TRREN輸出。再者，目標行更新允許信號TRREN，可作為生成模式暫存器MRS的構成。
而且，冗長動作，是將不良字元線WL置換成冗長字元線的動作。在DRAM記憶體，通常冗長動作為經常活性化。第1圖在說明上，作為有別於此的另一例，該冗長動作，對應冗長允許信號REDEN，形成活性化或非活性化。冗長允許的狀態，是以模式暫存器14管理，以指令控制電路32(主控制電路34)辨識，藉此冗長允許信號REDEN可輸出。進而，作為另一例，冗長允許之狀態，以模式暫存器14管理亦可。此狀態，在指令控制電路32(主控制電路34)或冗長判定電路44等的控制電路內受到管理，冗長允許信號REDEN，在對記憶格的存取動作之際，亦可在該些的控制電路內生成。
指令端子22，是供給行位址選通信號/RAS、列位址選通信號/CAS、寫入允許信號/WE等的端子。該些指令信號CMD，供給到指令控制電路32。指令控制電路32，如第2圖所示，包含：接收指令信號CMD的指令輸入電路33；和根據指令信號CMD生成各種內部信號的主控制電路34。作為藉由主控制電路34生成的內部信號，具有藉由參照啟動信號IACT、列信號ICOL、更新信號IREF、模式暫存器設定信號MRS、模式暫存器14而生成的目標行更新允許信號TRREN等。再者，目標行更新允許信號TRREN，也可作為藉由模式暫存器生成，輸入到 目標行更新電路的構成。
啟動信號IACT，是在表示指令信號CMD為行存取(啟動指令)的情形下被活性化的信號。一旦啟動信號IACT活性化，取入到位址輸入電路31的位址信號IADD，會供給到行控制電路40。位址信號IADD，是經由行控制電路40及目標行更新電路50供給到行解碼器12，藉此，選擇藉由該位址信號IADD指定的字元線WL。
列信號ICOL，是在表示指令信號CMD為列存取(讀出指令或寫入指令)的情形下被活性化的信號。一旦內部列信號ICOL活性化，取入到位址輸入電路31的位址信號IADD，會供給到列控制電路13。藉此，選擇藉由該位址信號IADD指定的位元線BL。
因而，於讀出時，輸入啟動指令及讀出指令，並且同步於該些，輸入行位址及列位址。藉由此輸入，讀出資料，會從藉由該些行位址及列位址指定的記憶格MC被讀出。從記憶格MC被讀出的讀出資料DQ，會經由FIFO電路15及輸出入電路16，從資料端子24輸出到外部。
一方面，於寫入時，輸入啟動指令及寫入指令，並且同步於該些，輸入行位址及列位址，然後，將寫入資料DQ輸入到資料端子24。藉由此輸入，寫入資料DQ，會經由輸出入電路16及FIFO電路15供給到記憶格陣列11，寫入到藉由行位址及列位址指定的記憶格MC。
更新信號IREF，是在表示指令信號CMD為更新指令的情形下被活性化的信號。更新信號IREF，供給到更新控制電路36。更新控制電路36，是將更新位址REFADD供給到行控制電路40，藉此使包含在記憶格陣列11的既定字元線WL活性化，且藉此實行更新動作的電路。如第2圖所示，更新位址REFADD，藉由包含在更新控制電路36的位址生成電路37生成。
在此，控制更新控制電路36的更新動作，是與上述及後述的標靶更新動作不同的更新動作。總之就是，目標更新動作，是與利用DRAM製品搭載的自動更新和自我更新動作不同的動作。
模式暫存設定信號MRS，是在表示指令信號CMD為模式暫存指令的情形下被活性化的信號。因而，模式暫存器14的設定值，是輸入模式暫存設定指令，並且同步於此從位址端子21輸入模式信號，藉此就能重寫。
目標行更新允許信號TRREN，是在表示MRS為目標行更新之狀態(例如：高位準)的情形下活性化的信號。目標行更新之狀態，總之就是，表示模式暫存器內的目標行更新之狀態的既定位置的暫存器，對應從控制器輸入的控制信號而設定。目標行更新允許信號TRREN，會供給到目標行更新電路50。針對目標行更新電路50的電路構成及其動作於後述。
在此，一旦返回到設在半導體記憶裝置10的 外部端子的說明，外部時脈信號CK、/CK會輸入到時脈端子23。外部時脈信號CK與外部時脈信號/CK，為互補的信號。時脈輸入電路35，是根據外部時脈信號CK、/CK，生成內部時脈信號ICLK，將此供給到各電路塊。
電源端子25、26，是各別供給電源電位VDD、VSS的端子。供給到電源端子25、26的電源電位VDD、VSS，會供給到內部電源產生電路38，內部電源產生電路38，是根據此而產生各種內部電位VPP、VPERI等。內部電位VPP，主要是在行解碼器12使用的昇壓電位，內部電位VPERI，是在其他許多的電路塊使用的降壓電位。
在此，在習知的DRAM記憶格中，既定的記憶格的資訊保持特性會因存取履歷而下降。而且，即定的記憶格的資訊保持時間一旦下降到不滿1更新循環，即使在1更新循環的期間，全部的字元線以1次更新的頻繁度發出更新指令，仍有可能損失一部分的資訊。本發明中，為了解決此種問題，在半導體記憶裝置10及包含此之系統構成中，具體的提案一種實現稱為目標行更新的新功能的方針。
目標行更新，是對於資訊保持特性因存取履歷下降的記憶格，由控制驅動器側指示適當的行存取，藉此再生蓄積在單元電容器的電荷的技術，詳細是根據後述的構成實現。後述的構成，特別是在字元線的邏輯位址與物理位址不一致的案例中，很有用。
第2圖是截取表示藉由本實施形態的半導體記憶裝置10的主要部分的方塊圖。
如第2圖所示，在行控制電路40包含選擇電路41。選擇電路41，是選擇位址信號IADD及更新位址REFADD之任一方的電路，該選擇是根據啟動信號IACT及更新信號IREF進行。具體上是在啟動信號IACT活性化的情形下選擇位址信號IADD，在更新信號IREF活性化的情形下選擇更新位址REFADD。已選擇的位址信號IADD或更新位址REFADD，供給到位址暫存器電路42。於以下，作為位址信號IADD因選擇電路41而選擇做說明。
在DRAM記憶體，一旦考慮到通常冗長動作是經常活性化，保持在位址暫存器電路42的位址，照樣會輸出到目標行更新電路50，而且可經由冗長判定電路44輸出到目標行更新電路50。具體而言，在命中到冗長(不良位址)的情形下，冗長判定電路44，會輸出表示冗長置換目地的位址信號，在未命中到冗長(不良位址)的情形下，冗長判定電路44，照樣會輸出位址信號IDD。
第2圖的選擇電路43和冗長判定電路44在說明上，作為有別於此的另一例，表示考慮到冗長動作的活性或非活性的切換之例。保持在位址暫存器電路42的位址，會供給到選擇電路43。選擇電路43，是選擇將保持在位址暫存器電路42的位址照樣輸出到目標行更新電 路50，或經由冗長判定電路44輸出到目標行更新電路50的電路，其選擇是藉由冗長允許信號REDEN控制。具體而言，於設定在冗長允許模式的情形下，選擇經由冗長判定電路44的路徑，於設定在冗長允許模式的情形下，冗長判定電路44為旁路。
有不良的字元線WL的邏輯位址(不良位址)，會記憶在冗長判定電路44。而且，一旦已輸入的位址與記憶在冗長判定電路44的位址一致，即實行位址變換，輸出表示預備(冗長)的字元線WL的邏輯位址。藉由相關的動作，對於有不良的字元線WL的行存取，會置換到對預備(冗長)的字元線WL的行存取。
如此一來，行控制電路40，會進行位址的選擇和變換，將選擇或變換的位址信號IADD輸出到目標行更新電路50。
如第2圖所示，在目標行更新電路50包含選擇電路51。選擇電路51，是目標行更新允許信號TRREN為非活性狀態，總之就是，通常於動作時，將已輸入的位址信號IADD供給到位址變換部52，目標行更新允許信號TRREN為活性狀態，總之就是，在目標行更新動作時，將已輸入的位址信號IADD供給到TRR位址變換部53。行解碼器12，在目標行更新允許信號TRREN為非活性狀態的情形下，通常由位址變換部52接受位址，在目標行更新允許信號TRREN為活性狀態的情形下，由TRR位址變換部53接受位址。
通常位址變換部52，是將已輸的邏輯位址變換成物理位址的電路。這是由於邏輯位址與物理位址未必一致，因而在兩者一致的情形下，可省略通常位址變換部52。而且，即使在邏輯位址與物理位址不一致的情形下，仍可藉由後段的行解碼器，省略通常位址變換部52。
TRR位址變換部53，是根據已輸入的邏輯位址，生成與對應於該邏輯位址之物理位址不同的既定物理位址的電路。在此，既定物理位址，是在目標行更新動作時，成為更新對象的字元線WL的物理位址，在本詳細說明書及圖面中，附上符號TRRADD，與位址信號IADD做區別。
由目標行更新電路50輸出的物理位址，會供給到行解碼器12。藉由行解碼器12的解碼動作，是利用預解碼電路61及解碼電路62進行。
在此，針對目標行更新動作所必要的理由與使用TRR位址變換部53的位址變換所必要的理由做說明。
第3圖是放大表示本發明之第1實施形態的記憶格陣列11的一部分的電路圖。
如第3圖所示，在記憶格陣列11的內部，設有朝Y方向延伸的複數個字元線WL；和朝X方向延伸的複數個位元線BL，在其交點配置著記憶格MC。記憶格MC是所謂的DRAM單元，具有：串聯連接著由N通道型MOS電晶體所成的單元電晶體Tr與單元電容器C的構 成。單元電晶體Tr的閘極電極是連接在所對應的字元線WL，源極/汲極之一方是連接在所對應的位元線BL，源極/汲極之另一方是連接在單元電容器C。
記憶格MC是藉由蓄積在單元電容器C的電荷來記憶資訊。具體而言，在單元電容器C對內部電位VARY充電的情形下，總之就是在對高位準充電的情形下，記憶一方的邏輯位準(例如：邏輯值=1)，在單元電容器C對接地電位VSS充電的情形下，總之就是對低位準充電的情形下，記憶另一方的邏輯位準(例如：邏輯值=0)。由於蓄積在單元電容器C的電荷會因漏電流而慢慢的消失，因此每當經過一定時間就必須進行更新動作。
更新動作，基本上是與應答啟動信號IACT的行存取相同。總之就是，於活性位準驅動應更新的字元線WL，藉此使連接在該字元線WL的單元電晶體Tr打開(ON)。字元線WL的活性位準是例如：內部電位VPP，比在大部分的周邊電路使用的內部電位VPERI還高電位。藉此，由於單元電容器C連接在所對應的位元線BL，因此位元線BL的電位會配合蓄積在單元電容器C的電荷而變動。而且，使感測放大器SA活性化，藉此放大在成對的位元線BL間所產生的電位差之後，若使字元線WL返回到非活性位準，單元電容器C的充電位準就會再生。字元線WL的非活性位準，是例如：不滿接地電位VSS的負電位VKK。
應進行更新動作的周期，稱為更新循環，因規格例如定為64msec。因而，只要將記憶格MC的資訊保持時間設計的比更新循環還長，就能藉由定期性的更新動作持續保持資訊。尚且，實際上各記憶格MC的資訊保持時間對更新循環具有充分的裕度，因此，即使在以比因規格而定的更新循環略長的循環進行更新動作的情形下，仍可正確的保持記憶格MC的資訊。
然而，近年因存取履歷使記憶格MC的資訊保持時間下降的干擾現象成問題。干擾現象，是一旦重複存取某字元線WL，連接在鄰接於此的另一字元線WL的記憶格MC的資訊保持特性下降的現象。例如：一旦重複存取第3圖所示的字元線WLm，連接在鄰接於的字元線WLm-1、WLm+1的記憶格MC的資訊保持特性下降。針對原因雖有諸說，但認為例如：第1點、藉由在相鄰接的字元線間所產生的寄生電容Cp；和第2點、藉由在隨著字元線的上昇、下降的少數載子(minority carrier)的產生及其他記憶格的載子的吸收之等的模態。
上述之第1點的情形，總之就是，一旦重複存取既定的字元線WLm，其電位由負電位VKK重複往高電位VPP變化，因此儘管將相鄰接的字元線WLm-1、WLm+1固定在負電位VKK，該電位還是會因寄生電容Cp的耦合而略為上昇。藉此，連接在字元線WLm-1、WLm+1的單元電晶體Tr的截止漏電流增大，單元電容器的充電位準損失比通常高速。
而且，作為上述的第2點情形，也有如下的其他考量。第4圖是共有位元線的兩個記憶格MC的剖面圖，具有字元線WL埋入到半導體基板4的溝槽閘極型的單元電晶體Tr。第4圖所示的字元線WLm、WLm+1，會埋入到利用元件分離(絕緣體)區域6所區劃的同一個活性區域內，一旦該區域活性化就會在所對應的源極/汲極SD間形成通道。源極/汲極SD之一方是連接在位元線節點，另一方是連接在電容節點。在此種斷面，存取字元線WLm，然後單元電晶體Tr一旦OFF(總之就是通道被切斷)，屬載子的浮遊電子會產生在通道附近。一旦重複對字元線WLm的存取，其浮遊電子會累積，該累積的浮遊電子會往字元線WLm+1側的電容節點移動，引發PN結漏電流，失去單元電容器C的充電位準。
任何情況下，一旦記憶格MC的資訊保持時間因此種機制下降，資訊保持時間就具有低於因規格而定的更新循環的危險性。一旦資訊保持時間低於更新循環，即使正確的實行更新動作，一部分的資料也會消失。
為了解決此種問題，檢討稱為目標行更新的新功能，且檢討如上述消失資料的記憶格的追加性的更新。
本發明中，雖揭示實現此新功能的具體方針(上述及後述)，但在簡單上，為了進行目標行更新，控制器，會解析半導體記憶裝置10之行存取的履歷，根據其結果將追加的更新動作命令半導體記憶裝置10，半導 體記憶裝置10，會根據此命令，實行追加的更新動作。具體而言，控制器，會解析行存取的履歷的結果，在既定的字元線WLm的存取次數超過一定值的情形下，發出目標行更新指令(TRR)之後，將該字元線WLm的行位址輸出到半導體記憶裝置10。藉此，了解到半導體記憶裝置10，會因對字元線WLm的多數次的存取，鄰接於此的其他字元線WLm-1、WLm+1的資訊保持特性下降。
然而，由控制器側輸入的位址並不是應追加更新的字元線WLm-1、WLm+1的位址，在成為資訊保持特性下降之原因的字元線WLm的位址之情形下，半導體記憶裝置10，有必要將此進行變換，藉此得到字元線WLm-1、WLm+1的位址。進而，在邏輯位址與物理位址不一致的情形下，也產生必須進行考量此點的位址變換。具備本實施形態的TRR位址變換部53，會達到考量此點，在追加更新之際，變換由控制器側輸入的位址之作用。
第5圖是說明字元線的邏輯位址與物理位址不一致的案例的模式性的平面圖。
第5圖所示的符號WL0~WL7是該字元線的物理位址，字元線WL0~WL7是按此順序排列。一方面，記載在各字元線WL0~WL7的右側之值，是該字元線WL0~WL7的邏輯位址。括弧內是以十進制表示邏輯位址之情形的值。第5圖所示的例中，字元線的邏輯位址與物理位址不一致，因而，有必要進行第2圖所示的通常 位址變換部52的位址變換。進而，即使在目標行更新動作時，也有必要考量到邏輯位址與物理位址不同的這點。例如：對字元線WL2的行存取進行多數次的結果，若考量到產生必須對鄰接於此的字元線WL1、WL3進行追加性的更新動作之情形下，即使只是遞增及遞減成為干擾原因的字元線WL2的邏輯位址的「0011(3)」，仍得不到更新對象的字元線WL1、WL3的邏輯位址。因此，TRR位址變換部53，將成為干擾原因的字元線WL2的邏輯位址變換到物理位址，將已得的物理位址進行遞增及遞減，藉此算出更新對象的字元線WL1、WL3的物理位址，實行更新動作。
在此，位址變換部53，可具備：如第5圖所示的物理位置資訊；和用來記憶對應該位置的邏輯位址資訊之對照的位址變換表，可形成在位址變換之際，參照該位址變換表，生成所要的位址，總之就是，生成物理式鄰接於成為干擾原因的字元線之字元線的邏輯位址資訊之構成。
第6圖是說明半導體記憶裝置10之動作的第1時序圖，表示在目標行更新動作時，僅由控制器供給成為干擾原因的字元線的位址的案例。
在時刻t11，目標行更新指令TRR，由控制器輸入到半導體裝置10。藉此，表示目標行更新之狀態的MRS，設為活性化。一旦目標行更新指令TRR設定為活性化，第2圖所示的主控制電路34，將目標行更新允許 信號TRREN由低位準活性化至高位準。藉此，輸入到選擇電路51的位址，會輸入到TRR位址變換部53，做位址變換。輸出到行解碼器的位址，是從TRR位址變換部53輸出。
在時刻t 12，與啟動指令ACT一同輸入成為干擾原因的字元線WL2的邏輯位址「0011」。該位址，在TRR位址變換部53位址變換，相鄰接的字元線WL1、WL3的物理位址，是藉由該位址變換生成。於第6圖表示字元線WL1、WL3的邏輯位址，其值分別為「0001」及「0010」。
藉由TRR位址變換部53生成的字元線WL1、WL3的物理位址TRRADD，會依序供給到行解碼器12。藉此，實行對字元線WL1、WL3的更新動作，再生因干擾現象而下降的記憶格MC的電荷。
在時刻t13，一旦發出預充電指令PRE，主控制電路34，使目標行更新允許信號TRREN非活性化至低位準。藉此，恢復到通常動作模式。
第7圖是表示主控制電路34的內部構成。為了藉由預充電指令PRE恢復到通常動作模式，如第7圖所示，只要在主控制電路34內設置閂鎖電路71即可。指令解碼器72，是應答目標行更新指令TRR生成目標行更新信號ITRR，並且應答預充電指令PRE生成預充電信號IPRE。閂鎖電路71，是藉由目標行更新信號ITRR設定，一方面，藉由目標行更新信號ITRR與預充電信號IPRE 的邏輯積信號RST重置。閂鎖電路71的輸出，是作為目標行更新允許信號TRREN使用。若藉由相關的構成，在目標行更新允許信號TRREN活性化之後，預充電指令PRE只要發出1次，就會恢復到通常動作模式。藉由此構成，實行目標行更新允許信號TRREN的非活性化(第6圖的時刻t13的動作)。
第8圖是說明藉由本實施形態的半導體記憶裝置10之動作的第2時序圖，表示在目標行更新動作時由控制器供給成為干擾原因的字元線的位址與應追加更新的字元線的位址的案例。
第8圖所示的例中，在時刻t21，目標行更新指令TRR，由控制器輸入到半導體裝置10。藉此，表示目標行更新之狀態的MRS，設定為活性化，應答於此，目標行更新允許信號TRREN，由低位準活性化至高位準。
在時刻t22，與啟動指令ACT一同輸入成為干擾原因的字元線WL2的邏輯位址「0011」。該位址，在TRR位址變換部53位址變換，相鄰接的字元線WL1、WL3的物理位址TRRADD，是藉由該位址變換生成。藉此，與採用第6圖做說明的動作同樣的，實行對字元線WL1、WL3的更新動作。
在時刻t23，發出預充電指令PRE。
在時刻t24，與啟動指令ACT一同輸入遞減成為干擾原因的字元線WL2的邏輯位址「0011」的位址 「0010」。
在時刻t25，發出預充電指令PRE。
在時刻t26，與啟動指令ACT一同輸入遞增成為干擾原因的字元線WL2的邏輯位址「0011」的位址「0100」。
在時刻t27，發出預充電指令PRE。
如已說明的，遞增或遞減成為干擾原因的字元線WL的邏輯位址的邏輯位址(在時刻t24及時刻t26輸入的位址)，實際上並不限於對應受到干擾的字元線WL。因此，在時刻t24、t26輸入的位址，會因TRR位址變換部53無效化，不實行對應於此的存取。
而且，第8圖所示的例中，應答於時刻t27發出的第3次的預充電指令PRE，使目標行更新允許信號TRREN非活性化至低位準。
為了藉由第複數次(例如第3次)的預充電指令PRE恢復到通常動作模式，如第9圖所示，只要在主控制電路34內不光是設置閂鎖電路71，還要設置計數器電路73即可。計數器電路73，是一旦既定次數(例如3次)計算預充電信號IPRE，就會使該輸出信號CNT活性化至高位準的電路。若藉由相關的構成，在目標行更新允許信號TRREN活性化之後，應答預充電指令PRE發出既定次數，就能恢復到通常動作模式。
第10圖是說明未具有TRR位址變換部53的比較例的半導體記憶裝置的動作的時序圖，在與第8圖相 同的時序附上相同符號。
如第10圖所示，未具有TRR位址變換部53的半導體記憶裝置，在目標行更新動作時仍會對於從控制器輸入的位址實行更新動作。總之就是，對分別於時刻t22、t24、t26輸入的邏輯位址「0011」、「0010」、「0100」，實行更新動作。此情形下，實際更新的是字元線WL2、WL3、WL7，若為本來應追加更新的字元線WL1就不被存取。相反的，會對不需追加更新動作的字元線WL3、WL7進行存取。
如此，未具有TRR位址變換部53的半導體記憶裝置，在邏輯位址和物理位址不一致的情形下，無法正確的實行目標行更新動作。對此，藉由上述的本實施形態的半導體記憶裝置10，進行藉由TRR位址變換部53的位址變換的結果，僅由控制器輸入成為干擾原因的字元線的位址，就能對鄰接於此的2個字元線WL1、WL3正確的實行追加的更新動作。
接著，針對本發明的第2實施形態做說明。
第11圖是表示本發明之第2實施形態的記憶格陣列11之構造的略平面圖。
如第11圖所示，在本實施形態中，對應共有位元線接點BLC的2個單元電晶體Tr的字元線WL(例如：字元線WLn(0)和WLn(1))是互相接近配置，其間隔為W1。位元線接點BLC，為用來連接單元電晶體Tr的源極/汲極之一方和位元線BL的接觸導體。源極/汲極的 另一方，是經由單元接點CC連接到圖未表示的單元電容器C。
對此，對應未共有位元線接點BLC的單元電晶體Tr之相鄰接的字元線WL(例如：字元線WLn(1)和WLn+1(0))的間隔，是比間隔W1還寬的間隔W2。成為這樣的佈置，如第11圖所示，是由於將以A方向為長邊方向的活性區域ARa、和以B方向為長邊方向的活性區域ARb，於X方向交互形成。
若以上述之諸說中的第1點為考量，在記憶格陣列11具有此種佈置的情形下，或在重複存取某字元線WLn(0)的情形下，對於以間隔W1相鄰接的字元線WLn(1)，由於寄生電容Cp1大雖會產生干擾現象，但對於以間隔W2相鄰接的字元線WLn-1(1)，由於寄生電容Cp2小，因此幾乎不會產生干擾現象。因而，在具有此種佈置的情形下，對於產生干擾現象的字元線WLn(1)，必須進行追加的更新動作，因此，對於另一方的字元線WLn-1(1)，不必進行追加的更新動作。
而且，若以上述之諸說中的第2點為考量，成對的2個字元線，例如：WLn(0)和WLn(1)，在該些之間，雖未設置元件分離區域，但不成對的2個字元線，例如：WLn(1)和WLn+1(0)，在該些之間設置元件分離區域。因而，重複存取字元線WLn(0)的情形下，不阻礙浮遊電子累積之側的字元線，總之就是必須對產生干擾現象的字元線WLn(1)進行追加的更新動作，但對於阻礙另一 方的浮遊電子累積之側的字元線，總之就是不必對字元線WLn-1(1)進行追加的更新動作。
而且，以間隔W1相鄰接的字元線WLn(0)和WLn(1)，只有邏輯位址及物理位址一同分配的行位址的最下位位元(A0)不同，其他的位元(A1~A14)之值一致。此種情形下，會大幅簡化TRR位址變換部53的電路構成。
第12圖是在本實施形態所採用的TRR位址變換部53的電路圖。
第12圖所示的TRR位址變換部53，具備：緩衝位址信號的上位位元A1~A14的緩衝器電路54；和接受位址信號的最下位位元A0與目標行更新允許信號TRREN的排他性邏輯和電路55。藉由相關的構成，在目標行更新允許信號TRREN活性化至高位準的情形下，已輸入的位址信號IADD的最下位位元A0，是藉由排他性邏輯和電路55使其邏輯位準反轉。
第13圖是說明藉由本實施形態的半導體記憶裝置10的動作的時序圖，在與第8圖相同的時序附上相同符號。
在時刻t22，已輸入的字元線WL2的邏輯位址「0011」會因TRR位址變換部53變換成邏輯位址「0010」。藉此，對受到干擾的字元線WL3進行追加的更新動作。
在時刻t23，應答第1次的預充電指令PRE， 目標行更新允許信號TRREN會非活性化至低位準。
在時刻t24、t26輸入的位址信號ADD，會因TRR位址變換部53無效化，不實行對應於此的存取。而且，在本例中，應答於時刻t23發出的第1次的預充電指令PRE，目標行更新允許信號TRREN會非活性化至低位準，但可於時刻t27發出的第3次的預充電指令PRE將此非活性化。
即使在本實施形態中，在邏輯位址與物理位址需要變換的情形下，位址變換會因通常位址變換部52及TRR位址變換部53實行。
如此，在記憶格陣列11具有第11圖所示的構成的情形下，使位址信號的最下位位元A0反轉，藉此可對受到干擾的字元線WL實行追加的更新動作。
接著，針對本發明的第3實施形態做說明。
第14圖是說明藉由第3實施形態的TRR位址變換部53的圖。一旦考量到冗長字元線的邏輯位址，就會考量到位在第15圖的邊界150的字元線，必須實行特殊的處理。此乃因在通常範圍(由第15圖所示的WL0至WL7、WL8至WL15)與冗長範圍(由第15圖所示的REDWL0至REDWL3)，邏輯位址的分配規則不同。
在此，位在邊界150的字元線，是以第15圖的WL7、REDWL0、REDWL3、WL8所示的字元線。未位在邊界150的字元線，是以由第15圖的WL0至WL6、REDWL1、REDWL2、WL9至WL15所示的字元線。
TRR位址變換部53，包含：邊界位址判定電路531、通常TRR位址變換部532、特殊TRR位址變換部533。邊界位址判定電路531，是判定是否指定已輸入的位址為位在上述的邊界的字元線，不一致的情形(不是邊界的情形)，已輸入的位址，在通常TRR位址變換部532做位址變換，一致的情形(邊界的情形)，已輸入的位址，在特殊位址變換部533做位址變換。對應於此，TRRADD信號，是由通常TRR位址變換部532及特殊位址變換部533之一方輸出。邊界位址判定電路531，可記憶位在邊界150的字元線的位址資訊，據此，進行上述判定。
第15圖是說明藉由第3實施形態之字元線及冗長字元線的邏輯位址與物理位址不一致的案例的圖。符號WL0~WL7等，是附上與第5圖相同的。在本案例中，實施例1之兩側字元線為TRR更新對象的情形下，必須為上述的特殊TRR位址變換部。另一方面，實施例2之單側字元線為TRR更新對象的情形下，適用X0位址的變換。此乃因，一旦考量上述第2點，在WL7和REDWL0之間、及REDWL3和WL8之間，具備元件分離區域，干擾的影響並未擴及通常範圍和冗長範圍。以下，說明兩側字元線為TRR更新對象的情形。
A)位在邊界的字元線，為必須在特殊位址變換部533進行的位址變換。特殊位址變換部533，例如：若輸入指定WL7的邏輯位址「0100」，即生成指定WL6 的邏輯位址「0101」，並且生成指定REDWL1的位址「＊ ＊ 00」。此時，TRRADD信號，為邏輯位址「0101」和「＊ ＊ 00」。
特殊位址變換部533，例如：若輸入指定WL7的邏輯位址「0100」，即生成指定WL6的邏輯位址「0101」，並且生成指定REDWL1的位址「＊ ＊ 00」。此時，TRRADD信號，為邏輯位址「0100」和「＊ ＊ 11」。
在此，「＊ ＊」部分的位址，意思是指定冗長範圍(REDWL0至REDWL3的範圍)。位在邊界的字元線之情形，必須處理指定該冗長範圍的位址資訊，由邏輯位址資訊變換至指定冗長範圍的位址資訊(或其相反)，必須更高度的位址變換。因此，除了如實施例1說明的位址變換，還考量到必須追加設置特殊的位址變換和進行該位址變換的電路。
B)未位在邊界的字元線，不需要在特殊位址變換部533進行的位址變換。通常TRR位址變換部532，例如：若輸入指定WL6的邏輯位址「0101」，即生成指定WL5的邏輯位址「0111」，並且生成指定WL7的位址「0100」。此時，位址變換不必處理指定冗長範圍的位址資訊(「＊ ＊」部分的位址)。適用已說明的實施例1之方針。此時，TRRADD信號，為邏輯0111和邏輯0100。
若考慮到如上述的案例，如該實施例3，設置邊界位址判定電路531，對應其判定，進行互異的2個位 址變換之中的一方所構成很理想。通常TRR位址變換部532及特殊TRR位址變換部533的各個，是具備互異的位址變換表，也可參照該位址變換表生成所要的位址所構成。
第16圖是表示包含半導體記憶裝置10的系統之構成的方塊圖。
第16圖所示的系統，具有：經由滙流排90連接著記憶體驅動器的半導體記憶裝置10和控制器80的構成。在滙流排90，也連接著顯示器91等的輸出驅動器、鍵盤92等的輸入驅動器、其他周邊驅動器93。作為周邊驅動器93，舉例有：網路驅動器等的介面裝置和硬蹀驅動器等的大容量記憶裝置。
控制器80，如第17圖所示，具備：指令生成部81、位址生成部82及目標行更新控制部83。指令生成部81是生成供給到半導體記憶裝置10的指令信號CMD的電路，已生成的指令信號CMD是經由控制部84輸出。位址生成部82是生成供給到半導體記憶裝置10的位址信號ADD的電路，已生成的位址信號ADD是經由控制部84輸出。目標行更新控制部83，是解析對半導體記憶裝置10的存取履歷的電路。而且，控制部84，也會進行由半導體記憶裝置10讀出的讀出資料DQ的接收、應寫入到半導體記憶裝置10的寫入資料DQ的發送。
第18圖是表示藉由第1例之目標行更新控制部83的構成的方塊圖。
目標行更新控制部83，是解析對記憶格陣列11的行存取的履歷的電路，如第18圖所示，包含：存取計數器101、存取計數器控制部102及上限判定電路103。存取計數器101，是藉由對每個字元線WL0~WLp分配的計數器電路1010~101p構成，存取計數器控制部102，是進行各計數器電路1010~101p的向前數(count up)或重置。計數器電路1010~101p，是分別包含複數個正反器電路的二進制計數器。
存取計數器控制部102，是經由控制部84接收到行位址ADD，據此進行對應存取目地的字元線WL的計數器電路1010~101p的向前數。例如：將同步於啟動指令ACT表示字元線WL0的位址信號ADD輸出到半導體記憶裝置10的情形下，使向前數信號UP0活性化，藉此將對應字元線WL0的計數器電路1010進行向前數。
藉由相關的構成，在存取計數器101，蓄積著對半導體記憶裝置10的行存取的履歷。而且，各計數器電路1010~101p，是使得與計數值到達既定值對應的檢測信號MAX0~MAXp活性化。檢測信號MAX0~MAXp，會供給到上限判定電路103。
上限判定電路103，是檢測信號MAX0~MAXp皆活性化的情形下，使判定信號S活性化。一旦判定信號S活性化，第17圖所示的指令生成部81，會生成目標行更新指令TRR，經由控制部84供給到半導體記憶裝置10。然後，如採用第6圖等所說明的，發出啟動指 令ACT，並且將該位址信號ADD輸入到半導體記憶裝置10。藉此，半導體記憶裝置10，就能實行上述的目標行更新動作。
而且，一旦發出目標行更新指令TRR，控制部84會將結束信號END供給到存取計數器控制部102。藉此，存取計數器控制部102，會重置所對應的計數器電路1010~101p的計數值。例如：應答檢測信號MAX0的活性化發出目標行更新指令TRR的情形下，使刪除信號DEL0活性化，藉此，重置對應字元線WL0的計數器電路1010的計數值。
藉由此種電路構成，控制器80就能保持及解析對半導體記憶裝置10的存取履歷。而且，第18圖所示的目標行更新控制部83，使用二進制計數器計算存取次數，就能藉由簡單的控制解析存取履歷。
第19圖是表示藉由第2例之目標行更新控制部83的構成的方塊圖。
第19圖所示的例示的目標行更新控制部83，是使用記憶格陣列104取代存取計數器101。對記憶格陣列104的讀出動作及寫入動作，是藉由存取數控制部105進行。記憶格陣列104，是由陣列狀配置的多數個DRAM單元和SRAM單元所成，寫入到各位址的資料，是表示對半導體記憶裝置10之所對應的字元線WL的存取次數。
總之就是，對半導體記憶裝置10，與啟動指令ACT一起發出行位址的情形下，將對應該行位址的資 料從記憶格陣列104讀出，將此進行遞增而寫回。重複此種動作，藉此，在記憶格陣列104，蓄積對半導體記憶裝置10的存取履歷。
而，將從記憶格陣列104讀出的資料進行遞增的結果，當此達到既定值時，存取數控制部105，會使判定信號S活性化。一旦判定信號S活性化，如上述，發出目標行更新指令TRR，藉此，半導體記憶裝置10，會實行目標行更新動作。而且，存取數控制部105，使判定信號S活性化的情形下，該資料，總之就是重置存取次數，寫回到記憶格陣列104。
使用此種電路構成的情形下，控制器80仍能保持及解析對半導體記憶裝置10的存取履歷。而且，第19圖所示的目標行更新控制部83，使用記憶格陣列104來計算存取次數，就能削減晶片上的佔有面積。
而且，不必將記憶格陣列104內裝在控制器80，也可以使用連接在滙流排90的其他記憶體驅動器。
以上，雖是針對本發明的最佳實施形態做說明，但本發明並不限於上述實施形態，可在不脫離本發明之主旨的範圍做各種變更，該些皆包含在本發明之範圍內。
12‧‧‧行解碼器
31‧‧‧位址輸入電路
33‧‧‧指令輸入電路
34‧‧‧主控制電路
35‧‧‧時脈生成電路
36‧‧‧更新控制電路
37‧‧‧位址生成電路
40‧‧‧行控制電路
41、43‧‧‧選擇電路
42‧‧‧位址暫存器電路
44‧‧‧冗長判定電路
50‧‧‧目標行更新電路
51‧‧‧選擇電路
52‧‧‧通常位址變換部
53‧‧‧TRR位址變換部
61‧‧‧預解碼電路
62‧‧‧解碼電路

Claims (15)

  1. 一種半導體記憶裝置，其特徵為：具有複數個字元線的記憶體陣列；和對應第1位址資訊，指定前述複數個字元線之中的第1字元線，對應第2位址資訊，指定前述複數個字元線之中的第2字元線，對應第3位址資訊，指定前述複數個字元線之中的第3字元線之構成的行解碼電路；和接受包含前述第1位址資訊及前述第2位址資訊的位址資訊的第1電路；和前述第1電路，在目標行更新信號為非活性的情形下，對應前述第1位址資訊的受理，將前述第1位址資訊輸出到前述行解碼電路，對應前述第2位址資訊的受理，將前述第2位址資訊輸出到前述行解碼電路，前述第1電路，在前述目標行更新信號為活性的情形下，對應前述第1位址資訊的受理，將前述第3位址資訊輸出到前述行解碼器的構成。
  2. 如申請專利範圍第1項所記載的半導體記憶裝置，其中，藉由前述第2位址資訊指定的前述第2字元線，是未鄰接於藉由前述第1位址指定的前述第1字元線的字元線，藉由前述第3位址資訊指定的前述第3字元線，是鄰接於藉由前述第1位址指定的前述第1字元線的字元線。
  3. 如申請專利範圍第2項所記載的半導體記憶裝置，其中，前述行解碼電路，進而對應第4位址資訊，指定前述複數個字元線之中的第4字元線的構成，藉由前述第4位 址資訊指定的前述第4字元線，是鄰接於藉由前述第1位址資訊指定的前述第1字元線，位在前述第3字元線之相反的字元線，前述第1電路，在前述目標行更新信號活性的情形下，對應前述第1位址資訊的受理，將前述第4位址資訊輸出到前述行解碼器的構成。
  4. 如申請專利範圍第1項所記載的半導體記憶裝置，其中，更具備：接受前述目標行更新信號的控制電路，前述控制電路，使前述目標行更新信號活性化之後，對應最初輸入的預充電信號，使已活性化的前述目標行更新信號非活性化。
  5. 如申請專利範圍第1項所記載的半導體記憶裝置，其中，更具備：接受前述目標行更新信號的控制電路，前述控制電路，是在前述目標行更新信號活性化之後，計算預充電信號輸入的次數，在該計算數達到第1數的情形下，將已活性化的前述目標行更新信號非活性化。
  6. 一種系統，其具備：申請專利範圍第1項至第5項之任一項所記載的半導體記憶裝置；和將前述目標行更新信號及前述位址資訊輸出到前述半導體記憶裝置的控制器的系統。
  7. 如申請專利範圍第6項所記載的系統，其中，前述控制器，分別具備對應具有前述半導體記憶裝置 之前述記憶體陣列的前述複數個字元線的各個的複數個計數器電路，前述複數個計數器電路的各個，是計算所對應的字元線的存取數。
  8. 如申請專利範圍第6項所記載的系統，其中，前述系統，是具備記憶具備前述半導體記憶裝置的前述記憶體陣列的前述複數個字元線的各個存取數的另一個記憶體陣列。
  9. 如申請專利範圍第1項所記載的半導體記憶裝置，其中，前述記憶體陣列的前述複數個字元線，是排列配置在第1方向，記憶體陣列，是於排列在前述第1方向的前述複數個字元線之鄰，具備排列配置在前述第1方向的複數個冗長字元線，前述第1電路，具備判定前述第1位址資訊是否為指定鄰接於前述複數個字元線之中的冗長字元線的字元線、以及是否為指定鄰接於前述複數個冗長字元線之中的字元線的冗長字元線的邊界判定電路。
  10. 一種半導體記憶裝置，其特徵為：其具備：包含互相鄰接的第1及第2字元線之具有複數個字元線的記憶格陣列；和在第1動作模式中，應答輸入表示第1值的位址信號來選擇前述第1字元線，在目標行更新模式中，應答輸入表示前述第1值的位址信號來選擇前述第2字元線的位址變換電路。
  11. 如申請專利範圍第10項所記載的半導體記憶裝置，其中， 前述位址變換電路，在前述第1動作模式中，應答輸入表示第2值的位址信號來選擇前述第2字元線，在前述目標行更新模式中，應答輸入表示前述第2值的位址信號來選擇前述第2字元線以外的字元線。
  12. 如申請專利範圍第11項所記載的半導體記憶裝置，其中，前述第2字元線以外的字元線，是前述第1字元線。
  13. 如申請專利範圍第11項所記載的半導體記憶裝置，其中，前述複數個字元線，更包含：與前述第1字元線相鄰接，位在前述第2字元線之相反側的第3字元線，前述位址變換電路，在前述第1動作模式中，應答輸入表示前述第3值的位址信號來選擇前述第3字元線，在前述目標行更新模式中，應答輸入表示前述第1值的位址信號來選擇前述第2及第3字元線。
  14. 如申請專利範圍第10項至第13項中之任一項所記載的半導體記憶裝置，其中，前述位址變換電路，應答由外部發出目標行更新指令，從前述第1動作模式遷移到前述目標行更新模式。
  15. 如申請專利範圍第14項所記載的半導體記憶裝置，其中，前述位址變換電路，應答由外部發出預充電指令，從前述目標行更新模式遷移到前述第1動作模式。
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