TW201422081A - 嵌入基板之被動元件及具有嵌入之被動元件之基板 - Google Patents

Abstract

關於一種嵌入基板之被動元件，包含一疊層體、一第一外部電極及一第二外部電極；疊層體具有數個內電極及數個介電層交替層疊；第一外部電極覆蓋疊層體一側表面並具有一第一上蓋區及一第一下蓋區；第二外部電極覆蓋疊層體的另一側表面並具有一第二上蓋區及一第二下蓋區；第一上蓋區覆蓋疊層體部分的上部；第一下蓋區覆蓋疊層體部分的下部且小於第一上蓋區；第二下蓋區覆蓋疊層體部分的下部；第二上蓋區覆蓋疊層體部分的上部且小於第二下蓋區。

Description

嵌入基板之被動元件及具有嵌入之被動元件之基板

本發明是有關於一種嵌入於基板中之被動元件及具有嵌入之被動元件之基板，特別是有關於具有改良的外部電極結構的一種嵌入於基板中之被動元件及具有嵌入之被動元件之基板。

隨著電子產品小型化的趨勢，不僅縮小了元件的尺寸與厚度，元件更具備了高整合性與多功能性。依據這趨勢的一種印刷電路板的方式是一種裝置嵌入之電子電路板。

如今，一種製造裝置嵌入之電子電路板的方法是將裝置嵌入於電路板中，以層壓法(layer lamination)形成層結構，該層壓法是一種基板製造方法，並以層間連接法(interlayer connection)來電性連接此些層結構。依照典型的層間連接法，有一種形成通孔(via)以傳導多個層的方法。依照形成通孔的方法，有雷射法或鑽孔法，但以雷射來打製(punch)通孔在精密化趨勢下 為最通用的方式。

一種現行的層間連接法是藉由一雷射互連法(laser interconnection)處理一通孔，並於嵌入一裝置於一空腔中與以層壓製程(lamination process)(係為一種基板處理)固定並嵌入此裝置的嵌入過程之後，藉由一電鍍法來導通各層。為了在此製程中獲得高的產量，當將裝置固定於空腔時，雷射處理的誤差與準確性係非常重要。

大體上，通孔係藉由雷射形成，並電性連接至一嵌入式被動元件的電極，嵌入式被動元件例如是多層陶瓷電容(Multi-Layer Ceramic Capacitor，MLCC)。在藉由雷射形成通孔的技術中，通孔的尺寸可依據疊層材料的厚度或雷射製程之後的後處理(post-processing)而改變，但通孔的底部大小一般具有至少約為35微米(μm)的直徑。依據基板的發展趨勢，由於圖案變得更薄且具有高度整合性，通孔的底部大小發展到至少約為30微米的程度是被期待的。這是因為當通孔的直徑減少至少於30微米時，電性連接可能會出現問題。

第4圖繪示嵌入於傳統之有被動元件嵌入之基板中的傳統被動元件6。藉由依序層疊絕緣層4的方式固定被動元件6之後，一電路係被形成。藉由雷射來形成通孔。僅一上側被處理，或在上側及下側加工通孔5a來電性連接電路圖案5b與被動元件6，如第4圖所示。由於被動元件6的尺寸大，且暴露於被動元件6之平面上的外部電極40的區域夠大，大於通孔5a的底 部尺寸，故可使用傳統方法而不會產生問題。

第4圖中所述的傳統方法是一種在雷射製程中僅可應用於具有足夠的銲墊(pad)的尺寸之被動元件6的技術。然而，被動元件6(例如MLCC)的尺寸係逐漸減少至以雷射難以加工上部銲墊的尺寸。

請參照第5圖，如果嵌入式被動元件6(例如為MLCC)的尺寸變更小時，因為在連接通孔5a至被動元件6之外部電極40的上下銲墊時產生的對準偏差(alignment deviation)，部分的通孔5a底部可能會與銲墊(例如外部電極40)分離。此時，通孔5a對準偏差可能產生，因此，由於打製導通孔(via-hole)時施加於裝置的衝擊力可能會導致此裝置功能失常。

[相關技藝文獻] [專利文獻]

專利文獻1：韓國專利早期公開號10-2009-0049330(早期公開日為2009年5月18日。)

專利文獻2：韓國專利早期公開號10-2009-0060551(早期公開日為2009年6月15日。)

為了解決上述問題，並依據嵌入於基板中之嵌入式元件的尺寸縮小的趨勢，本發明的目的之一是提供一種改良結構的被動元件及一種具有嵌入於被動元件的基板。

為了達到目的，依據本發明一第一實施例提供一種嵌入於基板之被動元件，包括：一疊層體，係藉由交替層疊複個內電極及複數個介電層以形成；一第一外部電極，覆蓋該疊層體一側表面，該第一外部電極更具有一第一上蓋區及一第一下蓋區，該第一上蓋區覆蓋該疊層體的一上部之部分，而該第一下蓋區覆蓋該疊層體的一下部之部分，且該第一下蓋區的面積小於該第一上蓋區；及一第二外部電極，覆蓋該疊層體的另一側表面，該第二外部電極具有一第二上蓋區及一第二下蓋區，該第二下蓋區覆蓋該疊層體的該下部之部分，該第二上蓋區覆蓋該疊層體的該上部之部分，且該第二上蓋區的面積小於該第二下蓋區的面積，其中該第一上蓋區域大於第二上蓋區，且該第二下蓋區的面積大於該第一下蓋區的面積。

此時，在一例中，第一上蓋區可覆蓋疊層體之上部區域的一半以上；該第二下蓋區覆蓋疊層體之下部區域的一半以上。

而且，根據一例子，當被動元件嵌入於基板，可設置複數個通孔於第一上蓋區及第二下蓋區上，且各第一上蓋區及第二下蓋區的大小為該些通孔的底部大小的五倍以上。

而且，在一例中，第一上蓋區及第二外部電極的第二上蓋區可覆蓋疊層體的上部的部分，且可彼此分離且不彼此電性干擾；以及第二下蓋區及第一外部電極的第一下蓋區可覆蓋疊層體的下部的部分，且可彼此分離且不彼此電性干擾。

依據另一例，被動元件的尺寸可小於寬400微米x長200微米。

而且，在一例中，被動元件可為一電容，其中第一外部電極係電性連接至部分的該些內電極，以及第二外部電極係電性連接至其他的該些內電極。

之後，為了達到目的，依據本發明一第二實施例提供一種具有嵌入之被動元件之基板，包括：一芯材層，具有一孔穴；一被動元件，包括：一疊層體，係藉由交替層疊複數個內電極及複數個介電層以形成；一第一外部電極，具有一第一上蓋區域及一第一下蓋區，該第一上蓋區覆蓋該疊層體的一上部之部分，該第一下蓋區覆蓋該疊層體的一下部之部分，且該第一下蓋區的面積小於該第一上蓋區的面積；以及一第二外部電極，具有一第二上蓋區及一第二下蓋區，該第二下蓋區覆蓋該疊層體的該下部之部分，該第二上蓋區覆蓋該疊層體的該上部之部分，且該第二上蓋區的面積小於該第二下蓋區的面積；其中，該第一上蓋區的面積大於該第二上蓋區的面積，且第二下蓋區的面積大於該第一下蓋區的面積，且該被動元件被嵌入於該孔穴中；數個絕緣層層疊於該芯材層之上下；數個電路圖案形成於該些絕緣層上；以及數個通孔，該些通孔分別設置於該被動元件中的該第一上蓋區及該第二下蓋區上，並通過該些絕緣層以電性連接該第一外部電極及該第二外部電極至該些電路圖案。

於此，在一例中，第一上蓋區可覆蓋疊層體之上部 區域的一半以上；及第二下蓋區可覆蓋疊層體之下部區域的一半以上。

而且，依據一例，各第一上蓋區及第二下蓋區的大小為通孔的底部大小的五倍以上。

在另一例中，第一上蓋區及第二外部電極的第二上蓋區可覆蓋疊層體的上部之部分，且可彼此分離且不彼此電性干擾；以及第二下蓋區及第一外部電極的第一下蓋區可覆蓋疊層體的下部之部分，且可彼此分離且不彼此電性干擾。

而且，在一例中，被動元件的尺寸可小於寬400微米x長200微米。

依據另一例，被動元件可為一電容，第一外部電極係電性連接至部分的該些內電極，且第二外部電極係電性連接至其他的該些內電極。

1‧‧‧芯材層

1a‧‧‧孔穴

2‧‧‧膠帶

3‧‧‧被動元件

4、4’、4”‧‧‧絕緣層

5‧‧‧導電金屬層

5a‧‧‧通孔

5b‧‧‧電路圖案

6‧‧‧被動元件

10‧‧‧內電極

30‧‧‧介電層

50‧‧‧外部電極

50a‧‧‧第一外部電極

50b‧‧‧第二外部電極

51a‧‧‧第一上蓋區

51b‧‧‧第二下蓋區

第1圖繪示為依據本發明一實施例之嵌入於基板之被動元件的剖面示意圖。

第2圖繪示為依據本發明另一實施例中嵌入於基板之被動元件的剖面示意圖。

第3A-3F圖繪示為依據本發明另一實施例中具有嵌入之被動元件之基板的製造方法示意圖。

第4圖繪示為傳統具嵌入之被動元件之基板的剖面示意圖。

第5圖繪示為傳統嵌入於基板之被動元件的剖面示意圖。

達成上述前述目的之本發明實施例將參照所附之圖式來描述。在此，同樣的標號可代表同樣的元件，重複的或是會限制本發明意義的解釋之額外敘述將被省略。

本說明書中，當一個元件被稱作被“連接(connected to)或耦接(coupled to)於”或“設置於(disposed in)”另一元件，這表示此元件可以是“直接”連接、耦接或“直接”設置於另一元件，亦或具有再一元件插入於其中之連接、耦接或設置於其他元件，除非被稱作“直接地連接或耦接於(directly coupled or connected to)”或“直接的設置於(directly disposed in)”其他元件。

雖然本說明書中使用了單數型，除非與本發明的概念相牴觸或已清楚地解釋為其他方式，值得注意的是，該單數型仍可用來代表複數型的概念。可理解的是，本所所使用的詞彙例如“具有(having)”、“包含(including)、與包括(comprising)”，並不排除一或多個其他的元件或其組合的存在或附加。

本說明書中的附圖係提供以作為描述本發明實施例的例子，且圖式中之形狀、尺寸及厚度可能會誇張化以有效地描述技術特徵。

首先，依照本發明第一實施例之一嵌入於基板之被動元件將藉由參照圖式來做具體的描述。此時，在所參照的附圖中未提到的標號可能為在另一附圖中代表相同元件的標號。

第1圖繪示為依據本發明一實施例之嵌入於基板之被動元件的剖面示意圖，而第2圖繪示為依據本發明另一實施例之嵌入於基板之被動元件的剖面示意圖。

參照第1圖，一嵌入於基板之被動元件，包括一疊層體、一第一外部電極50a及一第二外部電極50b。疊層體係藉由交替層疊複數個內電極10與複數個介電層30以形成。

在本說明書中，用語“第一(first)”及“第二(second)”並非用來指稱順序或編號，其僅做為區分元件之用。

特別地，第一外部電極50a係形成以覆蓋多個內電極10及多個介電層30之疊層體的一側表面。舉例來說，第一外部電極50a的第一側蓋區(first side cover region)覆蓋疊層體之一端的一側表面，第一外部電極50a的第一上蓋區51a由第一側蓋區延伸以覆蓋疊層體的上部之部分，而第一外部電極50a的第一下蓋區由第一側蓋區延伸以覆蓋疊層體的下部之部分。於此，覆蓋疊層體的上部之部分的第一外部電極50a的第一上蓋區51a，係大於覆蓋疊層體的下部之部分的第一下蓋區。在第1圖中，標號51a代表第一外部電極50a的第一上蓋區51a，而第1圖並未繪示出第一外部電極50a的第一下蓋區的標號。此外，參照第2圖及/或第3F圖，第一上蓋區51a大於第二外部電極50b的第二 上蓋區(未繪示元件標號)，第二外部電極50b的第二上蓋區覆蓋疊層體的上部的其他部分。據此，可處理或製造具嵌入之被動元件的基板，使得通孔5a可從上側穩定地設置在第一上蓋區51a上。

此時，根據一例子，從第一外部電極50a的第一側蓋區延伸的第一上蓋區51a可覆蓋疊層體之上部區域的一半以上。例如，當嵌入於基板並連接至通孔5a時，於進行預先處理以穩定地克服對準偏差之前，第一外部電極50a的第一上蓋區51a的大小可約為通孔5a的底部大小的五倍以上。例如，在為0402的多層陶瓷電容(此為一個非常小的被動元件)的情況下，當通孔5a的底部大小為40微米時，藉由第4、5圖所示之傳統外部電極的結構，為了將干擾最小化，由於確認外部電極之間的間隔為安全的(secure the interval between the external electrodes)是不可能的，因而不可能預備5倍通孔底部的大小的空間。甚且，若該空間為五倍的通孔底部的大小而通孔底部的大小為35微米時，也就是說，該空間約為175微米，但由於在傳統典型的外部電極結構中縮小了外部電極之間的間隔，因而會有干擾的問題。例如，依據常用標準，為了具有為通孔底部的大小的約5.28倍之外部電極銲墊區，則需要約185微米的大小。在此傳統典型的外部電極結構中，由於電極之間的間隔僅約為30微米，因此在干擾最小化的考量之下，很難實質地實現(implement)電極銲墊的大小。當很小型的被動元件的大小變得更小時，問題則因而產生。

接著，形成第二外部電極50b以覆蓋疊層體的其他側表面。例如，第二外部電極50b的第二側蓋區覆蓋疊層體另一端的側表面，第二外部電極50b的第二下蓋區51b從第二側蓋區延伸以覆蓋疊層體的下部之部分，特別是第一外部電極50a的第一下蓋區未覆蓋的下部之部分，且第二外部電極50b的第二上蓋區從第二側蓋區延伸以覆蓋疊層體的上部之部分，特別是第一外部電極50a的第一上蓋區51a未覆蓋的上部之部分。此時，覆蓋疊層體的下部之部分之第二下蓋區51b係大於覆蓋疊層體的上部之部分的第二上蓋區。此外，參照第2圖及/或第3F圖，第二下蓋區51b大於覆蓋疊層體的下部之另一部分之第一外部電極51a的第一下蓋區(元件標號未繪示)。據此，通孔5a可從下側穩固地設置於第二下蓋區51b上。

此時，根據一例子，第二外部電極50b的第二下蓋區51b可覆蓋疊層體之下部區域的一半以上。而且，第一上蓋區51a從第一外部電極50a的第一側蓋區延伸可覆蓋疊層體之上部區域的一半以上。因此，在用以嵌入於基板之被動元件3嵌入於基板中時，通孔5a可從上側及下側穩固地設置於第一上蓋區51a及第二下蓋區51b上。

參照第2圖，當用以嵌入於基板之被動元件嵌入於基板時，第一上蓋區51a及第二下蓋區51b中之各者的大小實質上大於設置於第一上蓋區51a及第二下蓋區51b上的通孔5a的底部大小。因此，當嵌入被動元件3時，通孔5a可穩固地設置於被 動元件3的外部電極50上。

舉例來說，於一例子中，當用以嵌入於基板之被動元件3嵌入於基板，通孔5a可穩定地設置於第一上蓋區51a及第二下蓋區51b上。在預先處理以穩定地克服對準偏差之前，嵌入於基板之被動元件的外部電極50的第一上蓋區51a及/或第二下蓋區51b(通孔5a設置於其上)的大小約為通孔5a的底部大小的五倍以上。例如，通孔5a的底部大小可經由考量通孔加工的偏差(如CNC或雷射加工偏差)、孔穴加工偏差(cavity processing deviation)、裝置嵌入公差(device embedding tolerance)等之後計算而得。

更進一步地，參照第1及第2圖，於一例子中，覆蓋疊層體的上部之部分的第一上蓋區51a及第二外部電極50b的第二上蓋區係彼此分離以不互相電性干擾。而且，覆蓋疊層體的下部之部分的第二下蓋區51b及第一外部電極50a的第一下蓋區係彼此分離以不互相電性干擾。例如，為了防止非常小型的被動元件的表面上第一外部電極50a與第二外部電極50b之間的干擾，第一外部電極50a及第二外部電極50b其中之一(並非第一外部電極50a及第二外部電極50b兩者)的表面覆蓋區可超過表面區域的50%。依據一實施例中，在被動元件的上部區域或下部區域上，即使沒有到達上或下部區域表面積的50%，當第一外部電極50a及第二外部電極50b其中之一的表面覆蓋區足夠大以設置通孔50a於其上時，第一外部電極50a及第二外部電極50b二者其 中之一的表面覆蓋區可大於第一外部電極50a及第二外部電極50b二者中之另一者，以防止第一外部電極50a與第二外部電極50b之間的干擾。

通常，電極之間的距離至少約為大於140微米，以抑制因電極間離子遷移所發生的短路。因此，在0402多層陶瓷電容的情況下，外部電極的第一上蓋區51a及第二下蓋區51b可覆蓋少於表面積的約65%，但不限制於此。

於一例子中，小型的被動元件的尺寸可約小於寬400微米x長200微米。

而且，於一例子中，在小型的被動元件中，第一外部電極50a可電性連接至數個內電極10，且第二外部電極50b可電性連接至其他的內電極10。也就是說，小型的被動元件可為一個多層電容。

接著，依照本發明第二實施例之具有嵌入之被動元件的基板將具體地參照附圖來說明。此時，根據上述之第一實施例及第1、2圖之嵌入於基板中的被動元件將被參照。因而，重複的敘述可被省略。

第3A-3F圖繪示為依據本發明另一實施例之具有嵌入之被動元件之基板的製造方法示意圖。依據一實施例之具有嵌入之被動元件之基板將基於第3a-3F圖的製造方法來描述。

參照第3F圖，根據一例子，具有嵌入之被動元件之基板可包含一芯材層1、一嵌入式被動元件3、一絕緣層4、一電 路圖案5b及一通孔5a。

具體地，孔穴1a係形成於芯材層1中。孔穴1a為可置入被動元件3的空間。此時，電路圖案5b可形成於芯材層1上。

接著，嵌入式被動元件3嵌入於孔穴1a中。此時，被動元件3包括疊層體、第一外部電極50a及第二外部電極50b。被動元件3的疊層體係藉由交替層疊多個內電極10及多個介電層30以形成。因此，疊層體具有多個內電極10嵌入於介電層中的形狀。第一外部電極50a係形成以覆蓋疊層體之一側表面。此時，具有第一上蓋區51a及第一下蓋區之第一外部電極50a係形成。第一上蓋區51a覆蓋疊層體的上部之部分，第一下蓋區覆蓋疊層體的下部之部分，且第一下蓋區的面積小於第一上蓋區51a的面積。甚且，第二外部電極50b係形成以覆蓋疊層體的其他側表面。此時，具有第二下蓋區51b及第二上蓋區之第二外部電極50b係形成。第二下蓋區51b覆蓋疊層體的下部之部分，第二上蓋區覆蓋疊層體的上部之部分，第二上蓋區的面積係小於第二下蓋區50b的面積。此外，第一外部電極50a的第一上蓋區51a係大於第二外部電極50b的第二上蓋區(元件標號未繪示)，第二上蓋區覆蓋了疊層體的上部的其他部分。第二外部電極50b的第二下蓋區51b係大於第一外部電極50a的第一下蓋區(元件標號未繪示)，第一下蓋區覆蓋了疊層體的下部的其他部分。因此，當用以嵌入之被動基板3嵌入於基板時，通孔5a可從上側及下側穩定地 設置於第一上蓋區51a及第二下蓋區51b上。

此時，根據一例子，從第一側蓋區延伸並覆蓋疊層體之一端的側表面的第一外部電極50a的第一上蓋區51a可覆蓋該疊層體之上部區域的一半以上。此時，從第二側蓋區延伸並覆蓋該疊層體之其他端的側表面的第二電極50b的第二下蓋區51b可覆蓋疊層體之下部區域的一半以上。

接著，在第3F圖中，絕緣層4、4’、4”層疊於芯材層1的上下，嵌入式被動元件3嵌入於芯材層1中。

接著，在第3F圖中，電路圖案5b形成於絕緣層4、4’、4”上。此時，電路圖案5b可形成具有通孔5a的導電層5。

而且，通孔5a係形成於通過絕緣層4、4’、4”的一個導通孔中。例如，通孔5a可藉由填入導電材料來形成。通孔5a係分別設置於嵌入之被動元件3的第一上蓋區51a及第二下蓋區51b上。具導電性的通孔5a電性連接嵌入之被動元件3的第一外部電極50a及第二外部電極50b與形成於絕緣層4、4’、4”上的電路圖案5b。

此時，參照第2圖及第3F圖，於一例子中，第一上蓋區51a及第二下蓋區51b中之各者的大小係大於設置於第一上蓋區51a及第二下蓋區51b上的通孔5a的底部大小。

例如，於一例子中，為了穩定地克服對準偏差，在預先處理前，嵌入於基板中之被動元件3的外部電極50的第一上蓋區51a及/或第二下蓋區51b(通孔5a設置於其上)可大約為通 孔5a底部大小的五倍以上。

且，參照第2圖及第3F圖，於一例子中，覆蓋了疊層體的上部之部分的第一上蓋區51a及第二外部電極50b的第二上蓋區係彼此分離以不互相電性干擾，而覆蓋了疊層體的下部之部分的第二下蓋區51b及第一外部電極50a的第一下蓋區係且彼此分離且不互相電性干擾。

甚且，於一例子中，嵌入之被動元件3的尺寸可約小於寬400微米x長200微米。

依據另一例，嵌入之被動元件3可為一電容，而第一外部電極50a係電性連接至部分的多個內電極10，第二外部電極50b則電性連接至其他的內電極10。

接著，依據本發明第二實施例之具有嵌入之被動元件之基板的製造方法將參照第3A-3F圖來說明。

首先，參照第3A圖，孔穴1a形成於芯基板或芯材層1中。此時，電路圖案5b可形成於芯材層1的表面上。孔穴1a是嵌入之被動元件3將被嵌入的空間。

之後，參照第3B圖，具有孔穴1a的芯基板1的下部係貼附以膠帶，例如是使用膠帶(tape)2，以暫時地固定嵌入式被動元件3。也就是說，嵌入式被動元件3設置於其上的孔穴1a的底部係例如使用膠帶2以形成。

接著，參照第3C圖，嵌入式被動元件3嵌入於芯基板1的孔穴1a中，孔穴的底部藉由貼附膠帶以形成。此時，舉 例來說，嵌入式被動元件3可藉由交替層疊多個內電極10及多個介電層30以形成一疊層體、形成覆蓋疊層體之一端第一外部電極50a、及形成覆蓋疊層體另一端的外部電極50b方式來製造。此時，第一外部電極係形成，使得覆蓋疊層體的上部之部分的第一上蓋區51a係大於覆蓋疊層體的下部之部分的第一下蓋區。而第二外部電極50b係被形成，使得覆蓋疊層體的下部之部分的第二下蓋區51b係大於覆蓋疊層體的上部之部分的第二上蓋區。甚且，此時，第一上蓋區51a大於第二上蓋區(未繪示元件標號)，而第二下蓋區51b大於第一下蓋區(未繪示元件標號)，使得孔洞5a可穩定地設置於第一上蓋區51a及第二下蓋區51b上。

例如，此時，第一外部電極50a的第一上蓋區51a可被形成以覆蓋疊層體上部區域的一半以上，且第二外部電極50b的第二下蓋區51b可被形成以覆蓋疊層體下部區域的一半以上。

舉例來說，此時，參照第3C圖，第一外部電極50a及第二外部電極50b可被形成，使得覆蓋疊層體的上部之部分的第一上蓋區51a及第二外部電極50b的第二上蓋區彼此分離不互相電性干擾；而覆蓋疊層體的下部之部分的第二下蓋區51b及第一外部電極50a的第一下蓋區係彼此分離且不互相電性干擾。

舉例來說，於第3C圖中，嵌入於孔穴1a的嵌入式被動元件3的尺寸可約小於寬400微米x長200微米。

在第3C圖中，置入孔穴1a中的嵌入式被動元件3 可為一電容，電容的第一電極50a可電性連接至部分的內電極10，而第二外部電極50b可電性連接至其他的內電極10。

接著，參照第3D圖，在置入嵌入式被動元件3至孔穴1a後，絕緣層4’層疊在芯材層1的上表面。且一導電層，例如導電金屬層5，形成於絕緣層4’上。舉例來說，導電金屬層5藉由導電材料貼箔(conductive metal foil)或電鍍的方式形成於絕緣層4’上。如，導電金屬層5可藉由塗覆金屬箔在預浸材料(prepreg，PPG)絕緣層4’上來形成，或導電金屬層可使用樹脂塗佈銅箔(resin coated copper foil，RCC)形成在絕緣層4’上。

參照第3E圖，於層疊絕緣層4’在芯基板1一表面上後，附著於芯基板1的另一表面(亦即，下表面)上的膠帶2係被移除，並層疊絕緣層4”於芯基板1的另一表面(亦即，第3D圖所示的下表面)上。例如，導電金屬層5係形成於絕緣層4”上。例如，導電金屬層5可藉由導電材料箔膜或電鍍的方式形成於絕緣層4’上。

而且，參照第3F圖，導通孔被打製於絕緣層4、4’、4”上以形成通孔5a。通過半加成法(semi-additive)或減數法(subtractive method)部份地移除形成於絕緣層4、4’、4”上的導電金屬層5來形成電路圖案5b。舉例來說，通孔5a設置於嵌入式被動元件3的第一上蓋區51a及第二下蓋區51b上，且在形成電路圖案5b之同時或之前/之後形成，通孔5a同時通過導電金屬層5及絕緣層4、4’、4”。導通孔例如可藉由雅克(YAG)或二氧化碳 雷射處理等方式來打製。於此，導通孔係被打製可使得整個導通孔的底部區域可被包含於第一上蓋區51a及第二下蓋區51b中。

通孔5a可藉由填充導電材料於導通孔中來形成，導電材料例如是與導電金屬層5相同的材料。導通孔的填充可藉由電鍍、無電電鍍(electroless plating)或填充導電膏(conductive paste filling)等方式來執行，例如，導通孔的填充可經由藉由電鍍之通孔填充程序來執行。此時，在填充導電材料前，可在導通孔的內壁上形成種子層(未繪示)。而且，種子層與導通孔的內壁之間可形成有黏接層(未繪示)。

依據本發明實施例，例如因應於嵌入裝置的基板中，嵌入之裝置尺寸縮小的趨勢的外部電極的結構，可藉由改變被動元件的銲墊以彌補雷射通孔加工(laser via processing)的限制。

依據本發明實施例，可藉由克服當置入或固定被動元件於孔穴時的對準偏差及加工通孔時的對準偏差的方式，來確保穩定的產量。

依據本發明多個實施例中並未直接提及的各種不同的功效可由本領域通常知識者依據本發明實施例中的各種結構而推導出來。

上述實施例的說明及附圖僅提供做為幫助本領域通常知識者了解本發明之用，並不限制本發明的範圍。而且，依據前述元件的各種不同組合的實施例，對本領域通常知識者而言是 可明顯地從前述具體描述中實施。因此，本發明中各種的實施例可在不脫離本發明核心概念的情況下具以實施，且本發明的範疇是以申請專利範圍所定義者來解釋。對於本領域通常知識者來說，可理解本發明更包含各種更動、替換及均等物。

10‧‧‧內電極

30‧‧‧介電層

50‧‧‧外部電極

50a‧‧‧第一外部電極

50b‧‧‧第二外部電極

51a‧‧‧第一上蓋區

51b‧‧‧第二下蓋區

Claims (12)

1. 一種嵌入於基板之被動元件，包括：一疊層體，係藉由交替層疊複數個內電極及複數個介電層以形成；一第一外部電極，覆蓋該疊層體一側表面，該第一外部電極更具有一第一上蓋區及一第一下蓋區，該第一上蓋區覆蓋該疊層體的一上部之部分，而該第一下蓋區覆蓋該疊層體的一下部之部分，且該第一下蓋區的面積小於第一上蓋區的面積；及一第二外部電極，覆蓋該疊層體的另一側表面，該第二外部電極具有一第二上蓋區及一第二下蓋區，該第二下蓋區覆蓋該疊層體的該下部之部分，該第二上蓋區覆蓋該疊層體的該上部之部分，且該第二上蓋區的面積小於該第二下蓋區的面積，其中該第一上蓋區域大於第二上蓋區，且該第二下蓋區的面積大於該第一下蓋區的面積。
2. 如申請專利範圍第1項所述之嵌入於基板之被動元件，其中該第一上蓋區覆蓋該疊層體之上部區域的一半以上，該第二下蓋區覆蓋該疊層體之下部區域的一半以上。
3. 如申請專利範圍第1項所述之嵌入於基板之被動元件，其中當該被動元件嵌入於一基板時，複數個通孔係設置於該第一上蓋區及第二下蓋區上，以及各該第一上蓋區及該第二下蓋區的大小為該些通孔的底部大小的五倍以上。
4. 如申請專利範圍第1項所述之嵌入於基板之被動元件，其 中該第一上蓋區及第二上蓋區彼此分離且無電性干擾，以及該第二下蓋區及該第一下蓋區彼此分離且無電性干擾。
5. 如申請專利範圍第1項所述之嵌入於基板之被動元件，其中該被動元件的尺寸小於寬400微米x長200微米。
6. 如申請專利範圍第1至5項其中之一所述之嵌入於基板之被動元件，其中該被動元件為一電容，該第一外部電極係電性連接至部分的該些內電極，而該第二外部電極係電性連接至其他的該些內電極。
7. 一種具有嵌入之被動元件之基板，包括：一芯材層，具有一孔穴；一被動元件，包括：一疊層體，係藉由交替層疊複數個內電極及複數個介電層以形成；一第一外部電極，具有一第一上蓋區域及一第一下蓋區，該第一上蓋區覆蓋該疊層體的一上部之部分，該第一下蓋區覆蓋該疊層體的一下部之部分，且該第一下蓋區的面積小於該第一上蓋區的面積；一第二外部電極，具有一第二上蓋區及一第二下蓋區，該第二下蓋區覆蓋該疊層體的該下部之部分，該第二上蓋區覆蓋該疊層體的該上部之部分，且該第二上蓋區的面積小於該第二下蓋區的面積，其中，該第一上蓋區大於該第二上蓋區，且第二下蓋區的面積大於該第一下蓋區的面積，該被動元件被嵌入於該孔 穴中；數個絕緣層層疊於該芯材層的上下；數個電路圖案形成於該些絕緣層上；以及數個通孔，該些通孔分別設置於該被動元件中的該第一上蓋區及該第二下蓋區上，並通過該些絕緣層以電性連接該第一外部電極及該第二外部電極至該些電路圖案。
8. 如申請專利範圍第7項所述之具有嵌入之被動元件之基板，其中該第一上蓋區覆蓋該疊層體之上部區域的一半以上，以及該第二下蓋區覆蓋該疊層體之下部區域的一半以上。
9. 如申請專利範圍第7項所述之具有嵌入之被動元件之基板，其中各該第一上蓋區及該第二下蓋區的大小為該些通孔的底部大小的五倍以上。
10. 如申請專利範圍第7項所述之具有嵌入之被動元件之基板，其中該第一上蓋區及該第二上蓋區彼此分離且無電性干擾，以及該第二下蓋區及該第一下蓋區彼此分離且無電性干擾。
11. 如申請專利範圍第7項所述之具有嵌入之被動元件之基板，其中該被動元件的尺寸小於寬400微米x長200微米。
12. 如申請專利範圍第7至11項其中之一所述之具有嵌入之被動元件之基板，其中該被動元件為一電容，且該第一外部電極係電性連接至部分的該些內電極，而該第二外部電極係電性連接至其他的該些內電極。