TW201417241A - 具有定義主動區之線型溝渠的半導體裝置及其製造方法 - Google Patents

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Abstract

一種半導體裝置包含：彼此平行之多個平行溝渠；彼此平行之多個相交溝渠；多個主動區，其由平行溝渠以及相交溝渠限定邊界；多條下部導電線，其與主動區交叉；彼此平行之多條上部導電線，其與下部導電線交叉以及與主動區交叉；以及資料儲存元件，其連接至主動區。平行溝渠以及相交溝渠中之每一者為直線。平行溝渠與上部導電線交叉，且與上部導電線形成第一銳角。相交溝渠與平行溝渠交叉，且與平行溝渠形成第二銳角。

Description

具有定義主動區之線型溝渠的半導體元件及其製造方法
本發明是關於具有界定主動區之線型溝渠的半導體裝置。
已研究了各種主動區的形成方法，以實現高度整合以及與接觸插塞(contact plug)之足夠的接觸面積。
實施例可藉由提供一種半導體裝置而實現，所述半導體裝置包含：多個平行溝渠，其於半導體基板上彼此平行；多個相交溝渠，其於半導體基板上彼此平行；多個主動區，其於半導體基板上由平行溝渠與相交溝渠限定邊界；多條下部導電線，其與主動區交叉；彼此平行之多條上部導電線，其與下部導電線交叉，並與主動區交叉；以及連接至主動區之資料儲存元件。平行溝渠 以及相交溝渠中之每一者為直線。平行溝渠與上部導電線交叉，且與上部導電線形成第一銳角。相交溝渠與平行溝渠交叉，且與平行溝渠形成第二銳角。
相交溝渠可與上部導電線交叉，且第二銳角可大於第一銳角。相交溝渠可與上部導電線形成大於第二銳角之第三銳角。相交溝渠可與上部導電線平行，且第二銳角可實質上與第一銳角相同。下部導電線與上部導電線中之每一者可為直線，且上部導電線可實質上與下部導電線形成直角。相交溝渠之間的間隔可大於平行溝渠之間的其他間隔。
實施例亦可藉由一種半導體裝置而實現，所述半導體裝置包含：第一與第二平行溝渠，其於半導體基板上彼此平行；第一與第二相交溝渠，其於半導體基板上彼此平行；主動區，其於半導體基板上由第一與第二平行溝渠以及第一與第二相交溝渠限定邊界；字線對，其與主動區交叉且彼此平行；位元線，其與主動區交叉且實質上與字線對形成直角；內埋式接觸插塞，其與位元線間隔開且連接至主動區；以及儲存節點，其在內埋式接觸插塞上。第一與第二平行溝渠以及第一與第二相交溝渠中之每一者為直線，第一與第二平行溝渠與位元線交叉，且與位元線形成第一銳角，以及第一與第二相交溝渠與第一與第二平行溝渠交叉，且與第一與第二平行溝渠形成第二銳角。
主動區可包含第一側表面、第二側表面、第三側表面以及第四側表面。第一側表面可由第一平行溝渠限定邊界，第二側表面可由第二平行溝渠限定邊界，第三側表面可由第一相交溝渠限定邊界，以及第四側表面可由第二相交溝渠限定邊界。第二側 表面可平行於第一側表面，以及第四側表面可平行於第三側表面。第一側表面可比第三側表面長。第一側表面可為第三側表面的至少兩倍長。
主動區可包含遠離位元線突出之第一末端與第二末端，第二側表面與第三側表面可於第一末端相遇，且第一側表面與第四側表面可於第二末端相遇。第二末端可與第一末端成點對稱關係。內埋式接觸插塞可連接至第一末端。第一與第二相交溝渠與位元線交叉，且第二銳角可大於第一銳角。第二銳角可為約28度。
第一與第二相交溝渠可與位元線形成大於第二銳角之第三銳角。主動區可包含遠離位元線突出之第一末端與第二末端，第一側表面與第四側表面可於第一末端相遇，且第二側表面與第三側表面可於第二末端相遇。第一與第二相交溝渠可與位元線平行，且第二銳角可實質上與第一銳角相同。第二銳角可為約21度。
實施例亦可藉由提供以下各項而實現：平行溝渠，其包含於半導體基板上彼此平行之第一、第二、第三以及第四平行溝渠；相交溝渠，其包含於半導體基板上彼此平行之第一、第二、第三以及第四相交溝渠；主動區，其包含於半導體基板上由平行溝渠與相交溝渠限定邊界之第一、第二、第三以及第四主動區；字線，其包含與主動區交叉且彼此平行之第一、第二、第三、第四以及第五字線；位元線，其包含與主動區交叉且實質上與字線形成直角之第一與第二位元線；內埋式接觸插塞，其與位元線間隔開且連接至主動區；以及儲存節點，其在內埋式接觸插塞上。 平行溝渠及相交溝渠中之每一者為直線。平行溝渠與位元線形成第一銳角。相交溝渠與平行溝渠交叉，且與平行溝渠形成第二銳角。第一主動區由第一平行溝渠、第二平行溝渠、第一相交溝渠以及第二相交溝渠限定邊界，第二主動區由第二平行溝渠、第三平行溝渠、第一相交溝渠以及第二相交溝渠限定邊界，第三主動區由第二平行溝渠、第三平行溝渠、第二相交溝渠以及第三相交溝渠限定邊界，以及第四主動區由第三平行溝渠、第四平行溝渠、第二相交溝渠以及第三相交溝渠限定邊界。第一位元線與第一及第三主動區交叉，且第二位元線與第二及第四主動區交叉，以及第一字線與第二主動區交叉，第二字線與第一及第二主動區交叉，第三字線與第一及第四主動區交叉，第四字線與第三及第四主動區交叉，以及第五字線與第三主動區交叉。
實施例亦可藉由提供一種半導體裝置之形成方法而實現，所述方法包含：形成多個主動區，其於半導體基板上由多個平行的平行溝渠與多個平行的相交溝渠限定邊界；形成多條下部導電線，其與主動區交叉；形成多條上部導電線，其與多條下部導電線交叉，與主動區交叉且彼此平行；以及形成資料儲存元件，其連接至主動區。平行溝渠以及相交溝渠中之每一者為直線。平行溝渠與上部導電線交叉，且與上部導電線形成第一銳角。相交溝渠與平行溝渠交叉，且與平行溝渠形成第二銳角。
形成主動區可包含：在半導體基板上形成遮罩層；藉由將遮罩層圖案化來形成多個初步平行溝渠；藉由將遮罩層圖案化來形成多個初步相交溝渠；以及在初步平行溝渠與初步相交溝渠下方蝕刻半導體基板。初步相交溝渠之間的間隔可大於初步平行 溝渠之間的其他間隔。相交溝渠可與上部導電線交叉，且第二銳角可大於第一銳角。相交溝渠可與上部導電線平行，且第二銳角可實質上與第一銳角相同。
實施例亦可藉由提供一種半導體裝置而實現，所述半導體裝置包含：基板；彼此為非相交關係之平行溝渠，其中平行溝渠中之每一者經配置成相對於基板之側邊傾斜，且平行溝渠中包含隔離層；彼此為非相交關係之相交溝渠，其中相交溝渠與平行溝渠具有相交區，且相交溝渠中包含隔離層，主動區及主動區之末端由相交區界定；以及下部及上部導電線，其分別在第一及第二方向上延伸跨越主動區，第一方向與第二方向不同。平行溝渠以第一銳角與上部導電線交叉，平行溝渠以第二銳角與相交溝渠交叉，以及相交溝渠以第三銳角與上部導電線交叉。
第三銳角可大於第一銳角與第二銳角，且第二銳角大於第一銳角。平行溝渠可以第一距離彼此間隔開，以及相交溝渠可以第二距離彼此間隔開。第二距離可大於第一距離。平行溝渠與相交溝渠可在未延伸跨越主動區的情況下與主動區之側面平行，以便界定主動區之間的隔離區。主動區之末端中的每一者可鄰接於相交溝渠中之一者，使得主動區之鄰接主動區的末端可由相交溝渠彼此間隔開。
21‧‧‧半導體基板
23‧‧‧第一遮罩層
25‧‧‧第二遮罩層
31‧‧‧初步平行溝渠
33‧‧‧上部遮罩圖案
35‧‧‧開口
39、139‧‧‧初步相交溝渠
41‧‧‧平行溝渠
41A‧‧‧第一平行溝渠
41B‧‧‧第二平行溝渠
41C‧‧‧第三平行溝渠
41D‧‧‧第四平行溝渠
45、45F、145‧‧‧主動區
45A、145A‧‧‧第一主動區
45B、145B‧‧‧第二主動區
45C、145C‧‧‧第三主動區
45D、145D‧‧‧第四主動區
45E‧‧‧第五主動區
45E1、145E1‧‧‧第一末端
45E2、145E2‧‧‧第二末端
49、149‧‧‧相交溝渠
49A、149A‧‧‧第一相交溝渠
49B、149B‧‧‧第二相交溝渠
49C、149C‧‧‧第三相交溝渠
49D‧‧‧第四相交溝渠
63‧‧‧裝置隔離層
65‧‧‧閘極介電層
67‧‧‧字線
67A‧‧‧第一字線
67B‧‧‧第二字線
67C‧‧‧第三字線
67D‧‧‧第四字線
67E‧‧‧第五字線
67F‧‧‧第六字線
67G‧‧‧第七字線
67H‧‧‧第八字線
69‧‧‧罩蓋層
70‧‧‧源極/汲極區
71‧‧‧第一層間絕緣層
73‧‧‧位元插塞
75‧‧‧位元線
75A‧‧‧第一位元線
75B‧‧‧第二位元線
75C‧‧‧第三位元線
77‧‧‧位元罩蓋圖案
78‧‧‧位元間隔物
81‧‧‧第二層間絕緣層
83‧‧‧內埋式接觸插塞
85‧‧‧資料儲存元件
201‧‧‧模組基板
203‧‧‧控制晶片封裝
205、2240‧‧‧輸入/輸出端子
207、2230‧‧‧半導體封裝
1900‧‧‧行動電話
2100、2400‧‧‧電子系統
2110‧‧‧主體
2120、2220、2414‧‧‧微處理器
2130‧‧‧電源
2140‧‧‧功能單元
2150‧‧‧顯示控制器
2160‧‧‧顯示器
2170‧‧‧外部設備
2180‧‧‧有線或無線通信單元
2200‧‧‧記憶卡
2210‧‧‧記憶卡板
2412‧‧‧記憶體系統
2416‧‧‧隨機存取記憶體/RAM
2418‧‧‧使用者介面
2420‧‧‧匯流排
θ1‧‧‧第一銳角
θ2‧‧‧第二銳角
θ3‧‧‧第三銳角
S1、S11‧‧‧第一側表面
S2、S12‧‧‧第二側表面
S3、S13‧‧‧第三側表面
S4、S14‧‧‧第四側表面
S10、S20、S30、S40、S50‧‧‧操作
對於熟習此項技術者而言，藉由如附圖中所說明的詳細描述例示性實施例，特徵將顯而易見，在所述附圖中，相同參考標號遍及不同的視圖指代相同部分。不必按比例繪製圖式，而是 著重於說明特定原理。在圖式中：圖1說明用於描述根據例示性實施例之半導體裝置的佈局圖。
圖2說明沿著圖1之線I-I'與II-II'所截得的橫截面圖。
圖3至圖5說明詳細圖示圖1之一些組態元件之間的關係的放大圖。
圖6說明用於描述根據例示性實施例之半導體裝置的佈局圖。
圖7以及圖8說明詳細圖示圖6的一些組態元件之間的關係的放大圖。
圖9說明用於描述形成根據例示性實施例之半導體裝置之方法的流程圖。
圖10、圖11A、圖13A、圖14A、圖15A、圖15D以及圖15F說明描繪根據例示性實施例之半導體裝置之形成方法中的階段的透視圖。
圖11B、圖12A、圖13B以及圖15B說明描繪根據例示性實施例之半導體裝置之形成方法中的階段的佈局圖。
圖11C、圖12B、圖13C、圖14B、圖15C、圖15E以及圖15G說明分別沿著圖11B、圖12A、圖13B、圖14A、圖15B、圖15D以及圖15F中的線I-I'與II-II'所截得的橫截面圖，所述橫截面圖描繪根據例示性實施例之半導體裝置之形成方法中的階段。
圖15H、圖15I、圖15J以及圖15K說明詳細圖示圖15B之部分的放大圖。
圖16A、圖17、圖18A、圖18C以及圖19A說明描繪根據例 示性實施例之半導體裝置之形成方法中的階段的透視圖。
圖16B以及圖18B說明描繪根據例示性實施例之半導體裝置之形成方法中的階段的佈局圖。
圖19B以及圖19C說明詳細圖示圖18B之部分的放大圖。
圖20說明根據例示性實施例之半導體模組的佈局圖。
圖21說明圖示包含根據例示性實施例之半導體裝置中的至少一者的記憶卡的示意圖。
圖22說明圖示根據例示性實施例之電設備的透視圖。
圖23說明圖示根據例示性實施例之電子設備的系統方塊圖。
圖24說明示意性地圖示包含根據例示性實施例之半導體裝置中的至少一者之另一電子系統的系統方塊圖。
現將在下文參考附圖更充分地描述例示性實施例；然而，所述例示性實施例可按照不同形式進行體現，且不應被理解為限於本文中所闡述的實施例。實情為，提供此等實施例使得本揭露內容將為全面且完整的，並且將向熟習此項技術者充分地傳達例示性實施方案。
在圖式中，為清楚起見，可放大層及區之大小以及相對大小。應理解，當一個元件或層被稱為「在」另一元件或層「上」、「連接至」或「耦接至」另一元件或層時，其可直接在另一元件或層上、連接或耦接至另一元件或層，或可存在介入元件或層。相反，當一個元件被稱為「直接在」另一元件或層「上」、「直接連接至」或「直接耦接至」另一元件或層時，不存在介入元件或層。 貫穿全文，相同數字指代相同元件。如本文中所使用，術語「及/或」包含相關聯之所列出項中之一或多者的任何以及所有組合。
應理解，雖然術語第一、第二、第三等可在本文中用以描述各種元件、組件、區、層及/或區段，但此等元件、組件、區、層及/或區段不應受到此等術語之限制。此等術語僅用以區別一個元件、組件、區、層或區段與另一區、層或區段。因而，在不違背教示的情況下，下文論述之第一元件、組件、區、層或區段可稱為第二元件、組件、區、層或區段。
為了易於描述，諸如「下方」、「在……下」、「下部」、「上方」、「上部」以及其類似者之空間相對術語可在本文中用以描述如在圖中說明的一元件或特徵與另一(另外)元件或特徵之關係。應理解，所述空間相關術語意欲包含除了諸圖中描繪之方位外的在使用中或操作中之裝置的不同方位。舉例而言，若將諸圖中之裝置翻轉，則描述為在其他元件或特徵「下」或「下方」之元件將因此定向為在其他元件或特徵「上方」。因此，術語「在……下」可包含「上方」以及「在……下」之兩個方位。所述裝置可按照其他方式定向(旋轉90度或處於其他方位)，且相應地解譯本文所使用之空間相關描述詞。
本文中所使用之術語僅出於描述特定實施例之目的，且並不意欲限制所述特定實施例。除非上下文另外清楚地指示，否則如本文中所使用，單數形式「一」以及「所述」意欲亦包含複數形式。進一步理解，術語「包括」在本說明書中使用時指定所述特徵、整數、步驟、操作、元件及/或組件之存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組的 存在或添加。
本文中參考橫截面圖來描述實施例，其中所述橫截面圖為理想化實施例(以及中間結構)的示意圖。因而，應預期由於(例如)製造技術及/或容差(tolerance)而引起的相對於諸圖之形狀的變化。因而，實施例不應被解釋為限於本文中說明的區之特定形狀，而應包含(例如)由於製造產生的形狀之偏差。舉例而言，說明為矩形之經植入區將通常具有圓形化或彎曲特徵及/或在其邊緣處之植入濃度的梯度，而非自經植入區至非植入區之二元改變。同樣，藉由植入形成之內埋區可在內埋區與植入藉以發生之表面之間的區中導致某些植入。因而，諸圖中所說明之區本質上為示意性的，且其形狀不意欲說明裝置之區的實際形狀且不意欲限制所述形狀。
除非另行定義，否則本文所用之所有術語(包含技術與科學術語)與一般技術者所常規理解之意義相同。將進一步理解，術語(諸如常用詞典中所定義之術語)應被解譯為具有與其在相關技術之上下文中之意義一致的意義，且不會以理想化或過於正式的意義來解譯，除非本文中明確如此定義。
圖1為用於描述根據實施例之半導體裝置的佈局圖，圖2圖示沿著圖1的線I-I'與II-II'所截得的橫截面圖，且圖3至圖5為詳細圖示圖1之一些組態元件之間的關係的放大圖。
參看圖1以及圖2，限定多個主動區45之邊界的多個平行溝渠41與相交溝渠49可形成於半導體基板21上。可形成填充平行溝渠41與相交溝渠49的裝置隔離層63。可形成與主動區45及裝置隔離層63相交的多條字線67。閘極介電層65可形成於字 線67與主動區45之間。罩蓋層69可形成於字線67上。源極/汲極區70可形成於主動區45中且鄰接於字線67兩側。
可形成覆蓋半導體基板21之第一層間絕緣層71。可形成穿過第一層間絕緣層71以連接至源極/汲極區70的位元插塞(bit plug)73。連接至位元插塞73之多條位元線75可形成於第一層間絕緣層71上。位元罩蓋圖案77可形成於位元線75上。位元間隔物(bit spacer)78可形成於位元線75與位元罩蓋圖案77的側壁上。
可形成覆蓋半導體基板21之第二層間絕緣層81。可形成穿過第二層間絕緣層81與第一層間絕緣層71以連接至源極/汲極區70的內埋式接觸插塞83。連接至內埋式接觸插塞83之多個資料儲存元件85可形成於第二層間絕緣層81上。資料儲存元件85可包含儲存節點或下部電極。
平行溝渠41可彼此平行，例如平行溝渠41彼此之間可為非相交關係。平行溝渠41中的每一者可為直線，例如，以便由矩形區界定。相交溝渠49可彼此平行。相交溝渠49中的每一者可為直線，例如，以便由矩形區界定。相交溝渠49可彼此平行，例如相交溝渠49彼此之間可為非相交關係。相交溝渠49之間的間隔可大於平行溝渠41之間的間隔。相交溝渠49可與平行溝渠41交叉。字線67可彼此平行，例如字線67彼此之間可為非相交關係。字線67可與主動區45交叉，例如，可在第一方向上延伸跨越主動區。字線67中的每一者可為直線。位元線75可與主動區45交叉，例如，可在第二方向上延伸跨越主動區。位元線75中的每一者可為直線，例如以便具有矩形形狀。位元線75可與字 線67交叉。舉例而言，位元線75可實質上與字線67形成直角。在俯視圖中，平行溝渠41可與位元線75交叉。相交溝渠49可與位元線75交叉。
根據實施例，相交溝渠49可為直線。藉由形成相交溝渠49，可顯著降低製程偏差，並且可簡化製造製程。相交溝渠49與平行溝渠41的組合可為使主動區45遠離位元線75而突出的組態。內埋式接觸插塞83與源極/汲極區70之間的接觸面積可顯著增大。
參看圖3，可提供第一平行溝渠41A以及與第一平行溝渠41A平行的第二平行溝渠41B。可提供第一相交溝渠49A以及與第一相交溝渠49A平行的第二相交溝渠49B。主動區45可由第一平行溝渠41A、第二平行溝渠41B、第一相交溝渠49A以及第二相交溝渠49B限定邊界。
主動區45可包含(例如)對應於多個平行溝渠41與相交溝渠29中之一者之側壁的第一至第四側表面S1、S2、S3與S4。第一側表面S1可由第一平行溝渠41A限定邊界。參看圖3，例如出於解釋性目的，第一側表面S1經說明為距第一平行溝渠41A一定距離。因此，在例示性實施例中，第一側表面S1可與第一平行溝渠41A的側壁重合。第二側表面S2可由第二平行溝渠41B限定邊界。第三側表面S3可由第一相交溝渠49A限定邊界。第四側表面S4可由第二相交溝渠49B限定邊界。第二側表面S2可平行於第一側表面S1，且第四側表面S4可平行於第三側表面S3。第一側表面S1可比第三側表面S3長。舉例而言，第一側表面S1的水平長度可為第三側表面S3的水平長度的兩倍或兩倍以上。第二 側表面S2與第三側表面S3相遇處的區域可界定為主動區45之第一末端45E1，第一側表面S1與第四側表面S4相遇處的區域可界定為主動區45之第二末端45E2。第二末端45E2可解譯為與第一末端45E1為點對稱關係。
可形成與主動區45交叉之第一字線67A與第二字線67B。可形成與主動區45交叉之位元線75、第一字線67A以及第二字線67B。位元線75可與第一字線67A與第二字線67B形成直角。
在俯視圖中，第二平行溝渠41B與位元線75可形成第一銳角θ1。第二平行溝渠41B與第一相交溝渠49A可形成第二銳角θ2。第一相交溝渠49A與位元線75可形成第三銳角θ3。第二銳角θ2可大於第一銳角θ1。第三銳角θ3可大於第二銳角θ2，例如，第三銳角θ3亦可大於第一銳角θ1。舉例而言，第一銳角θ1可為約21°，第二銳角θ2可為約28°。如圖3中所說明，第一銳角θ1可解譯為第二側表面S2與位元線75之間的交叉角，且第二銳角θ2可解譯為第二側表面S2與第三側表面S3之間的交叉角。第一末端45E1可遠離位元線75突出。第二末端45E2可遠離位元線75突出。第一末端45E1與第二末端45E2中的每一者可對應於內埋式接觸插塞(圖1的參考標號83)中之一者而連接。
參看圖4，可提供第一平行溝渠41A、與第一平行溝渠41A平行之第二平行溝渠41B、與第二平行溝渠41B平行之第三平行溝渠41C，以及與第三平行溝渠41C平行的第四平行溝渠41D。可提供第一相交溝渠49A、與第一相交溝渠49A平行之第二相交溝渠49B，以及與第二相交溝渠49B平行之第三相交溝渠 49C。第一主動區45A可由第一平行溝渠41A、第二平行溝渠41B、第一相交溝渠49A以及第二相交溝渠49B限定邊界。第二主動區45B可由第二平行溝渠41B、第三平行溝渠41C、第一相交溝渠49A以及第二相交溝渠49B限定邊界。第三主動區45C可由第二平行溝渠41B、第三平行溝渠41C、第二相交溝渠49B以及第三相交溝渠49C限定邊界。第四主動區45D可由第三平行溝渠41C、第四平行溝渠41D、第二相交溝渠49B以及第三相交溝渠49C限定邊界。
可提供第一字線67A、與第一字線67A平行之第二字線67B、與第二字線67B平行之第三字線67C、與第三字線67C平行的第四字線67D，以及與第四字線67D平行的第五字線67E。第一字線67A可與第二主動區45B交叉。第二字線67B可與第一主動區45A及第二主動區45B交叉。第三字線67C可與第一主動區45A及第四主動區45D交叉。第四字線67D可與第三主動區45C及第四主動區45D交叉。第五字線67E可與第三主動區45C交叉。舉例而言，主動區45中之每一者可配置而使得多條字線67中的兩條字線與主動區45交叉。
可形成第一位元線75A，其與第一主動區45A及第三主動區45C交叉，並且與第一至第五字線67A、67B、67C、67D及67E相交。可形成與第一位元線75A平行之第二位元線75B，其與第二主動區45B及第四主動區45D交叉，並且與第一至第五字線67A、67B、67C、67D及67E相交。
參看圖5，可提供第一平行溝渠41A、與第一平行溝渠41A平行之第二平行溝渠41B、與第二平行溝渠41B平行之第三 平行溝渠41C，以及與第三平行溝渠41C平行的第四平行溝渠41D。可提供第一相交溝渠49A、與第一相交溝渠49A平行之第二相交溝渠49B、與第二相交溝渠49B平行之第三相交溝渠49C，以及與第三相交溝渠49C平行之第四相交溝渠49D。
第一主動區45A可由第一平行溝渠41A、第二平行溝渠41B、第二相交溝渠49B以及第三相交溝渠49C限定邊界。第二主動區45B可由第二平行溝渠41B、第三平行溝渠41C、第一相交溝渠49A以及第二相交溝渠49B限定邊界。第三主動區45C可由第二平行溝渠41B、第三平行溝渠41C、第二相交溝渠49B以及第三相交溝渠49C限定邊界。第四主動區45D可由第二平行溝渠41B、第三平行溝渠41C、第三相交溝渠49C以及第四相交溝渠49D限定邊界。第五主動區45E可由第三平行溝渠41C、第四平行溝渠41D、第二相交溝渠49B以及第三相交溝渠49C限定邊界。
可提供第一字線67A、與第一字線67A平行之第二字線67B、與第二字線67B平行之第三字線67C、與第三字線67C平行的第四字線67D、與第四字線67D平行的第五字線67E、與第五字線67E平行的第六字線67F、與第六字線67F平行之第七字線67G以及與第七字線67G平行的第八字線67H。第一字線67A與第二字線67B可與第二主動區45B交叉。第三字線67C可與第五主動區45E交叉。第四字線67D可與第三主動區45C及第五主動區45E交叉。第五字線67E可與第一主動區45A及第三主動區45C交叉。第六字線67F可與第一主動區45A交叉。第七字線67G及第八字線67H可與第四主動區45D交叉。
可形成第一位元線75A，其與第一主動區45A及第四主動區45D交叉，並且與第一至第八字線67A、67B、67C、67D、67E、67F、67G及67H相交。可形成與第一位元線75A平行之第二位元線75B，其與第三主動區45C交叉，並且與第一至第八字線67A、67B、67C、67D、67E、67F、67G及67H相交。可形成與第二位元線75B平行之第三位元線75C，其與第二主動區45B及第五主動區45E交叉，並且與第一至第八字線67A、67B、67C、67D、67E、67F、67G及67H相交。舉例而言，主動區45中之每一者可經配置而使得多條位元線75中之一者(例如，僅一者)與主動區45交叉。
圖6為用於描述根據例示性實施例之半導體裝置的佈局圖，且圖7以及圖8為詳細圖示圖6的一些組態元件之間的關係的放大圖。
參看圖6，限定多個主動區145之邊界的多個平行溝渠41與相交溝渠149可形成於半導體基板21中。在下文中，將僅簡要描述與參看圖1以及圖5所描述之實施例的差異。可形成與主動區145交叉的多條字線67。可形成與主動區145及字線67交叉的多條位元線75。多個資料儲存元件85可形成於半導體基板21上。
平行溝渠41可彼此平行。平行溝渠41中的每一者可為直線。相交溝渠149可彼此平行。相交溝渠149中的每一者可為直線。相交溝渠149可與平行溝渠41交叉。字線67可彼此平行。字線67中的每一者可為直線。位元線75可與主動區45交叉。位元線75可彼此平行。位元線75中的每一者可為直線。位元線75 可與字線67交叉。在俯視圖中，平行溝渠41可與位元線75交叉。相交溝渠149可與位元線75平行。
參看圖7，可提供第一平行溝渠41A以及與第一平行溝渠41A平行之第二平行溝渠41B。可提供第一相交溝渠149A以及與第一相交溝渠149A平行的第二相交溝渠149B。主動區145可由第一平行溝渠41A、第二平行溝渠41B、第一相交溝渠149A以及第二相交溝渠149B限定邊界。
主動區145可包含第一至第四側表面S11、S12、S13及S14。第一側表面S11可由第一平行溝渠41A限定邊界。第二側表面S12可由第二平行溝渠41B限定邊界。第三側表面S13可由第一相交溝渠149A限定邊界。第四側表面S14可由第二相交溝渠149B限定邊界。第二側表面S12可平行於第一側表面S11，且第四側表面S14可平行於第三側表面S13。第一側表面S11可比第三側表面S13長。第一側表面S11與第四側表面S14相遇處的區域可界定為主動區145之第一末端145E1，以及第二側表面S12與第三側表面S13相遇處的區域可界定為主動區145之第二末端145E2。第二末端145E2可解譯為與第一末端145E1為點對稱關係。
可形成與主動區145交叉之第一字線67A與第二字線67B。可形成與主動區145交叉並與第一字線67A及第二字線67B相交之位元線75。位元線75可與第一字線67A與第二字線67B形成直角。
在俯視圖中，第二平行溝渠41B與位元線75可形成第一銳角θ1。第一平行溝渠41A與第二相交溝渠149B可形成第二銳角θ2。位元線75可配置於第一相交溝渠149A與第二相交溝渠 149B之間。第二銳角θ2可與第一銳角θ1相同。舉例而言，第一銳角θ1與第二銳角θ2可為約21°。如圖7中所圖示，第一銳角θ1可解譯為第二側表面S12與位元線75之間的交叉角，且第二銳角θ2可解譯為第一側表面S11與第四側表面S14之間的交叉角。
參看圖8，可提供第一平行溝渠41A、與第一平行溝渠41A平行之第二平行溝渠41B、與第二平行溝渠41B平行之第三平行溝渠41C，以及與第三平行溝渠41C平行的第四平行溝渠41D。可提供第一相交溝渠149A、與第一相交溝渠149A平行之第二相交溝渠149B，以及與第二相交溝渠149B平行之第三相交溝渠149C。第一主動區145A可由第一平行溝渠41A、第二平行溝渠41B、第一相交溝渠149A以及第二相交溝渠149B限定邊界。第二主動區145B可由第二平行溝渠41B、第三平行溝渠41C、第二相交溝渠149B以及第三相交溝渠149C限定邊界。第三主動區145C可由第二平行溝渠41B、第三平行溝渠41C、第一相交溝渠149A以及第二相交溝渠149B限定邊界。第四主動區145D可由第三平行溝渠41C、第四平行溝渠41D、第二相交溝渠149B以及第三相交溝渠149C限定邊界。
可提供第一字線67A、與第一字線67A平行之第二字線67B、與第二字線67B平行之第三字線67C、與第三字線67C平行的第四字線67D，以及與第四字線67D平行的第五字線67E。第一字線67A可與第二主動區145B交叉。第二字線67B可與第一主動區145A及第二主動區45B交叉。第三字線67C可與第一主動區145A及第四主動區145D交叉。第四字線67D可與第三主動區145C及第四主動區145D交叉。第五字線67E可與第三主動區 145C交叉。
可形成第一位元線75A，其與第一主動區145A及第三主動區145C交叉，並且與第一至第五字線67A、67B、67C、67D及67E相交。可形成與第一位元線75A平行之第二位元線75B，其與第二主動區145B及第四主動區145D交叉，並且與第一至第五字線67A、67B、67C、67D及67E相交。第一位元線75A可配置於第一相交溝渠149A與第二相交溝渠149B之間。第二位元線75B可配置於第二相交溝渠149B與第三相交溝渠149C之間。
圖9為用於描述根據實施例之半導體裝置之形成方法的流程圖。
參看圖9，根據實施例之半導體裝置的形成方法可包含：在半導體基板上形成遮罩層(操作S10)；藉由將遮罩層圖案化來形成多個初步平行溝渠(操作S20)；形成多個初步相交溝渠(操作S30)；形成由多個平行溝渠及多個相交溝渠限定邊界之多個主動區(操作S40)；以及形成裝置隔離層、多條字線、多條位元線及多個資料儲存元件(操作S50)。
圖10、圖11A、圖13A、圖14A、圖15A、圖15D以及圖15F為用於描繪根據實施例之半導體裝置之形成方法中的階段的透視圖，且圖11B、圖12A、圖13B以及圖15B為佈局圖。圖11C、圖12B、圖13C、圖14B、圖15C、圖15E以及圖15G為沿著各種圖的線I-I'與II-II'所截得的橫截面圖，所述橫截面圖用於描述根據實施例之半導體裝置的形成方法。圖15H、圖15I、圖15J以及圖15K為詳細圖示圖15B的一部分的放大圖。
參看圖9以及圖10，第一遮罩層23與第二遮罩層25 可形成於半導體基板21上(操作S10)。在此實施例中，半導體基板21可為DRAM胞陣列(cell array)的一部分。
半導體基板21可為(例如)塊體矽晶圓(bulk silicon wafer)或絕緣體上矽(SOI)晶圓。半導體基板21可包含單個結晶半導體。第一遮罩層23可覆蓋半導體基板21的表面。第一遮罩層23可包含相對於半導體基板21具有蝕刻選擇性的材料。舉例而言，第一遮罩層23可包含氧化矽。第二遮罩層25可覆蓋第一遮罩層23。第二遮罩層25可包含相對於第一遮罩層23具有蝕刻選擇性的材料。舉例而言，第二遮罩層25可包含多晶矽。
在另一實施例中，第一遮罩層23與第二遮罩層25中之每一者可包含兩個或兩個以上堆疊層。在又一實施例中，可省略第一遮罩層23。
參看圖9、圖11A、圖11B以及圖11C，可藉由將第二遮罩層25圖案化來形成彼此平行的多個初步平行溝渠31(操作S20)。圖11C說明沿著圖11B之線I-I'與II-II'所截得的橫截面圖。
光微影製程及蝕刻製程可應用於第二遮罩層25之圖案化。舉例而言，兩個或兩個以上光微影製程及一各向異性蝕刻製程可應用於第二遮罩層25之圖案化。初步平行溝渠31中之每一者可為直線，例如，可由矩形區界定。初步平行溝渠31可形成為彼此平行，且可形成為相對於基板21的側邊配置成傾斜的。初步平行溝渠31之間的間隔可實質上相同。第一遮罩層23可經由(例如)初步平行溝渠31的底部而曝露出。第二遮罩層25的邊界可限定於初步平行溝渠31之間，使得初步平行溝渠31界定穿過第二遮罩層25的溝槽(channel)。
參看圖9、圖12A以及圖12B，上部遮罩圖案33可形成於第二遮罩層25上。圖12B說明沿著圖12A的線I-I'與II-II'所截得的橫截面圖。上部遮罩圖案33可包含彼此平行之多個開口35。開口35可與初步平行溝渠31交叉，且可部分地曝露第二遮罩層25。
開口35可使用兩個或兩個以上光微影製程而形成。開口35中之每一者可為直線。
參看圖9、圖13A、圖13B以及圖13C，可藉由將第二遮罩層25圖案化來形成彼此平行的多個初步相交溝渠39(操作S30)。圖13C說明沿著圖13B的線I-I'與II-II'所截得的橫截面圖。
將上部遮罩圖案33用作蝕刻遮罩之各向異性蝕刻製程可應用於第二遮罩層25之圖案化。初步相交溝渠39可與初步平行溝渠31交叉。第一遮罩層23可被初步相交溝渠39的底部曝露。初步相交溝渠39中之每一者可為直線，例如，可由矩形區界定。初步相交溝渠39可形成為彼此平行。初步相交溝渠39之間的間隔可實質上相同。第二遮罩層25可藉由蝕刻上部遮罩圖案33而曝露。第二遮罩層25的邊界可限定於初步平行溝渠31與初步相交溝渠39之間。初步相交溝渠39之間的間隔可大於初步平行溝渠31之間的間隔。
參看圖9、圖14A以及圖14B，將第二遮罩層25用作蝕刻遮罩，可移除被初步平行溝渠31與初步相交溝渠39的底部曝露出的第一遮罩層23。各向異性蝕刻製程可應用以移除第一遮罩層23。半導體基板21可被初步平行溝渠31與初步相交溝渠39的底部曝露。第一遮罩層23可保留在第二遮罩層25與半導體基 板21之間。圖14B說明沿著圖14A的線I-I'與II-II'所截得的橫截面圖。
參看圖9、圖15A、圖15B以及圖15C，將第二遮罩層25與第一遮罩層23用作蝕刻遮罩，可形成平行溝渠41與相交溝渠49。圖15C說明沿著圖15B的線I-I'與II-II'所截得的橫截面圖。可使用平行溝渠41與相交溝渠49將多個主動區45的邊界限定於半導體基板21內(操作S40)。
各向異性蝕刻製程可應用以形成平行溝渠41與相交溝渠49。可在形成平行溝渠41與相交溝渠49時將第二遮罩層25移除。平行溝渠41與相交溝渠49中之每一者可與初步平行溝渠31與初步相交溝渠39的底部對準。主動區45中之每一者的水平長度可大於水平寬度。
參看圖1、圖2以及圖9，可形成裝置隔離層63、多條字線67、多條位元線75及多個資料儲存元件85(S50)。
裝置隔離層63可填充平行溝渠41與相交溝渠49。多條字線67可形成為與主動區45與裝置隔離層63交叉。閘極介電層63可形成於字線67與主動區45之間。罩蓋層69可形成於字線67上。可移除第一遮罩層23。源極/汲極區70可形成於主動區45中且鄰接於字線67兩側。
可形成覆蓋半導體基板21的第一層間絕緣層71。可形成穿過第一層間絕緣層71且連接至源極/汲極區70的位元插塞73。連接至位元插塞73的多條位元線75可形成於第一層間絕緣層71上。位元罩蓋圖案77可形成於位元線75上。位元罩蓋圖案77可形成於位元線75與位元罩蓋圖案77的側壁上。
可形成覆蓋半導體基板21的第二層間絕緣層81。可形成穿過第二層間絕緣層81與第一層間絕緣層71且連接至源極/汲極區70的內埋式接觸插塞83。連接至內埋式接觸插塞8的多個資料儲存元件85可形成於第二層間絕緣層81上。資料儲存元件85可包含儲存節點或下部電極。
儘管平行溝渠41與相交溝渠49中之每一者可形成為上部寬度大於或小於下部寬度，但為簡化描述，上部寬度將說明為與下部寬度相同。裝置隔離層63可包含諸如氧化矽、氮化矽或以上項之組合之絕緣材料。舉例而言，裝置隔離層63可包含覆蓋平行溝渠41與相交溝渠49之側壁的氧化矽層、形成於所述氧化矽層上的氮化矽層、以及形成於所述氮化矽層上的氧化矽層。
閘極介電層63可包含氧化矽、氮化矽、氮氧化矽、高介電常數(high-K)介電材料，或以上項之組合。字線67可包含諸如金屬、金屬矽化物、多晶矽，或以上項之組合的導電材料。字線67可形成於主動區45之頂部的下部層級中。字線67可部分地覆蓋主動區45的側表面。罩蓋層69可包含諸如氧化矽、氮化矽、氮氧化矽或以上項之組合的絕緣材料。源極/汲極區70可藉由向主動區45中摻雜雜質而形成。
第一層間絕緣層71可包含諸如氧化矽、氮化矽、氮氧化矽或以上項之組合的絕緣材料。位元插塞73與位元線75可包含諸如金屬、金屬矽化物、多晶矽，或以上項之組合的導電材料。位元罩蓋圖案77可包含諸如氧化矽、氮化矽、氮氧化矽或以上項之組合的絕緣材料。位元間隔物78可包含諸如氧化矽、氮化矽、氮氧化矽或以上項之組合的絕緣材料。
第二層間絕緣層81可包含諸如氧化矽、氮化矽、氮氧化矽或以上項之組合的絕緣材料。內埋式接觸插塞83可包含諸如金屬、金屬矽化物、多晶矽，或以上項之組合的導電材料。資料儲存元件85可包含諸如金屬、金屬矽化物、多晶矽，或以上項之組合的導電材料。
參看圖15D以及圖15E，在另一實施例中，第二遮罩層25可保留於第一遮罩層23上。平行溝渠41與相交溝渠49中之每一者可沿著初步平行溝渠31與初步相交溝渠39的底部對準。圖15E說明沿著圖15D的線I-I'與II-II'所截得的橫截面圖。
參看圖15F以及圖15G，在另一實施例中，可藉由移除第二遮罩層25與第一遮罩層23而曝露出主動區45。主動區45可由平行溝渠41與相交溝渠49限定邊界。圖15G說明沿著圖15F的線I-I'與II-II'所截得的橫截面圖。
參看圖15H，可提供與第一平行溝渠41A平行之第二平行溝渠41B以及第一平行溝渠41A。可提供與第一相交溝渠49A平行的第二相交溝渠49B以及第一相交溝渠49A。主動區45可由第一平行溝渠41A、第二平行溝渠41B、第一相交溝渠49A以及第二相交溝渠49B限定邊界。
主動區45可包含第一至第四側表面S1、S2、S3及S4。第一側表面S1可由第一平行溝渠41A限定邊界。第二側表面S2可由第二平行溝渠41B限定邊界。第三側表面S3可由第一相交溝渠49A限定邊界。第四側表面S4可由第二相交溝渠49B限定邊界。第二側表面S2可平行於第一側表面S1，且第四側表面S4可平行於第三側表面S3。第一側表面S1可比第三側表面S3長。舉 例而言，第一側表面S1的水平長度可為第三側表面S3的水平長度的兩倍或兩倍以上。主動區45之第一末端45E1可界定於第二側表面S2與第三側表面S3相遇處的區域處，以及主動區45之第二末端45E2可界定於第一側表面S1與第四側表面S4相遇處的區域處。第二末端45E2可解譯為與第一末端45E1為點對稱關係。
第二平行溝渠41B與第一相交溝渠49A可形成第二銳角θ2。舉例而言，第二銳角θ2可為約28°。如圖15H中所示，第二銳角θ2可解譯為第二側表面S2與第三側表面S3之間的交叉角。
參看圖15I，可提供第一平行溝渠41A、與第一平行溝渠41A平行之第二平行溝渠41B、與第二平行溝渠41B平行之第三平行溝渠41C，以及與第三平行溝渠41C平行的第四平行溝渠41D。可提供第一相交溝渠49A、與第一相交溝渠49A平行之第二相交溝渠49B，以及與第二相交溝渠49B平行之第三相交溝渠49C。第一主動區45A可由第一平行溝渠41A、第二平行溝渠41B、第一相交溝渠49A以及第二相交溝渠49B限定邊界。第二主動區45B可由第二平行溝渠41B、第三平行溝渠41C、第一相交溝渠49A以及第二相交溝渠49B限定邊界。第三主動區45C可由第二平行溝渠41B、第三平行溝渠41C、第二相交溝渠49B以及第三相交溝渠49C限定邊界。第四主動區45D可由第三平行溝渠41C、第四平行溝渠41D、第二相交溝渠49B以及第三相交溝渠49C限定邊界。
參看圖15J，可提供第一平行溝渠41A、與第一平行溝渠41A平行之第二平行溝渠41B、與第二平行溝渠41B平行之第三平行溝渠41C，以及與第三平行溝渠41C平行的第四平行溝渠 41D。可提供第一相交溝渠49A、與第一相交溝渠49A平行之第二相交溝渠49B、與第二相交溝渠49B平行之第三相交溝渠49C，以及與第三相交溝渠49C平行之第四相交溝渠49D。
第一主動區45A可由第一平行溝渠41A、第二平行溝渠41B、第二相交溝渠49B以及第三相交溝渠49C限定邊界。第二主動區45B可由第二平行溝渠41B、第三平行溝渠41C、第一相交溝渠49A以及第二相交溝渠49B限定邊界。第三主動區45C可由第二平行溝渠41B、第三平行溝渠41C、第二相交溝渠49B以及第三相交溝渠49C限定邊界。第四主動區45D可由第二平行溝渠41B、第三平行溝渠41C、第三相交溝渠49C以及第四相交溝渠49D限定邊界。第五主動區45E可由第三平行溝渠41C、第四平行溝渠41D、第二相交溝渠49B以及第三相交溝渠49C限定邊界。
參看圖15K，主動區45F可由第一平行溝渠41A、第二平行溝渠41B、第一相交溝渠49A以及第二相交溝渠49B限定邊界。主動區45F的側表面可為變形蟲(amoeba)，例如可由於製程偏差而具有彎曲及/或波狀的形狀。
圖16A、圖17、圖18A、圖18C以及圖19A為用於描繪根據實施例之半導體裝置之形成方法中的階段的透視圖，且圖16B以及圖18B為佈局圖。圖19B以及圖19C為詳細圖示圖18B的部分的放大圖。
參看圖16A以及圖16B，第一遮罩層23與第二遮罩層25可形成於半導體基板21上。可藉由將第二遮罩層25圖案化來形成彼此平行之多個初步平行溝渠31與彼此平行之多個初步相交 溝渠139。初步相交溝渠139可與初步平行溝渠31交叉。
參看圖17，將第二遮罩層25用作蝕刻遮罩，可移除(例如)被初步平行溝渠31與初步相交溝渠139的底部曝露出的第一遮罩層23。各向異性蝕刻製程可應用以移除第一遮罩層23。半導體基板21可被初步平行溝渠31與初步相交溝渠139的底部曝露於。第一遮罩層23可保留於第二遮罩層25與半導體基板21之間。
參看圖18A以及圖18B，藉由將第二遮罩層25與第一遮罩層23用作蝕刻遮罩來對半導體基板21進行蝕刻，可形成平行溝渠41與相交溝渠149。多個主動區145可由平行溝渠41與相交溝渠149界定。
各向異性蝕刻製程可應用以形成平行溝渠41與相交溝渠149。在形成平行溝渠41與相交溝渠149時，亦可對第二遮罩層25進行蝕刻。平行溝渠41與相交溝渠149可分別與初步平行溝渠31與初步相交溝渠139的底部對準。主動區145中之每一者的水平長度可大於水平寬度。
再次參看圖6，可形成與主動區145交叉的多條字線67。可形成與主動區145及字線67交叉的多條位元線75。多個資料儲存元件85可形成於半導體基板21上。相交溝渠149可與位元線75平行。
參看圖18C，在另一實施例中，第二遮罩層25可保留於第一遮罩層23上。平行溝渠41與相交溝渠149中之每一者可與初步平行溝渠31與初步相交溝渠139的底部對準。
參看圖19A，在另一實施例中，可藉由移除第二遮罩層25與第一遮罩層23而曝露出主動區145。主動區145可由平行溝 渠41與相交溝渠149限定邊界。
參看圖19B，可提供第一平行溝渠41A以及與第一平行溝渠41A平行之第二平行溝渠41B。可提供第一相交溝渠149A以及與第一相交溝渠149A平行的第二相交溝渠149B。主動區145可由第一平行溝渠41A、第二平行溝渠41B、第一相交溝渠149A以及第二相交溝渠149B限定邊界。
主動區145可包含第一至第四側表面S11、S12、S13及S14。第一側表面S11可由第一平行溝渠41A限定邊界。第二側表面S12可由第二平行溝渠41B限定邊界。第三側表面S13可由第一相交溝渠149A限定邊界。第四側表面S14可由第二相交溝渠149B限定邊界。第二側表面S12可平行於第一側表面S11，且第四側表面S14可平行於第三側表面S13。第一側表面S11可比第三側表面S13長。主動區145之第一末端145E1可界定於第一側表面S11與第四側表面S14相遇處的區域處，以及主動區145之第二末端145E2可界定於第二側表面S12與第三側表面S13相遇處的區域處。第二末端145E2可解譯為與第一末端145E1為點對稱關係。
第一平行溝渠41A與第二相交溝渠149B可形成第二銳角θ2。舉例而言，第二銳角θ2可為約21°。如圖19B中所示，第二銳角θ2可解譯為第一側表面S11與第四側表面S14之間的交叉角。
參看圖19C，可提供第一平行溝渠41A、與第一平行溝渠41A平行之第二平行溝渠41B、與第二平行溝渠41B平行之第三平行溝渠41C，以及與第三平行溝渠41C平行的第四平行溝渠 41D。可提供第一相交溝渠149A、與第一相交溝渠149A平行之第二相交溝渠149B，以及與第二相交溝渠149B平行之第三相交溝渠149C。第一主動區145A可由第一平行溝渠41A、第二平行溝渠41B、第一相交溝渠149A以及第二相交溝渠149B限定邊界。第二主動區145B可由第二平行溝渠41B、第三平行溝渠41C、第二相交溝渠149B以及第三相交溝渠149C限定邊界。第三主動區145C可由第二平行溝渠41B、第三平行溝渠41C、第一相交溝渠149A以及第二相交溝渠149B限定邊界。第四主動區145D可由第三平行溝渠41C、第四平行溝渠41D、第二相交溝渠149B以及第三相交溝渠149C限定邊界。
圖20為用於描述根據實施例之半導體模組的佈局圖。
參看圖20，根據實施例之半導體模組可包含模組基板201、兩個或兩個以上半導體封裝207以及控制晶片封裝203。輸入/輸出端子205可形成於模組基板201上。半導體封裝207與控制晶片封裝203中之至少一者可具有與參看圖1至圖19C所描述之實施例類似的組態。舉例而言，主動區(圖1中的參考標號45)與位元線(圖1中的參考標號75)可形成於半導體封裝207及/或控制晶片封裝203中，並電性連接至輸入/輸出端子205。舉例而言，由於主動區(圖1中的參考標號45)與位元線(圖1中的參考標號75)的組態，半導體模組可具有優越的電特性。
半導體封裝207與控制晶片封裝203可安裝於模組基板201中。半導體封裝207與控制晶片封裝203可以串聯/並聯方式電性連接至輸入/輸出端子205。
可省略控制晶片封裝203。半導體封裝207可包含：揮 發性記憶體晶片，諸如動態隨機存取記憶體(dynamic random access memory；DRAM)或靜態隨機存取記憶體(static random access memory；SRAM)；非揮發性記憶體晶片，諸如快閃記憶體、相位變化記憶體、磁性隨機存取記憶體(magnetic random access memory；MRAM)，以及電阻性隨機存取記憶體(resistive random access memory；RRAM)；或以上項之組合。根據實施例之半導體模組可為記憶體模組。
圖21為圖示包含根據各種實施例之半導體裝置中之至少一者的記憶卡2200的示意圖。
參看圖21，根據實施例之記憶卡2200可包含裝配於記憶卡板(memory card board)2210上之微處理器2220以及兩個或兩個以上半導體封裝2230。微處理器2220與半導體封裝2230中之至少一者可包含參看圖1至圖19C所描述的組態。舉例而言，主動區(圖1中的參考標號45)與位元線(圖1中的參考標號75)可形成於半導體封裝2230及/或微處理器2220中。輸入/輸出端子2240可配置於記憶卡板2210中之至少一側上。
圖22為圖示根據實施例之電設備的透視圖。
參看圖22，參看圖1至圖19C所描述之半導體裝置可有效地應用於電子系統，諸如行動電話1900、迷你筆記型電腦、筆記型電腦或平板PC。舉例而言，參看圖1至圖19C所描述之半導體裝置可裝配於行動電話1900中之主板上。此外，參看圖1至圖19C所描述之半導體封裝可提供於擴展設備(expansion apparatus)中，諸如待與行動電話1900組合之外部記憶卡。
行動電話1900可理解為平板PC。另外，根據實施例之 半導體裝置中之至少一者可用於攜帶型電腦(諸如筆記型電腦)、動畫專業組(Moving Picture Experts Group；MPEG)-1音訊層3(MPEG-1 audio layer 3；MP3)播放器、MP4播放器、導航設備、固態磁碟(solid state disk；SSD)、桌上型電腦、汽車，或家電用品以及平板PC中。
圖23為圖示根據實施例之電子設備的系統方塊圖。
參看圖23，參看圖1至圖19C所描述之半導體裝置可應用於電子系統2100。電子系統2100可包含主體2110、微處理器2120、電源2130、功能單元2140以及顯示控制器2150。主體2110可為具有印刷電路板(printed circuit board；PCB)之主機板。微處理器2120、電源2130、功能單元2140以及顯示控制器2150可安裝於主體2110上。顯示器2160可安裝於主體2110之內部或外部。舉例而言，顯示器2160可安置於主體2110之表面上，以顯示由顯示控制器2150處理之影像。
電源2130可作用於接收來自外部電池組等的恆定電壓，將所述電壓分壓為所需位準，並將彼等電壓供應至微處理器2120、功能單元2140及顯示控制器2150。微處理器2120可接收來自電源2130的電壓，以控制功能單元2140及顯示器2160。功能單元2140可執行各種電子系統2100之功能。舉例而言，若電子系統2100為蜂巢式電話(cellular phone)，則功能單元2140可具有若干組件，所述組件可執行蜂巢式電話之功能，諸如撥號、經由與外部設備2170之通信將視訊輸出至顯示器2160，以及將聲音輸出至揚聲器，且若安裝了相機，則功能單元2140可用作相機影像處理器。
當電子系統2100連接至記憶卡等以擴展能力時，功能單元2140可為記憶卡控制器。功能單元2140可經由有線或無線通信單元2180而與外部設備2170交換信號。此外，當電子系統2100需要通用串列匯流排(universal serial bus；USB)等以便擴展功能性時，功能單元2140可用作介面控制器。功能單元2140可包含大容量儲存裝置。
參看圖1至圖19C所描述之半導體裝置可應用於微處理器2120或功能單元2140。舉例而言，功能單元2140可包含主動區(圖1中的參考標號45)與位元線(圖1中的參考標號75)。例如由於主動區與位元線的組態，功能單元2140可具有優越的電特性。
圖24為示意性地圖示包含根據實施例之半導體裝置中之至少一者的另一電子系統2400的系統方塊圖。
參看圖24，電子系統2400可包含根據各種實施例之半導體裝置中之至少一者。電子系統2400可用於製造行動設備或電腦。舉例而言，電子系統2400可包含使用匯流排2420執行資料通信之記憶體系統2412、微處理器2414、隨機存取記憶體(random access memory；RAM)2416以及使用者介面2418。微處理器2414可程式化且控制電子系統2400。RAM 2416可用作微處理器2414之操作記憶體。舉例而言，微處理器2414或RAM可包含根據實施例之半導體裝置中之至少一者。微處理器2414、RAM 2416，及/或其他組件可組裝於單個封裝中。使用者介面2418可用於向電子系統2400輸入資料，或自電子系統2400輸出資料。記憶體系統2412可儲存用於操作微處理器2414之程式碼、由微處理器2414 處理之資料，或外部輸入資料。記憶體系統2412可包含控制器及記憶體。
藉由總結與回顧，多個主動區可配置於記憶體胞(例如，DRAM胞陣列區)中。主動區之大小與形狀可直接影響所得半導體裝置的高度整合。
已嘗試一種方法，所述方法為在半導體基板上形成線型初步遮罩圖案，藉由將所述線型初步遮罩圖案修整為孔形狀來形成多個遮罩圖案，並藉由將所述遮罩圖案用作蝕刻遮罩而對半導體基板進行蝕刻來形成主動區。可形成與主動區交叉之位元線。可配置內埋式接觸插塞，其在不接觸位元線的情況下連接至主動區中之一者。在此狀況下，內埋式接觸插塞與主動區之間的接觸面積可能非常小。因此，很難減小內埋式接觸插塞與主動區之間的接觸電阻。
此外，將線型初步遮罩圖案修整為孔形狀之技術相對困難，且主動區之間的大小偏差可能相對較大。又，根據圖案密度之高度整合，在將線型初步遮罩圖案修整為孔形狀之技術中需要兩個或兩個以上光微影製程。因此，將線型初步遮罩圖案修整為孔形狀之技術可能相對困難。
相反地，實施例是關於具有主動區之半導體裝置及其經改良的形成方法。舉例而言，實施例是關於具有高度整合且具有主動區之半導體裝置及其形成方法，其中所述主動區與接觸插塞具有足夠的接觸面積。此外，根據實施例，可提供由平行溝渠與相交溝渠限定邊界之多個主動區。平行溝渠與相交溝渠中之每一者可為直線。
相比於包含形成孔型溝渠之方法，形成相交溝渠之技術可有效簡化製程及減小製程偏差。實施例可實施實現高度整合並且在接觸插塞與主動區之間獲得足夠之接觸面積的半導體裝置。
本文中揭露了例示性實施例，且儘管使用具體術語，但僅以一般性與描述性之意義對其進行使用與解釋，而並非出於限制之目的。在一些情形下，如熟習此項技術者自本申請案之申請起將顯而易見，除非另外具體指示，否則特定實施例所描述的特徵、特性及/或元件可單獨使用或可與其他實施例所描述的特徵、特性及/或元件一起使用。因此，熟習此項技術者將理解，在不背離隨附申請專利範圍所闡述的本發明之精神與範疇的情況下，可對形式與細節進行各種改變。
41‧‧‧平行溝渠
45‧‧‧主動區
49‧‧‧相交溝渠
67‧‧‧字線
75‧‧‧位元線
85‧‧‧資料儲存元件

Claims (30)

  1. 一種半導體裝置，其包括：多個平行溝渠，其於半導體基板上彼此平行；多個相交溝渠，其於所述半導體基板上彼此平行；多個主動區，其於所述半導體基板上由所述平行溝渠與所述相交溝渠限定邊界；多條下部導電線，其與所述主動區交叉；多條上部導電線，其彼此平行，其與所述下部導電線交叉，並與所述主動區交叉；以及資料儲存元件，其連接至所述主動區，其中：所述平行溝渠及所述相交溝渠中之每一者為直線，所述平行溝渠與所述上部導電線交叉，且與所述上部導電線形成第一銳角，以及所述相交溝渠與所述平行溝渠交叉，且與所述平行溝渠形成第二銳角。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述相交溝渠與所述上部導電線交叉，且所述第二銳角大於所述第一銳角。
  3. 如申請專利範圍第2項所述的半導體裝置，其中所述相交溝渠與所述上部導電線形成大於所述第二銳角之第三銳角。
  4. 如申請專利範圍第1項所述的半導體裝置，其中所述相交溝渠與所述上部導電線平行，且所述第二銳角實質上與所述第一銳角相同。
  5. 如申請專利範圍第1項所述的半導體裝置，其中所述下部導電線及所述上部導電線中之每一者為直線，且所述上部導電線 實質上與所述下部導電線形成直角。
  6. 如申請專利範圍第1項所述的半導體裝置，其中所述相交溝渠之間的間隔大於所述平行溝渠之間的其他間隔。
  7. 一種半導體裝置，其包括：第一與第二平行溝渠，其於半導體基板上彼此平行；第一與第二相交溝渠，其於所述半導體基板上彼此平行；主動區，其於所述半導體基板上由所述第一與第二平行溝渠以及所述第一與第二相交溝渠限定邊界；字線對，其與所述主動區交叉且彼此平行；位元線，其與所述主動區交叉且實質上與所述字線對形成直角；內埋式接觸插塞，其與所述位元線間隔開且連接至所述主動區；以及儲存節點，其在所述內埋式接觸插塞上，其中：所述第一與第二平行溝渠以及所述第一與第二相交溝渠中之每一者為直線，所述第一與第二平行溝渠與所述位元線交叉，且與所述位元線形成第一銳角，以及所述第一與第二相交溝渠與所述第一與第二平行溝渠交叉，且與所述第一與第二平行溝渠形成第二銳角。
  8. 如申請專利範圍第7項所述的半導體裝置，其中：所述主動區包含第一側表面、第二側表面、第三側表面與第四側表面，所述第一側表面由所述第一平行溝渠限定邊界，所述第二側 表面由所述第二平行溝渠限定邊界，所述第三側表面由所述第一相交溝渠限定邊界，以及所述第四側表面由所述第二相交溝渠限定邊界，以及所述第二側表面平行於所述第一側表面，以及所述第四側表面平行於所述第三側表面。
  9. 如申請專利範圍第8項所述的半導體裝置，其中所述第一側表面比所述第三側表面長。
  10. 如申請專利範圍第8項所述的半導體裝置，其中所述第一側表面為所述第三側表面的至少兩倍長。
  11. 如申請專利範圍第8項所述的半導體裝置，其中：所述主動區包含遠離所述位元線突出之第一末端與第二末端，以及所述第二側表面與所述第三側表面於所述第一末端處相遇，以及所述第一側表面與所述第四側表面於所述第二末端處相遇。
  12. 如申請專利範圍第11項所述的半導體裝置，其中所述第二末端與所述第一末端成點對稱關係。
  13. 如申請專利範圍第11項所述的半導體裝置，其中所述內埋式接觸插塞連接至所述第一末端。
  14. 如申請專利範圍第11項所述的半導體裝置，其中所述第一與第二相交溝渠與所述位元線交叉，且所述第二銳角大於所述第一銳角。
  15. 如申請專利範圍第14項所述的半導體裝置，其中所述第二銳角為約28度。
  16. 如申請專利範圍第14項所述的半導體裝置，其中所述第 一與第二相交溝渠與所述位元線形成大於所述第二銳角之第三銳角。
  17. 如申請專利範圍第8項所述的半導體裝置，其中：所述主動區包含遠離所述位元線突出之第一末端與第二末端，以及所述第一側表面與所述第四側表面於所述第一末端處相遇，以及所述第二側表面與所述第三側表面於所述第二末端處相遇。
  18. 如申請專利範圍第17項所述的半導體裝置，其中所述第一與第二相交溝渠與所述位元線平行，且所述第二銳角實質上與所述第一銳角相同。
  19. 如申請專利範圍第17項所述的半導體裝置，其中所述第二銳角為約21度。
  20. 一種半導體裝置，其包括：平行溝渠，其包含於半導體基板上彼此平行之第一平行溝渠、第二平行溝渠、第三平行溝渠以及第四平行溝渠；相交溝渠，其包含於所述半導體基板上彼此平行之第一相交溝渠、第二相交溝渠、第三相交溝渠以及第四相交溝渠；主動區，其包含於所述半導體基板上由所述平行溝渠與所述相交溝渠限定邊界之第一主動區、第二主動區、第三主動區以及第四主動區；字線，其包含與所述主動區交叉且彼此平行之第一字線、第二字線、第三字線、第四字線以及第五字線；位元線，其包含與所述主動區交叉且實質上與所述字線形成直角之第一位元線與第二位元線； 內埋式接觸插塞，其與所述位元線間隔開且連接至所述主動區；以及儲存節點，其在所述內埋式接觸插塞上，其中：所述平行溝渠與所述相交溝渠中之每一者為直線，所述平行溝渠與所述位元線形成第一銳角，所述相交溝渠與所述平行溝渠交叉，且與所述平行溝渠形成第二銳角，所述第一主動區由所述第一平行溝渠、所述第二平行溝渠、所述第一相交溝渠以及所述第二相交溝渠限定邊界，所述第二主動區由所述第二平行溝渠、所述第三平行溝渠、所述第一相交溝渠以及所述第二相交溝渠限定邊界，所述第三主動區由所述第二平行溝渠、所述第三平行溝渠、所述第二相交溝渠以及所述第三相交溝渠限定邊界，以及所述第四主動區由所述第三平行溝渠、所述第四平行溝渠、所述第二相交溝渠以及所述第三相交溝渠限定邊界，所述第一位元線與所述第一主動區與所述第三主動區交叉，以及所述第二位元線與所述第二主動區與所述第四主動區交叉，以及所述第一字線與所述第二主動區交叉，所述第二字線與所述第一主動區與所述第二主動區交叉，所述第三字線與所述第一主動區與所述第四主動區交叉，所述第四字線與所述第三主動區與所述第四主動區交叉，以及所述第五字線與所述第三主動區交叉。
  21. 一種半導體裝置的形成方法，其包括：形成多個主動區，其於半導體基板上由多個平行的平行溝渠 與多個平行的相交溝渠限定邊界；形成多條下部導電線，其與所述主動區交叉；形成多條上部導電線，其與所述下部導電線交叉，與所述主動區交叉且彼此平行；以及形成資料儲存元件，其連接至所述主動區，其中：所述平行溝渠以及所述相交溝渠中之每一者為直線，所述平行溝渠與所述上部導電線交叉，且與所述上部導電線形成第一銳角，以及所述相交溝渠與所述平行溝渠交叉，且與所述平行溝渠形成第二銳角。
  22. 如申請專利範圍第21項所述的半導體裝置的形成方法，其中形成所述主動區包含：在所述半導體基板上形成遮罩層；藉由將所述遮罩層圖案化來形成多個初步平行溝渠；藉由將所述遮罩層圖案化來形成多個初步相交溝渠；以及在所述初步平行溝渠與所述初步相交溝渠下方蝕刻所述半導體基板。
  23. 如申請專利範圍第22項所述的半導體裝置的形成方法，其中所述初步相交溝渠之間的間隔大於所述初步平行溝渠之間的其他間隔。
  24. 如申請專利範圍第22項所述的半導體裝置的形成方法，其中所述相交溝渠與所述上部導電線交叉，且所述第二銳角大於所述第一銳角。
  25. 如申請專利範圍第22項所述的半導體裝置的形成方法， 其中所述相交溝渠與所述上部導電線平行，且所述第二銳角實質上與所述第一銳角相同。
  26. 一種半導體裝置，其包括：基板；平行溝渠，其彼此為非相交關係，所述平行溝渠中之每一者經配置成相對於所述基板之側邊傾斜，且在所述平行溝渠中包含隔離層；相交溝渠，其彼此為非相交關係，所述相交溝渠與所述平行溝渠具有相交區，且在所述相交溝渠中包含所述隔離層；主動區，所述主動區之末端由所述相交區界定；以及下部導電線及上部導電線，其分別在第一方向及第二方向上延伸跨越所述主動區，所述第一方向與所述第二方向不同，所述平行溝渠以第一銳角與所述上部導電線交叉，所述平行溝渠以第二銳角與所述相交溝渠交叉，以及所述相交溝渠以第三銳角與所述上部導電線交叉。
  27. 如申請專利範圍第26項所述的半導體裝置，其中所述第三銳角大於所述第一銳角及所述第二銳角，以及所述第二銳角大於所述第一銳角。
  28. 如申請專利範圍第26項所述的半導體裝置，其中所述平行溝渠以第一距離彼此間隔開，以及所述相交溝渠以第二距離彼此間隔開，所述第二距離大於所述第一距離。
  29. 如申請專利範圍第26項所述的半導體裝置，其中所述平行溝渠與所述相交溝渠可在未延伸跨越所述主動區的情況下與所述主動區之側面平行，以便界定所述主動區之間的隔離區。
  30. 如申請專利範圍第29項所述的半導體裝置，其中所述主動區之所述末端中的每一者可鄰接於所述相交溝渠中之一者，使得所述主動區之鄰接主動區的末端由所述相交溝渠彼此間隔開。
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