TW201404264A - 基板結構的製作方法 - Google Patents

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Abstract

一種基板結構的製作方法。提供一基材。基材具有一核心層、一第一圖案化銅層、一第二圖案化銅層以及至少一導電通孔。第一圖案化銅層與第二圖案化銅層分別位於核心層的一第一表面與一第二表面上。導電通孔貫穿核心層且連接第一圖案化銅層與第二圖案化銅層。分別形成一第一防焊層與一第二防焊層於第一表面與第二表面上。第一防焊層與第二防焊層分別暴露出部分第一圖案化銅層與部分第二圖案化銅層。形成一第一金層於第一防焊層與第二防焊層所暴露出之第一圖案化銅層與第二圖案化銅層上。形成一鎳層於第一金層上。形成一第二金層於鎳層上。

Description

基板結構的製作方法
本發明是有關於一種基板結構的製作方法，且特別是有關於一種具有較佳製程良率之基板結構的製作方法。
體電路之封裝是半導體後段製程中相當重要一部份，其目的是使加工完成後之每一顆晶片受到保護，並且使晶片上之銲墊與印刷電路板(printed circuit board,PCB)達成電性連接。印刷電路板及晶片承載(chip carrier)基板上有許多銲點(solder joints)，且這些銲點與印刷電路板或晶片承載基板的線路層的接觸面，在銲接前需經表面處理(surface finish)或金屬化(Metallization)。一般來說，可在線路層的銲墊上形成鎳-鈀(Ni/Pd)或鎳-金(Ni/Au)的雙金屬層或鎳-鈀-金(Ni/Pd/Au)的三金屬層等表面處理方式。
目前之線路層之銲墊的材質大都為銅，而形成鎳層於銲墊上時是採用無電電鍍法(Electroless Plating)，或稱為化學鍍(chemical plating)。由於鎳層含有硼或磷的成分，意即Ni-P或Ni-B，因此會影響到微波通訊訊號的完整性，尤其是在高頻率時其影響相當明顯。再者，由於是採用化學鍍的方式來形成鎳層，即採用還原型之鍍鎳方式，因此容易產生電鍍液不穩定及鍍層覆蓋不完全的問題產生，進而導致後續化學鍍鈀時發生跳鍍(skip plating) 的現象。此外，由於無電電鍍的初始過程中會產生氣體(如氫氣)，如果初始形成的鎳層的厚度較薄，則容易產生空洞(void)或形成金屬氧化物或帶有雜質的硬度較大的非純金屬物質在其表面。因此，化學鍍所形成之鎳層的厚度通常需累積至一定的厚度以上，例如1.5微米以上，然而這樣的鎳層厚度易導致線路間隙較小之產品造成間距(space)不足的現象。
本發明提供一種基板結構的製作方法，其圖案化銅層上依序形成有第一金層、鎳層以及第二金層，除了可具有較佳的製程良率外，亦可維持微波通訊訊號的完整性。
本發明提出一種基板結構的製作方法，其包括以下步驟。提供一基材。基材具有一核心層、一第一圖案化銅層、一第二圖案化銅層以及至少一導電通孔。核心層具有彼此相對之一第一表面與一第二表面。第一圖案化銅層與第二圖案化銅層分別位於第一表面與第二表面上。導電通孔貫穿核心層且連接第一圖案化銅層與第二圖案化銅層。分別形成一第一防焊層與一第二防焊層於核心層的第一表面與第二表面上。第一防焊層與第二防焊層分別暴露出部分第一圖案化銅層與部分第二圖案化銅層。形成一第一金層於第一防焊層與第二防焊層所暴露出之第一圖案化銅層與第二圖案化銅層上。形成一鎳層於第一金層上。形成一第二金層於鎳層上。
在本發明之一實施例中，上述形成第一金屬的方法包括浸鍍(immersion plating)。
在本發明之一實施例中，上述第一金層的厚度介於0.02微米至0.05微米之間。
在本發明之一實施例中，上述形成鎳層的方法包括還原反應。
在本發明之一實施例中，上述鎳層的厚度介於0.1微米至5微米之間。
在本發明之一實施例中，上述形成第二金屬的方法包括浸鍍(immersion plating)。
在本發明之一實施例中，上述第二金層的厚度介於0.02微米至0.2微米之間。
在本發明之一實施例中，上述基材更具有至少一貫孔。貫孔貫穿第一圖案化銅層、核心層以及第二圖案化銅層，且第一金層覆蓋貫孔的內壁。
基於上述，本發明之基板結構是於其圖案化銅層上依序形成有第一金層、鎳層以及第二金層。相較於習知於基板結構之圖案化銅層上依序形成鎳層、鈀層與金層而言，本發明之基板結構的製作方法可具有較佳的製程良率外，亦可維持微波通訊訊號的完整性。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1E為本發明之一實施例之一種基板結構的製作方法的剖面示意圖。依照本實施例的基板結構的製作方法，首先，請參考圖1A，提供一基材110。詳細來說，基材110具有一核心層112、一第一圖案化銅層114、一第二圖案化銅層116以及至少一導電通孔118(圖1A中僅示意地繪示一個)。核心層112具有彼此相對之一第一表面111與一第二表面113。第一圖案化銅層114與第二圖案化銅層116分別位於第一表面111與第二表面113上。導電通孔118貫穿核心層112且連接第一圖案化銅層114與第二圖案化銅層116。此外，本實施例之基材110更具有一至少一貫孔119(圖1A中僅示意地繪示一個)，其中貫孔119貫穿第一圖案化銅層114、核心層223以及第二圖案化銅層116。
接著，請參考圖1B，分別形成一第一防焊層120與一第二防焊層130於核心層112的第一表面111與第二表面114上。於此，第一防焊層120與第二防焊層130分別暴露出部分第一圖案化銅層114與部分第二圖案化銅層116，其中第一防焊層120與第二防焊層130所暴露出之第一圖案化銅層114與第二圖案化銅層116可定義為多個接墊。
接著，請參考圖1C，形成一第一金層140於第一防焊層120與第二防焊層130所暴露出之第一圖案化銅層114與第二圖案化銅層116上。其中，第一金層140完全包覆第一防焊層120與第二防焊層130所暴露出之第一圖 案化銅層114與第二圖案化銅層116，且第一金層140覆蓋貫孔119的內壁。於此，第一金層140為純金層，且無含磷或硼的成分。本實施例形成第一金屬140的方法例如是浸鍍(immersion plating)，或稱為置換鍍(displacement plating)，而第一金層140的厚度例如是介於0.02微米至0.05微米之間。
之後，請參考圖1D，形成一鎳層150於第一金層140上，其中鎳層150完全包覆第一金層140。在本實施例中，形成鎳層150的方法例如是還原反應，而鎳層150的厚度例如是介於0.1微米至5微米之間。
最後，請參考圖1E，形成一第二金層160於鎳層150上，其中第二金層160完全包覆鎳層150。於此，第二金層160為純金層，且無含磷或硼的成分。本實施例形成第二金屬160的方法例如是浸鍍(immersion plating)，或稱為置換鍍(displacement plating)，而第二金層160的厚度例如是介於0.02微米至0.2微米之間。至此，已完成基板結構100的製作。
由於本實施例是於第一防焊層120與第二防焊層130所暴露出之第一圖案化銅層114與第二圖案化銅層116上依序形成有第一金層140、鎳層150以及第二金層160。相較於習知於線路層之銲墊上依序形成鎳層、鈀層與金層而言，第一金層140為純金層且無含磷或硼的成分，因此不會影響微波通訊訊號的完整性，故可維持微波通訊訊號的完整性。再者，由於本實施例是採用浸鍍(immersion plating)，或稱為置換鍍(displacement plating)，來形成第一金層140，其中浸鍍(immersion plating)相較於無電電鍍法(Electroless Plating)較為穩定且鍍層的覆蓋完整性較佳，有利於後續鍍層的形成，因此具有較佳的製程良率。此外，第一金層140的厚度相對小於習知之鎳層的厚度，因此可應用於線路間距較小的產品上。
綜上所述，本發明之基板結構是於其圖案化銅層上依序形成有第一金層、鎳層以及第二金層。相較於習知於基板結構之圖案化銅層上依序形成鎳層、鈀層與金層而言，本發明之基板結構的製作方法可具有較佳的製程良率外，亦可維持微波通訊訊號的完整性。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧基板結構
110‧‧‧基材
111‧‧‧第一表面
112‧‧‧核心層
113‧‧‧第二表面
114‧‧‧第一圖案化銅層
116‧‧‧第二圖案化銅層
118‧‧‧導電通孔
119‧‧‧貫孔
120‧‧‧第一防焊層
130‧‧‧第二防焊層
140‧‧‧第一金層
150‧‧‧鎳層
160‧‧‧第二金層
圖1A至圖1E為本發明之一實施例之一種基板結構的製作方法的剖面示意圖。
100‧‧‧基板結構
110‧‧‧基材
112‧‧‧核心層
114‧‧‧第一圖案化銅層
116‧‧‧第二圖案化銅層
118‧‧‧導電通孔
119‧‧‧貫孔
120‧‧‧第一防焊層
130‧‧‧第二防焊層
140‧‧‧第一金層
150‧‧‧鎳層
160‧‧‧第二金層

Claims (8)

  1. 一種基板結構的製作方法，包括：提供一基材，該基材具有一核心層、一第一圖案化銅層、一第二圖案化銅層以及至少一導電通孔，其中該核心層具有彼此相對之一第一表面與一第二表面，該第一圖案化銅層與該第二圖案化銅層分別位於該第一表面與該第二表面上，而該導電通孔貫穿該核心層且連接該第一圖案化銅層與該第二圖案化銅層；分別形成一第一防焊層與一第二防焊層於該核心層的該第一表面與該第二表面上，其中該第一防焊層與該第二防焊層分別暴露出部分該第一圖案化銅層與部分該第二圖案化銅層；形成一第一金層於該第一防焊層與該第二防焊層所暴露出之該第一圖案化銅層與該第二圖案化銅層上；形成一鎳層於該第一金層上；以及形成一第二金層於該鎳層上。
  2. 如申請專利範圍第1項所述之基板結構的製作方法，其中形成該第一金屬的方法包括浸鍍。
  3. 如申請專利範圍第1項所述之基板結構的製作方法，其中該第一金層的厚度介於0.02微米至0.05微米之間。
  4. 如申請專利範圍第1項所述之基板結構的製作方法，其中形成該鎳層的方法包括還原反應。
  5. 如申請專利範圍第1項所述之基板結構的製作方 法，其中該鎳層的厚度介於0.1微米至5微米之間。
  6. 如申請專利範圍第1項所述之基板結構的製作方法，其中形成該第二金屬的方法包括浸鍍。
  7. 如申請專利範圍第1項所述之基板結構的製作方法，其中該第二金層的厚度介於0.02微米至0.2微米之間。
  8. 如申請專利範圍第1項所述之基板結構的製作方法，其中該基材更具有至少一貫孔，該貫孔貫穿該第一圖案化銅層、該核心層以及該第二圖案化銅層，且該第一金層覆蓋該貫孔的內壁。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI558290B (zh) * 2015-08-24 2016-11-11 欣興電子股份有限公司 線路板的製造方法
TWI576033B (zh) * 2016-05-06 2017-03-21 旭德科技股份有限公司 線路基板及其製作方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10080282B2 (en) * 2016-02-16 2018-09-18 Kabushiki Kaisha Toshiba Flexible printed circuit and electronic apparatus
WO2019051712A1 (en) * 2017-09-14 2019-03-21 Apply Card Technology Limited METHODS OF MANUFACTURING INTEGRATED CIRCUIT BOARD CIRCUIT BOARD SUBSTRATES AND INTEGRATED CIRCUIT BOARDS
TWI740716B (zh) * 2020-11-16 2021-09-21 旭德科技股份有限公司 基板結構
CN113573493B (zh) * 2021-07-20 2022-08-12 荣耀终端有限公司 一种电路板、电子设备以及电路板的生产方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3677429B2 (ja) * 2000-03-09 2005-08-03 Ｎｅｃエレクトロニクス株式会社 フリップチップ型半導体装置の製造方法
US6709980B2 (en) * 2002-05-24 2004-03-23 Micron Technology, Inc. Using stabilizers in electroless solutions to inhibit plating of fuses
US7316063B2 (en) * 2004-01-12 2008-01-08 Micron Technology, Inc. Methods of fabricating substrates including at least one conductive via
JP4243279B2 (ja) * 2004-01-30 2009-03-25 積水化学工業株式会社 導電性微粒子及び異方性導電材料
US7622377B2 (en) * 2005-09-01 2009-11-24 Micron Technology, Inc. Microfeature workpiece substrates having through-substrate vias, and associated methods of formation
TWI338942B (en) 2007-06-13 2011-03-11 Unimicron Technology Corp Substrate for semiconductor package and method for fabricating the same
TW200910552A (en) 2007-08-22 2009-03-01 Phoenix Prec Technology Corp Packaging substrate having conductive structure
CN101389184B (zh) * 2007-09-10 2010-08-25 英业达股份有限公司 印刷电路板的组合式贯孔结构
TW201017839A (en) * 2008-10-24 2010-05-01 Advanced Semiconductor Eng Substrate for window ball grid array package and mehtod for making the same
TW201021183A (en) 2008-11-20 2010-06-01 Phoenix Prec Technology Corp Packaging substrate and method for manufacturing the same
TW201230897A (en) * 2011-01-14 2012-07-16 Askey Computer Corp Circuit board

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI558290B (zh) * 2015-08-24 2016-11-11 欣興電子股份有限公司 線路板的製造方法
TWI576033B (zh) * 2016-05-06 2017-03-21 旭德科技股份有限公司 線路基板及其製作方法

Also Published As

Publication number Publication date
CN103531485A (zh) 2014-01-22
US20140000109A1 (en) 2014-01-02
US8973258B2 (en) 2015-03-10
TWI442852B (zh) 2014-06-21
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