TW201401525A - 雙凹溝槽式蕭基能障元件 - Google Patents
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Abstract
一種蕭基能障元件，包括一半導體基材、一第一接觸金屬層、一第二接觸金屬層和一氧化層。半導體基材具有相對之一第一表面和一第二表面，於第一表面處具有複數個溝槽，每溝槽包括一第一凹槽具有一第一深度和一第二凹槽具有一第二深度，第二凹槽係自第一表面向下延伸，第一凹槽係於第二凹槽中往下延伸，使第一深度大於第二深度。第一接觸金屬層，至少形成於第二凹槽。第二接觸金屬層形成於相鄰兩溝槽之間的第一表面上。氧化層形成於第一凹槽。其中，第一接觸金屬層係與半導體基材形成一第一蕭基能障，第二接觸金屬層係與半導體基材形成一第二蕭基能障，第一蕭基能障大於第二蕭基能障。
Description
本發明是有關於一種蕭基能障元件，且特別是有關於一種雙凹溝槽式蕭基能障元件，可良好夾止反向漏電流與提高元件可靠度。
蕭基能障二極體(Schottky barrier diode)係為一以電子作為帶電載子之單極性元件，其特性為：施加低的順向偏壓即可獲得大的順向電流及快速的反向回復，但若持續增加反向偏壓，則將產生大的漏電流。且反向偏壓越高產生的漏電流越大，此現象與接觸金屬及半導體所形成的蕭基能障(Schottky barrier)隨反向偏壓增加而降低有關。若欲降低反向之漏電流而使用功函數(work function)高的接觸金屬以形成較大的蕭基能障，則會使順向壓降(forward voltage drop)提高，而增加操作時的功率損耗。基於上述之理由，而有溝槽式蕭基能障二極體的提出。溝槽式蕭基能障二極體主要有兩種，一種是溝槽式雙金屬蕭基能障二極體(Trench Schottky controlled barrier Schottky，TSBS)，另一種是溝槽式金氧半蕭基能障二極體(Trench MOS controlled barrier Schottky，TMBS)。其共同特點為在平台區(mesa)使用低功函數(work function)之接觸金屬形成低蕭基能障(Schottky barrier)以得到低的順向壓降，而在溝槽處使用不同的方式來抑制漏電流。
第1圖為溝槽式雙金屬蕭基能障二極體(TSBS)之簡示圖。其結構為在基板10形成溝槽101，其中平台區103使用低功函數之接觸金屬12以形成低蕭基能障，在溝槽101中則使用高功函數之接觸金屬14形成高蕭基能障，高能障之蕭基接觸在反向偏壓時可產生較大之空乏區，夾止平台區103，降低位於低蕭基能障電極處之電場強度，從而降低漏電流。
第2圖為溝槽式金屬氧化物半導體蕭基能障二極體(TMBS)之簡示圖。其結構是在基板20的溝槽201處形成一氧化層22與一金屬層24，平台203使用低功函數之接觸金屬26以形成低蕭基能障。TMBS在溝槽201中的金屬層24、氧化層22和半導體基材20係形成一金屬-氧化物-半導體(MOS金氧半)結構，使溝槽201外之半導體於反向偏壓時產生空乏區，夾止平台區203以降低漏電流。在TMBS中，為使金氧半結構在反向偏壓時能有效產生空乏區而夾止漏電流，必須使用厚度較薄的氧化層22。然而薄氧化層其可耐受的電壓較小，因此在設計額定電壓(voltage rating)較大的元件時，必須適當增加氧化層厚度。當TMBS元件使用的半導體材料為矽時，因為氧化層22的耐壓崩潰強度(breakdown strength)遠大於矽(矽的崩潰強度約為0.3MV/cm，氧化矽約為8~10MV/cm)，因此問題較不嚴重。然而若想以寬能矽半導體材料如碳化矽(SiC)製作TMBS元件時，則因SiC的崩潰強度與氧化矽相當(SiC的崩潰強度約為3MV/cm)，且其結構中氧化矽所承受的電場又大於
碳化矽，而影響SiC TMBS元件的可靠度。若為增加SiC TMBS元件的可靠度而大幅增加氧化層厚度，則其在反向偏壓下產生空乏區的效率下降，可能無法有效地夾止平台區而產生可觀的漏電流。
至於第1圖所示TSBS，雖然沒有氧化層崩潰之顧慮，但是溝槽中所使用的高能障蕭基接觸，因溝槽底部產生的電場聚集效應(electric field crowding)以及因映像力(image force)所造成的能障降低(barrier lowering)現象，使得TSBS在大的反向偏壓下對抑制漏電流的效果不如TMBS。因此目前使用於額定電壓600V以上的碳化矽蕭基二極體所使用的結構都以所謂的接面能障蕭基元件(Junction Barrier Schottky，JBS)為主。JBS是在n型的碳化矽磊晶表面上以磷(phosphorus)為掺質，摻雜形成間隔的P+區域，藉由PN Junction在反向偏壓時所產生的空乏區來夾止漏電流。然而碳化矽在摻雜高濃度的P+時，通常需要高溫離子植入(400~700℃)且使用高植入能量與劑量，因此無法以光阻為遮罩，而必須使用其他的硬遮罩；植入後還需要進行超高溫回火(1600~1800℃)而提高製造成本。
本發明係有關於一種雙凹溝槽式蕭基能障元件，可良好夾止反向漏電流與提高元件可靠度。
本發明係提出一種蕭基能障元件，包括一半導體基材、一第一接觸金屬層、一第二接觸金屬層和一氧化層。
半導體基材具有相對之一第一表面和一第二表面，於第一表面處具有複數個溝槽，每溝槽包括一第一凹槽具有第一深度和一第二凹槽具有第二深度，第二凹槽係自第一表面向下延伸，第一凹槽係位於第二凹槽中且往下延伸，使第一深度大於第二深度。第一接觸金屬層，至少形成於該第二凹槽之表面。第二接觸金屬層形成於相鄰兩溝槽之間的第一表面上。氧化層形成於第一凹槽之表面。其中，第一接觸金屬層與半導體形成第一蕭基能障，第二接觸金與半導體形成第二蕭基能障，第一蕭基能障大於第二蕭基能障。
為讓此揭露之上述內容能更明顯易懂，下文特舉實施例，並配合所附圖式，作詳細說明如下：
實施例係提出蕭基能障元件，可提供低順向壓降和良好夾止反向漏電流，亦可提高元件可靠度。以下係參照所附圖式詳細敘述本發明之實施例。需注意的是，實施例所提出的細部結構僅為舉例說明之用，並非對此揭露內容欲保護之範圍做限縮。且圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製，因此並非作為限縮此揭露內容保護範圍之用。
第3圖為本揭露第一實施例之蕭基能障元件之示意
圖。蕭基能障元件3包括一半導體基材30、一第一接觸金屬層32、一第二接觸金屬層35和一氧化層36。半導體基材30具有相對之一第一表面301和一第二表面302，於第一表面301處具有複數個溝槽31，每一溝槽31包括一第一凹槽311具有第一深度(B)，和一第二凹槽312具有第二深度(b)，其中第二凹槽312係自第一表面301向下延伸，第一凹槽311則位於第二凹槽312中且往下延伸，使第一深度(B)大於第二深度(b)。此實施例之第一凹槽311例如是，但不限制地，底部呈現圓弧狀。如第3圖所示，第一接觸金屬層32形成於第二凹槽312之表面，第二接觸金屬層35形成於相鄰兩溝槽31之間的平台處(mesa)即第一表面301上，氧化層36則形成於第一凹槽311之表面。其中氧化層36、第一接觸金屬層32與第二接觸金屬層35上可再形成一導電材料(未顯示)填滿該些溝槽31以於第一溝槽311形成一金氧半結構並提供良好之電氣接觸(electric contact)。其中，第一接觸金屬層32與半導體基材30形成一具有第一蕭基能障的第一蕭基接觸，第二接觸金屬層35與半導體基材30形成一具有第二蕭基能障的第二蕭基接觸，其中第一蕭基能障大於第二蕭基能障。
實施例中，第一接觸金屬層32其應用材料例如是鎳(Ni,Nickel)、金(Au,gold)、白金(鉑，Pt,Platinum)、鈀(Pd,Palladium)、鉺(Er,Erbium)、鋱(Tb,Terbium)、含前述金屬之合金以及其金屬矽化物(metal silicide)或其他具有適合功函數(work function)之金屬。第二接觸金屬層35其應用
材料例如是鈦(Ti,Titanium)、鉬(Mo,Molybdenum)、鋁(Al,Aluminum)、鎂(Mg,Magnesium)、鎢(W,Tungsten)、銀(Ag,Silver)、含前述金屬之合金以及其金屬矽化物或其他具有適合功函數(work function)之金屬。
一實施例中，半導體基材30例如是碳化矽(4H-SiC)，其包含高摻雜濃度之n型碳化矽基板(n+ substrate)，可使用適合之金屬於基板底部形成良好之歐姆接觸(Ohmic contact)，以及形成於基板上之低摻雜濃度n型碳化矽磊晶耐壓層(n- drift layer)。半導體基材30也可以是其它寬能隙半導體材料，例如是氮化鎵(GaN)。
如上述實施例所示之蕭基能障元件3，第一接觸金屬層32係於第二凹槽312處與半導體基材30形成一第一蕭基接觸，第二接觸金屬層35係於該第一表面301處與半導體基材30形成一第二蕭基接觸，且第一蕭基接觸之一第一蕭基能障大於第二蕭基接觸之一第二蕭基能障。由於平台區處即第一表面301形成之第二蕭基接觸具有較低之第二蕭基能障，因此可得到較低之順向壓降。於反偏操作時，當偏壓小時，具有較高第一蕭基能障之第一蕭基接觸從第二凹槽312往外延伸之空乏區可屏蔽位於低蕭基能障之第二蕭基接觸之電場，而降低漏電流；當偏壓持續提高時，則藉由第一凹槽311處的金氧半(MOS)結構所形成的空乏區，來屏蔽第一蕭基接觸與第二蕭基接觸處的電場，而維持夠低的漏電流。而根據實施例之蕭基能障元件3結構設計，因有位於第二凹槽處312之第一蕭基接觸之輔
助，而可使用較厚的氧化層36於第一凹槽311形成金氧半結構，使蕭基能障元件3不但能在高反向偏壓下仍維持低漏電流，且因使用較厚的氧化層36厚度，而能提升元件的可靠度。適合之氧化層之厚度可參考例如元件模擬之設定。但本發明並不以所列之設定值為限制，可視實際應用所需而作相應調整。如第3圖所示，其中溝槽間平台區寬度(a)(即兩相鄰第二凹槽312間之距離)與第二深度(b)之比例例如為2(a/b=2)；且相鄰兩第一凹槽311間之寬度(A)與第一深度(B)之比例例如為2(A/B=2)。
第4圖為本揭露第二實施例之蕭基能障元件之示意圖。第二實施例與第一實施例中相同或類似元件係沿用相同標號，且內容不再贅述。第二實施例之蕭基能障元件3’，其第一接觸金屬層32係形成於第二凹槽312並延伸覆蓋第二接觸層35。
第5圖為本揭露第三實施例之蕭基能障元件之示意圖。第三實施例與第一實施例中相同或類似元件係沿用相同標號，且內容不再贅述。第三實施例之蕭基能障元件3”，其第一接觸金屬層32係形成於第二凹槽312，並延伸覆蓋第二接觸金屬層35，以及延伸覆蓋氧化層36。
除了上述三種結構，實施例之蕭基能障元件還可依實
際應用做其他類似地修飾與變化，本發明對此並不多做限制。
<相關模擬實驗>
本揭露亦對不同蕭基能障元件進行元件特性之進行二維數值模擬實驗。實驗中係對三種蕭基能障元件進行量測，包括溝槽式雙金屬蕭基能障二極體(TSBS)(曲線-●-)、溝槽式金氧半蕭基能障二極體(TMBS)(曲線-◆-)、和本揭露第三實施例之雙凹溝槽式蕭基能障元件(曲線--)。模擬實驗中，本揭露之雙凹溝槽式蕭基能障元件的第一接觸金屬層32設定之功函數為5，第二接觸金屬層35設定之功函數為4.3。
第6圖為三種蕭基能障元件之氧化層厚度與反向漏電流密度之關係圖。其中，由於TSBS元件不具氧化層，因此僅以其漏電流為1×10-5 A/cm2繪製該代表曲線。從第6圖中可發現，本揭露之雙凹溝槽式蕭基能障元件結構若在第一凹槽311處形成0.6 μm厚度的氧化層36其產生的反向漏電流(reverse leakage current)與使用0.2 μm厚度氧化層的TMBS元件相當(1×10-7 A/cm2)。
第7圖為兩種蕭基能障元件之氧化層厚度與氧化層之最大電場之關係圖。其中，曲線-◆-代表TMBS元件，曲線--代表本揭露之雙凹溝槽式蕭基能障元件。以欲達到相同的漏電流1×10-7 A/cm2為例，TMBS元件需使用0.2 μm的氧化層，而本揭露之雙凹槽式蕭基能障元件可使用0.6
μm的氧化層(第6圖)，再對照第7圖可發現，TMBS元件使用0.2 μm的氧化層時，其氧化層處之最大電場約為7.3 MV/cm，而本揭露之雙凹槽式蕭基能障元件使用0.6 μm的氧化層時，其氧化層處之最大電場約為5.7 MV/cm，TMBS元件氧化層中之最大電場較本揭露之雙凹溝槽式蕭基能障元件大了30%。因此，相較於傳統TMBS元件，本揭露之雙凹溝槽式蕭基能障元件可提供更好的可靠性。
本揭露之雙凹溝槽式蕭基能障元件結構設計可採用較厚的氧化層36，在較小的反向偏壓下，厚的氧化層36其MOS結構所產生的空乏區較小，但可由具有較高蕭基能障的第一蕭基接觸所形成的空乏區來降低漏電流；在較大的反向偏壓下，其氧化層36之MOS結構可產生足夠大的空乏區，有效地屏蔽位於蕭基接觸處之電場，而能維持夠低的漏電流。本揭露之雙凹槽式蕭基能障元件結構與傳統TMBS元件相比，在相同的漏電流下，本揭露之雙凹槽式蕭基能障元件可使用較厚的氧化層36，降低氧化層中的最大電場。因此，實施例所提出的蕭基能障元件結構不但具有低順向壓降，低反向漏電流，且能提高元件的可靠度。
<蕭基能障元件之製造方法>
以下係提出如第三實施例所示之蕭基能障元件的製造方法，以做說明。當然，本發明並不限制於此，詳細步驟，包括製程順序和各步驟詳細實施方式等，係視實際應
用之蕭基能障元件的結構(例如亦可製作出如第一、二實施例或其他修飾之蕭基能障元件)，而對製造方法做相應調整與變化。
第8A-8M圖為本揭露第三實施例之蕭基能障元件製造方法之示意圖。首先，如第8A圖所示，提供一半導體基材30，並經過表面清洗與預處理(如犧牲氧化層之成長與去除)等步驟，於半導體基材30的第一表面301形成第二接觸金屬層35。
如第8B圖所示，於第二接觸金屬層35沈積例如二氧化矽以作為硬質遮罩(Hard Mask)91；接著，如第8C圖所示，於硬質遮罩91上形成開口911以形成一第一圖案化硬質遮罩91’，並利用硬質遮罩91’蝕刻以圖案化第二接觸金屬層35。
如第8D圖所示，根據第一圖案化硬質遮罩91’與圖案化後的第二接觸金屬層35對半導體基材30進行蝕刻，以形成第一凹槽311。接著利用二氧化矽與鈦金屬之蝕刻選擇比，以回蝕刻(etching back)方式於第一圖案化硬質遮罩91’上形成一自對準(self-aligned)的槽體912，此時所形成的第二圖案化硬質遮罩91”暴露出圖案化後的第二接觸金屬層35之部分表面，如第8E圖所示。其中，槽體912的寬度係大於開口911的寬度。
之後，如第8F圖所示，根據第二圖案化硬質遮罩91”進行蝕刻，以暴露出半導體基材30部份的第一表面301。
接著，如第8G圖所示，根據第二圖案化硬質遮罩91”
之槽體912對半導體基材30進行蝕刻，以形成一第二凹槽312。此時，第二凹槽312係自第一表面301向下延伸，第一凹槽311則位於第二凹槽312下方並具有較小的開口寬度。
接著，如第8H圖所示，於半導體基材30與金屬層35上沈積氧化層36。
如第81圖所示，於半導體基材30上塗佈光阻87等可藉由塗佈(spin-coating)進行平坦化之材料。利用回蝕(Etch back)方式去除第二凹槽312內與第一表面301上的光阻87，如第8J圖所示。
如第8K圖所示，以蝕刻方式去除位於第一凹槽311外的氧化層36，隨後移除第一凹槽311內的光阻87。
如第8L圖所示，沈積第二接觸金屬層32，覆蓋半導體基材30、第二接觸金屬層35以及氧化層36。之後，可於半導體基材30上形成一導電層88以覆蓋第一接觸金屬層32和填滿第一凹槽311與第二凹槽312，如第8M圖所示。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1‧‧‧蕭基能障二極體
10、20‧‧‧基板
101、201‧‧‧溝槽
103、203‧‧‧平台區
12、26‧‧‧低功函數接觸金屬
24‧‧‧金屬層
14‧‧‧高功函數接觸金屬
3、3’、3”‧‧‧蕭基能障元件
30‧‧‧半導體基材
31‧‧‧溝槽
301‧‧‧第一表面
302‧‧‧第二表面
311‧‧‧第一凹槽
312‧‧‧第二凹槽
32‧‧‧第一接觸金屬層
35‧‧‧第二接觸金屬層
22、36‧‧‧氧化層
87‧‧‧可藉由塗佈進行平坦化之材料如光阻料等
91‧‧‧硬質遮罩
911‧‧‧開口
912‧‧‧槽體
91’‧‧‧第一圖案化硬質遮罩
91”‧‧‧第二圖案化硬質遮罩
B‧‧‧第一深度(第一表面至第一凹槽底部之深度)
b‧‧‧第二深度(第一表面至第二凹槽底部之深度)
A‧‧‧相鄰兩第一凹槽間之寬度
a‧‧‧溝槽間平台區寬度(兩相鄰第二凹槽間之距離)
第1圖係為溝槽式雙金屬蕭基能障二極體(TSBS)之簡示圖。
第2圖為溝槽式金屬氧化物半導體蕭基能障二極體(TMBS)之簡示圖。
第3圖為本揭露第一實施例之蕭基能障元件之示意圖。
第4圖為本揭露第二實施例之蕭基能障元件之示意圖。
第5圖為本揭露第三實施例之蕭基能障元件之示意圖。
第6圖為三種蕭基能障元件之氧化層厚度與反向漏電流密度之關係圖。
第7圖為兩種蕭基能障元件之氧化層厚度與氧化層之最大電場之關係圖。
第8A-8M圖為本揭露第三實施例之蕭基能障元件製造方法之示意圖。
3‧‧‧蕭基能障元件
30‧‧‧半導體基材
31‧‧‧溝槽
301‧‧‧第一表面
302‧‧‧第二表面
311‧‧‧第一凹槽
312‧‧‧第二凹槽
32‧‧‧第一接觸金屬層
35‧‧‧第二接觸金屬層
36‧‧‧氧化層
B‧‧‧第一深度(第一表面至第一凹槽底部之深度)
b‧‧‧第二深度(第一表面至第二凹槽底部之深度)
A‧‧‧相鄰兩第一凹槽間之寬度
a‧‧‧溝槽間平台區寬度(兩相鄰第二凹槽間之距離)
Claims (8)
- 一種蕭基能障元件，包括：一半導體基材，具有相對之一第一表面和一第二表面，於該第一表面處具有複數個溝槽，每該溝槽包括一第一凹槽具有一第一深度和一第二凹槽具有一第二深度，該第二凹槽係自該第一表面向下延伸，該第一凹槽係於該第二凹槽中往下延伸，該第一深度大於該第二深度；一第一接觸金屬層，至少形成於該第二凹槽之表面；一第二接觸金屬層，形成於相鄰兩該溝槽之間的該第一表面上；和一氧化層，形成於該第一凹槽之表面，其中，該第一接觸金屬層係與該半導體基材形成一第一蕭基能障，該第二接觸金屬層係與該半導體基材形成一第二蕭基能障，該第一蕭基能障大於該第二蕭基能障。
- 如申請專利範圍第1項所述之蕭基能障元件，其中該半導體基材的材料包括碳化矽(SiC)或氮化鎵(GaN)。
- 如申請專利範圍第1項所述之蕭基能障元件，其中該第一接觸金屬層係延伸覆蓋該第二接觸金屬層。
- 如申請專利範圍第1項所述之蕭基能障元件，其中該第一接觸金屬層係延伸覆蓋該氧化層。
- 如申請專利範圍第1項所述之蕭基能障元件，其中該第一接觸金屬層係延伸覆蓋該第二接觸金屬層，以及延伸覆蓋該氧化層。
- 如申請專利範圍第1項所述之蕭基能障元件，其 中該第一凹槽之底部為圓弧形。
- 如申請專利範圍第1項所述之蕭基能障元件，其中該第一接觸金屬層的材料包括鎳、金、白金、鈀、鉺、或鋱、或含前述金屬之合金或其金屬矽化物。
- 如申請專利範圍第1項所述之蕭基能障元件，其中該第二接觸金屬層的材料包括鈦、鉬、鋁、鎂、鎢或銀、或含前述金屬之合金或其金屬矽化物。
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