TW201401510A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明之課題在於提供一種抑制寄生雙極電晶體之動作、高耐壓的半導體裝置及其製造方法。本發明之解決手段在於半導體裝置所包含之高耐壓p通道型電晶體(PTR)係具備：被配置於半導體基板(SUB)內之p型區域(PSR)的主表面MS側(上側)之第1n型半導體層(NI)，與被配置於第1p型不純物區域(PR)的正下面、以跟第1n型半導體層(NI)相接之方式配置之局部n型埋入區域(RBN)。

Description

半導體裝置及其製造方法
本發明係有關半導體裝置及其製造方法，特別是，能合適地利用在具有高耐壓電晶體之半導體裝置者。
例如使用將數十伏特(volt)以上的高電壓施加到汲極區域之MOSFET(Metal Oxide Semiconductor Field Effect Transistor)，係被揭示於日本專利特開2008-4649號公報(專利文獻1)。在上述公報，係在半導體基板與其上的半導體層之間形成埋入層。上述埋入層，為了抑制縱方向(上下方向)所發生之寄生雙極電晶體(parasitic bipolar transistor)的動作，而將上述寄生雙極電晶體之相當於基極之埋入層的濃度做成非常濃。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2008-4649號公報
可是，在上述公報，供形成埋入層用之光罩(加工用遮罩)和供形成其他區域用之光罩必須是不同1枚，此外，由於利用磊晶成長而形成半導體層，而有可能因這些步驟致使成本增加。然而，要抑制寄生雙極電晶體之動作、製造高耐壓的MOSFET時，就需要考慮削減成本。
本發明之其他課題與新穎的特徵，應可藉由本說明書之記載以及附圖而清楚說明。
根據一實施型態，半導體裝置所包含之高耐壓p通道型電晶體係具備：被配置於半導體基板內之p型區域的主表面側(上側)之第1n型半導體層，與被配置於供取出汲極區域用之第1p型不純物區域的正下面、以跟第1n型半導體層相偕之方式配置之局部n型埋入區域。
根據另一實施型態，具有高耐壓p通道型電晶體之半導體裝置之製造方法，係具備：在半導體基板內的p型區域的主表面側(上側)形成第1n型半導體層之步驟，與在供取出汲極區域用之第1p型不純物區域的正下面，以跟第1n型半導體層相偕之方式形成局部n型埋 入區域之步驟。形成第1p型不純物區域之步驟與形成局部n型埋入區域之步驟被設為採用同一遮罩。
根據一實施型態，能夠利用局部n型埋入區域，使寄生雙極電晶體之相當於基極之區域變厚，因而提高抑制寄生雙極電晶體之動作之效果。
根據另一實施型態，可不需要供形成局部n型埋入區域用之追加光罩，而消減該半導體裝置之製造成本。
B‧‧‧基極電位
D‧‧‧汲極電極
DEV‧‧‧半導體裝置
G‧‧‧閘極電極
GE‧‧‧閘極電壓施加部
GI‧‧‧閘極絕緣膜
HPDF‧‧‧高耐壓用p型漂移(drift)層
LNW‧‧‧n型井(well)區域
LNW‧‧‧p型井區域
LS‧‧‧元件分離絕緣膜
NI‧‧‧n型埋入層
NNR‧‧‧低濃度n型區域
NR‧‧‧n型不純物區域
NTR‧‧‧n型電晶體
PHR‧‧‧光阻層
PR‧‧‧p型不純物區域
PSR‧‧‧p型區域
PTR‧‧‧p型電晶體
RBN‧‧‧局部n型埋入區域
S‧‧‧源極電極
SUB‧‧‧半導體基板
SW‧‧‧側壁絕緣膜
[圖1]關於本實施型態1之半導體裝置之概略平面圖。
[圖2]顯示關於本實施型態1之、圖1的高耐壓類比I/O電路形成區域之MOSFET配置及其構成之概略剖面圖。
[圖3]顯示圖2的「III」所示區域之構成的一部份(除了作為第1p型不純物區域之p型不純物區域PR外之)概略平面圖。
[圖4]顯示圖2的「IV」所示區域之不純物濃度之濃度剖面圖。
[圖5]顯示本實施型態1之製造方法的第1步驟之、圖2所示區域之概略剖面圖。
[圖6]顯示本實施型態1之製造方法的第2步驟之、圖2所示區域之概略剖面圖。
[圖7]顯示本實施型態1之製造方法的第3步驟之、圖2所示區域之概略剖面圖。
[圖8]顯示本實施型態1之製造方法的第4步驟之、圖2所示區域之概略剖面圖。
[圖9]顯示本實施型態1之製造方法的第5步驟之、圖2所示區域之概略剖面圖。
[圖10]顯示本實施型態1之製造方法的第6步驟之、圖2所示區域之概略剖面圖。
[圖11]顯示本實施型態1之製造方法的第7步驟之、圖2所示區域之概略剖面圖。
[圖12]顯示本實施型態1之製造方法的第8步驟之、圖2所示區域之概略剖面圖。
[圖13]顯示本實施型態1之製造方法的第9步驟之、圖2所示區域之概略剖面圖。
[圖14]顯示本實施型態1之製造方法的第10步驟之、圖2所示區域之概略剖面圖。
[圖15]顯示對於本實施型態1之關連技術之、高耐壓類比I/O電路形成區域之MOSFET配置及其構成之概略剖面圖。
[圖16]顯示供形成局部n型埋入區域用之離子注入能量和基板漏電流比例以及和耐壓之關係圖(A)、與顯示供形成局部n型埋入區域用之離子注入量和基板漏電流比 例以及和耐壓之關係圖(B)。
[圖17]顯示關於本實施型態3之、高耐壓類比I/O電路形成區域之MOSFET配置及其構成之概略剖面圖。
[圖18]顯示關於本實施型態4之、高耐壓類比I/O電路形成區域之MOSFET配置及其構成之概略剖面圖。
以下，針對本實施型態基於圖面加以說明。(實施型態1)首先，針對半導體基板SUB的主表面之各元件形成區域的配置採用圖1加以說明。
參照圖1，本實施型態之半導體裝置DEV係在半導體基板SUB的主表面具有例如高耐壓類比I/O電路形成區域、低電壓邏輯電路形成區域、低電壓類比電路形成區域、與所謂之SRAM(Static Random Access Memory)形成區域等。
上述高耐壓類比I/O電路，係一種可以使用施加比通常還要高的驅動電壓之、於電源電路與低電壓邏輯電路等之間進行輸出輸入電性訊號之電路。低電壓邏輯電路，係一種具有利用例如複數之MIS電晶體等所構成之邏輯電路等之控制電路，採用數位訊號進行演算之電路。低電壓類比電路，係一種在跟低電壓邏輯電路同樣低電壓下進行驅動，使用類比訊號進行演算之電路。在SRAM係包含複數個MIS電晶體，且用作該半導體裝置內之資料的記憶元件。其他並未圖示，但是在該半導體裝置 也具有例如電源電路的形成區域等。該電源電路，係一種用以供給讓上述各電路起動用之電源電壓之電路。
圖2係圖1中沿著II-II線的區域之概略剖面 圖。在圖1之高耐壓類比I/O電路，係有著例如圖2的剖面圖所示之類的所謂的高耐壓pMOSFET(高耐壓p通道型電晶體)。在此，高耐壓pMOSFET係意味具有例如10V以上的高汲極電壓的耐壓之、p通道型MOS電晶體。
參照圖2，在圖1的高耐壓類比I/O電路的形 成區域，係具有高耐壓pMOSFET與高耐壓nMOSFET(高耐壓n通道型電晶體)。高耐壓nMOSFET，與高耐壓pMOSFET同樣地，意味具有例如10V以上的高汲極電壓的耐壓之、n通道型MOS電晶體。
高耐壓pMOSFET，主要具有：n型埋入層NI (第1n型半導體層)、局部n型埋入區域RBN、n型井區域LNW、高耐壓用p型漂移層HPDF(第1p型不純物區域)、n型不純物區域NR、p型不純物區域PR、閘極電極G、與元件分離絕緣膜LS等。這些例如由矽的單晶所形成、被形成在具有包含p型不純物之p型區域PSR之半導體基板SUB。參照圖3，這些的各區域基本上是延伸在圖2的紙面進深方向。
p型區域PSR，係一種在矽的單晶的內部被導 入例如硼(B)等的p型不純物離子而形成之不純物區域。n型埋入層NI，係一種被配置成埋入半導體基板SUB的內部之、例如包含磷(P)等之n型不純物離子之不純 物區域。n型埋入層NI，係對著p型區域PSR被配置在半導體基板SUB的主表面MS側(亦即p型區域PSR的上側)。n型埋入層NI係被配置成例如接在p型區域PSR的上側。n型埋入層NI，係一種用以在半導體基板SUB的內部將p型區域PSR、與對著p型區域PSR在半導體基板SUB的主表面MS側之p型不純物區域(高耐壓用p型漂移層HPDF等)予以電性地分離之n型半導體層。
p型不純物區域PR及高耐壓用p型漂移層 HPDF，與p型區域PSR同樣地，係被導入p型不純物離子而形成。p型不純物區域PR及被形成環繞其周圍之高耐壓用p型漂移層HPDF，任一種都是被形成在半導體基板SUB的主表面MS之、供取出汲極電極D用之區域(第1p型不純物區域)。p型漂移層HPDF之p型不純物的濃度，最好是比p型區域PSR之p型不純物的濃度還要高，比p型漂移層HPDF所環繞之(供取出汲極電極D用之)p型不純物區域PR之p型不純物的濃度還要低。
高耐壓用p型漂移層HPDF，係一種為了將此 所環繞之p型不純物區域PR與p型區域PSR之間之電性的接續做成更加通暢而在主表面MS被形成之區域。藉由高耐壓用p型漂移層HPDF的配置，即使對汲極電極D施加高電壓，也能夠抑制高耐壓用p型漂移層HPDF及其附近之電場極度地提高伴隨而來之不良情形的發生。
此外，在半導體基板SUB的主表面MS，合 併形成作為供取出源極電極S用的區域(第2p型不純物區域)之p型不純物區域PR。利用這些汲極電極D、取出源極電極S之不純物區域以及閘極電極G，形成作為高耐壓pMOSFET之p型電晶體PTR。從而，在圖2係圖示2台p型電晶體PTR，2台p型電晶體PTR係共有汲極電極D和取出汲極電極D之p型不純物區域PR以及高耐壓用p型漂移層HPDF。
又，2台p型電晶體PTR之閘極電極G，係 利用例如由矽氧化膜所形成之閘極絕緣膜GI、施加電壓之閘極電壓施加部GE、例如由矽氧化膜所形成之側壁絕緣膜SW等而被構成。
在半導體基板SUB之主表面MS，形成n型 井區域LNW，在主表面MS被形成n型井區域LNW之區域的一部份，形成供取出源極電極S用之p型不純物區域PR以及取出基極電位B之n型不純物區域NR。換言之，n型井區域LNW係以環繞取出源極電極S之p型不純物區域PR以及取出基極電位B之n型不純物區域NR之周圍之方式，被形成在主表面MS。又，n型井區域LNW以及n型不純物區域NR，係與n型埋入層NI同樣地做成被導入n型不純物離子。
取出基極電位B之n型不純物區域NR，係藉 由將基極電位B與n型井區域LNW電性地接續，而具有固定n型井區域LNW之電位之功能。參照圖3，取出基極電位B之n型不純物區域NR，最好是被配置成平面俯 視例如環繞(1對之)p型電晶體PTR。
n型井區域LNW，最好是被配置成包含閘極電 極G的正下面之至少一部份的區域。如此作法，就會在主表面MS及其附近之n型井區域LNW之中，特別是在被挾在汲極電極D與源極電極S之區域的至少一部份，形成引起p型電晶體PTR的電場效果之通道區域。此電場效果，係利用被施加到該通道區域的正上面的閘極電極G(閘極電壓施加部GE)之電壓而被引起。
元件分離絕緣膜LS，係為了將鄰接的複數個 p型電晶體PTR彼此電性地予以分離，而在例如主表面MS之中被挾在基極電位B與源極電極S之間之區域的至少一部份，由例如矽氧化膜所形成之絕緣膜。元件分離絕緣膜LS係利用例如所謂之LOCOS(LOCal Oxidation of Silicon)法或STI(Shallow Trench Isolation)法而被形成。
此外，元件分離絕緣膜LS，在例如主表面 MS，最好是被形成在挾在p型電晶體PTR之閘極電極G與汲極電極D之間之區域的至少一部份(例如側壁絕緣膜SW之正下面)。被形成在此區域之元件分離絕緣膜LS，係抑制例如在n型井區域LNW的主表面MS及其附近利用離子注入法被形成之p型電晶體PTR的通道區域發生不純物濃度極度低的區域。該不純物濃度低的區域，有可能會誘發使電場效果降低、閘極電極G的閾值電壓變得非常高等之不良情況。因此，藉由在該不純物濃度變低的區 域之可能性高的區域形成元件分離絕緣膜LS，能夠在閘極電極G的正下面使閾值電壓高的區域實質地消滅、抑制高耐壓pMOSFET的汲極電流或可信賴性降低等不良情況之發生。
另一方面，高耐壓nMOSFET主要具有：n型 埋入層NI(第2n型半導體層)、n型井區域LNW、p型井區域LPW、低濃度n型區域NNR、n型不純物區域NR、p型不純物區域PR、閘極電極G、與元件分離絕緣膜LS。這些係被形成在具有跟高耐壓pMOSFET被形成的半導體基板SUB相同之p型區域PSR之半導體基板SUB。p型井區域LPW係跟p型區域PSR等同樣地做成被導入p型不純物離子，低濃度n型區域NNR則是跟n型不純物區域NR等同樣地做成被導入n型不純物離子。
高耐壓nMOSFET之p型區域PSR以及n型 埋入層NI，係做成與高耐壓pMOSFET之p型區域PSR以及n型埋入層NI共通之物。亦即，高耐壓nMOSFET之p型區域PSR係做成跟高耐壓pMOSFET之p型區域PSR同一層而存在，高耐壓nMOSFET之n型埋入層NI則做成跟高耐壓pMOSFET之n型埋入層NI同一層而存在。
供取出汲極電極D用之區域，係以環繞被形 成在半導體基板SUB的主表面MS之n型不純物區域NR及其周圍之方式被形成之低濃度n型區域NNR。低濃度n型區域NNR之n型不純物濃度，最好是比n型井區域 LNW之n型不純物濃度還高、比n型不純物區域NR之n型不純物濃度還低。利用這樣的構成，即使對汲極電極D施加高電壓，也能夠抑制n型不純物區域NR及其附近電場變得極度高所伴隨而來之不良情況之發生。又，在供取出源極電極S用之區域，也最好是具有以環繞n型不純物區域NR及其周圍之方式被形成之低濃度n型區域NNR。
利用這些汲極電極D、取出源極電極S之不 純物區域以及閘極電極G，形成作為高耐壓nMOSFET之n型電晶體NTR。
再者，取出基極電位B之p型不純物區域 PR，係藉由將基極電位B與p型井區域LPW電性地接續，而具有固定p型井區域LPW之電位之功能。
局部n型埋入區域RBN，係在高耐壓 pMOSFET，被配置在供取出汲極電極D用之第1p型不純物區域的正下面、亦即第1p型不純物區域的p型區域PSR側之區域。此局部n型埋入區域RBN，雖在第1p型不純物區域之中特別最好是被配置在p型不純物區域PR的正下面，但也可以被配置在構成第1p型不純物區域之p型不純物區域PR與高耐壓用p型漂移層HPDF等雙方之正下面。
局部n型埋入區域RBN，可以如上述方式配 置成包含供取出汲極電極D用之第1p型不純物區域的正下面，也可以配置成平面俯視是與該第1p型不純物區域重疊(例如以做成與第1p型不純物區域同一平面形狀而 跟第1p型不純物區域幾乎完全地重疊之方式)。局部n型埋入區域RBN，可以是在第1p型不純物區域之中特別是配置做成跟p型不純物區域PR同一平面形狀，也可以配置做成跟構成第1p型不純物區域之p型不純物區域PR與高耐壓用p型漂移層HPDF等雙方合起來的區域(換言之，等於平面俯視之高耐壓用p型漂移層HPDF)同一平面形狀。
圖4之圖的橫軸(深度)係顯示有關圖2的 半導體基板SUB內部之、從半導體基板SUB的主表面MS起的圖2上下方向之距離的相對量，圖4之圖的縱軸(濃度)係顯示該深度的區域之不純物(p型不純物區域之硼或者n型不純物區域之磷)之濃度的相對量。
圖2的局部n型埋入區域RBN，係指為了形 成局部n型埋入區域RBN而被導入之不純物磷之濃度，會比為了形成其他區域而被導入之不純物(例如為了形成n型埋入層NI之磷，或者，為了形成高耐壓用p型漂移層HPDF之硼)以及p型區域PSR之p型不純物的濃度還要高之區域。同樣地，圖2的高耐壓用p型漂移層HPDF，係指用以形成此之硼的濃度會比構成其他任何區域(包含p型區域PSR)之不純物的濃度還要高的區域：圖2的n型埋入層NI，係指用以形成此之磷的濃度會比構成其他任何區域(包含p型區域PSR)之不純物的濃度還要高的區域。針對圖2所示之其他任何區域也同樣的，是指為了形成該區域而被導入之不純物的濃度會做成比其 他任何區域用的不純物的濃度還要高之區域。
參照圖2以及圖4，在本實施型態，局部n型 埋入區域RBN係被配置於n型埋入層NI所對的主表面MS側、亦即圖2之上側(圖4之左側)。特別是，在本實施型態，局部n型埋入區域RBN的磷的濃度成為最大之位置，被配置在比n型埋入層NI的磷的濃度成為最大之位置還要近主表面MS側(圖2之上側)、比高耐壓用p型漂移層HPDF的硼的濃度成為最大之位置還要近p型區域PSR側(圖2之下側)。圖4係將局部n型埋入區域RBN與n型埋入層NI之最大不純物濃度做成幾乎相等，但也可以做成局部n型埋入區域RBN的最大不純物濃度高於n型埋入層NI的最大不純物濃度。
此外，局部n型埋入區域RBN係被配置成跟 n型埋入層NI互為相接之方式。亦即，如圖4所示，局部n型埋入區域RBN的濃度剖面圖與n型埋入層NI之濃度剖面圖相交，並且，如圖2所示，在局部n型埋入區域RBN與n型埋入層NI之間不包含p型區域PSR等其他區域。
在圖2之剖面圖，局部n型埋入區域RBN關 於沿著主表面MS之方向最好是被形成與配置在局部n型埋入區域RBN的兩側之n型井區域LNW相接。換言之，在圖2之剖面圖，局部n型埋入區域RBN最好是被形成有關沿著主表面MS之方向與鄰接之n型井區域LNW接續(以做成橋接n型井區域LNW之方式)。局部n型埋 入區域RBN，係有關沿著主表面MS之方向將中介第1p型不純物區域(高耐壓用p型漂移層HPDF)被對向配置(在圖2之高耐壓用p型漂移層HPDF的左側與右側)之n型井區域LNW彼此加以接續。再者，換言之，n型井區域LNW最好是以與局部n型埋入區域RBN相接之方式環繞局部n型埋入區域RBN。此外，n型井區域LNW也可以與第1p型不純物區域(高耐壓用p型漂移層HPDF)相接之方式環繞局部n型埋入區域RBN。
其次，針對本實施型態之半導體裝置之製造 方法，採用圖5~圖14加以說明。
參照圖5，首先準備在內部具有例如包含p型 不純物之p型區域PSR之、由矽的單晶所形成之半導體基板SUB。在半導體基板SUB的一方的主表面MS上，利用通常的照相製版技術(曝光技術及顯像技術)，形成平面俯視元件分離絕緣膜LS形成之區域被開口之光阻層PHR的圖案。
參照圖6，例如利用通常的LOCOS法或STI 法，在主表面MS之中相當於光阻層PHR的開口部之區域，形成例如由矽氧化膜所形成之元件分離絕緣膜LS。
其次，雖未圖示，但在除去上述光阻層PHR 之後，在主表面MS幾乎全面，形成厚度例如10nm以上50nm以下的矽氧化膜。其次，再度參照圖6，利用通常的照相製版技術，形成平面俯視高耐壓p型漂移層HPDF形成之區域被開口之光阻層PHR之圖案。
參照圖7，利用通常的離子注入法，將例如硼(B)之不純物離子用50keV以上300keV以下之能量從主表面MS的上方注入複數回。結果，形成高耐壓p型漂移層HPDF。再者，然後利用離子注入法，將例如磷(P)之不純物離子用500keV以上2MeV以下之能量從主表面MS的上方注入。結果，形成局部n型埋入區域RBN。
其次，在上述之(為了形成高耐壓p型漂移層HPDF以及局部n型埋入區域RBN而採用之)光阻層PHR被除去之後，利用通常的照相製版技術，形成平面俯視n型埋入層NI形成之區域被開口之光阻層PHR的圖案。
參照圖8，利用離子注入法，將例如磷(P)之不純物離子用1MeV以上5MeV以下之能量從主表面MS的上方注入。結果，在半導體基板SUB內之p型區域PSR的主表面MS側(上側)，形成n型埋入層NI。在此，高耐壓pMOSFET的區域之n型埋入層NI(第1n型半導體層)、與高耐壓nMOSFET的區域之n型埋入層NI(第2n型半導體層)是同時地被形成。
其次，在上述之(為了形成n型埋入層NI而採用之)光阻層PHR被除去之後，利用通常的照相製版技術，形成平面俯視n型井區域LNW形成之區域被開口之光阻層PHR的圖案。
參照圖9，利用離子注入法，將例如磷(P) 之不純物離子用150keV以上2000keV以下之能量、進而將硼(B)之不純物離子用20keV以上50keV以下之能量，從主表面MS的上方注入。結果，形成n型井區域LNW。
其次，在上述之(為了形成n型井區域LNW 而採用之)光阻層PHR被除去之後，利用通常的照相製版技術，形成平面俯視p型井區域LPW形成之區域被開口之光阻層PHR的圖案。
參照圖10，利用離子注入法，將例如硼(B)之不純物離子用20KeV以上1000keV以下之能量從主表面MS的上方注入。結果，形成p型井區域LPW。
其次，在上述之(為了形成p型井區域LPW而採用之)光阻層PHR被除去之後，先將主表面MS幾乎全面形成之矽氧化膜除去。其次，在主表面MS的幾乎全面，利用通常的熱氧化法，形成供閘極絕緣膜GI形成用之絕緣膜(10nm以上50nm以下的矽氧化膜)，以覆蓋該絕緣膜GI的幾乎全面之方式，利用通常的CVD(Chemical Vapor Deposition)法，形成閘極電壓施加部GE形成用之多晶矽膜。
再者，在多晶矽膜GE上，利用通常的照相製版技術，形成平面俯視絕緣膜GI以及多晶矽膜GE被除去之區域被開口之光阻層PHR的圖案。
參照圖11，以圖10的光阻層PHR的圖案作為光罩並對於上述之絕緣膜GI以及多晶矽膜GE執行通 常的蝕刻，形成閘極絕緣膜GI以及閘極電壓施加部GE。
其次，在上述之(為了形成閘極絕緣膜GI等 而採用之)光阻層PHR被除去之後，利用通常的照相製版技術，形成平面俯視低濃度n型區域NNR被形成之區域以及平面俯視跟閘極電壓施加部GE重疊之區域被開口之光阻層PHR的圖案。
參照圖12，利用離子注入法，將例如磷(P) 之不純物離子用50keV以上200keV以下之能量從主表面MS的上方注入。結果，形成低濃度n型區域NNR。
其次，在上述之(為了形成低濃度n型區域 NNR而採用之)光阻層PHR被除去之後，在主表面MS的幾乎全面，以覆蓋閘極電壓施加部GE等的上側面之方式，利用例如CVD法堆積矽氧化膜。此矽氧化膜的厚度最好是30nm以上300nm以下。之後，藉由蝕刻該矽氧化膜，以覆蓋閘極電壓施加部GE以及閘極絕緣膜GI的側面之方式形成側壁絕緣膜SW。利用以上形成閘極電極G。
參照圖13，利用通常的照相製版技術，形成 平面俯視n型不純物區域NR形成之區域被開口之光阻層PHR的圖案。
參照圖14，利用離子注入法，將例如砷(As)之不純物離子用30KeV以上70keV以下之能量從主表面MS的上方注入。結果，形成n型不純物區域NR。利用以上，形成取出高耐壓nMOSFET的汲極電極D 及源極電極S之(n型)不純物區域，和取出高耐壓pMOSFET的基極電位B之(n型)不純物區域。
再者，在上述之(為了形成n型不純物區域 NR而採用之)光阻層PHR被除去之後，利用通常的照相製版技術，形成平面俯視p型不純物區域PR形成之區域被開口之光阻層PHR的圖案。之後，利用離子注入法，將例如氟化硼(BF2)不純物離子用20keV以上60keV以下的能量從主表面MS的上方注入。結果，再度參照圖2，形成p型不純物區域PR。利用以上，形成取出高耐壓pMOSFET的汲極電極D及源極電極S之(p型)不純物區域、和取出高耐壓nMOSFET的基極(base)電位B之(p型)不純物區域，形成p型電晶體PTR以及n型電晶體NTR。
又，在利用上述之離子注入法注入不純物、 形成各區域之後，立刻藉由執行通常的熱處理，使被形成的各區域成為安定的狀態。此外，各圖雖未圖示，利用上述的各步驟，不僅形成高耐壓pMOSFET及高耐壓nMOSFET，也同時形成構成圖1的低電壓邏輯電路等之MOSFET之各構成要素。
其次，邊參照本實施型態之關聯技術之圖 15，邊針對本實施型態之作用效果加以說明。
參照圖15，在本實施型態之關聯技術之圖15 之高耐壓類比I/O電路的形成區域，係與圖2同樣地具有高耐壓pMOSFET與高耐壓nMOSFET。但是，圖15，就 取出p型電晶體PTR的汲極電極D之p型不純物區域PR之正下面並未配置局部n型埋入區域RBN之點而言，圖15之構成並不同於圖2之構成。但是，在其他點而言，圖15之構成係與圖2之構成同樣，因而，針對在圖15與圖2同樣的構成要素附以同樣的參照圖號，而不重複其說明。
圖15之構成，與上述之本實施型態同樣地， n型埋入層NI、局部n型埋入區域RBN、n型井區域LNW、高耐壓用p型漂移層HPDF等全部利用離子注入法而被形成。因此，相較於例如以上述公報(專利文獻1)之方式利用磊晶成長形成半導體層之場合，更能夠減低製造成本。
不過，如圖15所示方式，該構成在並列於圖 的上下方向之高耐壓用p型漂移層HPDF與其正下面的n型埋入層NI與其正下面的p型區域PSR之間會有寄生pnp雙極電晶體發生之疑慮。特別是，在從馬達等往取出汲極電極D之區域讓逆再生電流一直流入之場合下，如果此寄生pnp雙極電晶體進行動作，上述逆再生電流的一部份會往相當於該雙極電晶體的集極(collector)之p型區域PSR(半導體基板SUB)一方流動形成漏電流，結果，有可能使該MOSFET周邊的元件誤動作、或讓p型電晶體PTR熱破壞。
為了抑制上述之往p型區域PSR一方(往圖 的下方)流動之漏電流，最好是將作為該雙極電晶體的基 極進行動作之n型埋入層NI予以高濃度化，或增加n型埋入層NI的(圖的上下方向的)厚度。這些係能夠藉由增加n型埋入層NI的離子注入量、或將n型埋入層NI做成多段注入而實現。但是，如果在圖15之構成做成上述之處置，反而替代p型電晶體PTR的寄生電晶體的影響減少，而促進供取出n型電晶體NTR的源極電極S用之n型不純物區域NR及低濃度n型區域NNR、與其正下面的p型井區域LPW、進而與其正下面的n型埋入層NI之間所發生之寄生npn雙極電晶體的動作。這是作為該npn雙極電晶體的射極之n型埋入層NI之n型不純物的濃度變高或n型埋入層NI變厚的緣故。由於n型電晶體NTR之寄生雙極電晶體變得容易進行動作，所以，與上述同樣地，有可能使元件誤動作。
上述之問題，雖然能夠藉由例如僅將p型電 晶體PTR的n型埋入層NI增加厚度或增加不純物濃度而消除，但為了該方式，有必要追加準備1枚光罩，故而有可能使製造成本增加。
在此，如本實施型態(圖2)，藉由以與n型 埋入層NI相接之方式配置局部n型埋入區域RBN，在圖15之寄生pnp雙極電晶體容易進行動作之區域，使作為基極之n型不純物區域實質地增加厚度。因此，使該區域變得不易引起作為寄生pnp雙極電晶體之動作。從而，本實施型態之半導體裝置，能夠抑制起因於寄生雙極電晶體之動作所造成之周邊電路的誤動作以及p型電晶體PTR 之熱破壞。該效果，在局部n型埋入區域RBN是在取出高耐壓p型電晶體PTR的汲極電極D之區域(p型不純物區域PR以及高耐壓用p型漂移層HPDF)的正下面(在與取出汲極電極D之區域平面俯視重疊之位置)，以具有與取出汲極電極D之區域相同平面形狀之方式被配置之場合，會變得更加大。這是寄生雙極電晶體是藉由沿著圖2的上下方向依序配列p型區域、n型區域以及p型區域而被形成的緣故。
本實施型態之局部n型埋入區域RBN，尤其 是在半導體裝置為具備高耐壓pMOSFET與高耐壓nMOSFET，並且，高耐壓pMOSFET與高耐壓nMOSFET為共有同一層(在此為n型埋入層NI)之構成之場合下特別得以有助於利用。這是以上述方式，為了藉由增加高耐壓nMOSFET的n型埋入層NI之n型不純物的濃度以及n型埋入層NI的厚度以迴避在高耐壓nMOSFET有可能引起之不良情況(促進寄生npn雙極電晶體的動作)而採用本實施型態的緣故。
此外，本實施型態之局部n型埋入區域 RBN，係有關沿著主表面MS之方向中介高耐壓用p型漂移層HPDF(在圖2之高耐壓用p型漂移層HPDF的左側與右側)而被相對向配置著。以與n型井區域LNW接續之方式被配置。因此，例如在圖2的高耐壓用p型漂移層HPDF的下側所相接之p型區域PSR，並未將高耐壓用p型漂移層HPDF與n型埋入層NI相互接續。從而，能夠 抑制在高耐壓用p型漂移層HPDF與其正下面的n型埋入層NI之間讓漏電流(逆再生電流在往汲極區域流入時從高耐壓用p型漂移層HPDF往n型埋入層NI一方流動之電流)流動，且能夠抑制p型電晶體PTR的熱破壞、或抑制周邊電路的誤動作。
此外，以本實施型態之方式，藉由局部n型 埋入區域RBN是存在於比n型埋入層NI還要近主表面MS側，能夠讓高耐壓用p型漂移層HPDF與其正下面的n型埋入層NI之間的距離更加縮短。結果，能夠抑制在高耐壓用p型漂移層HPDF與其正下面的n型埋入層NI之間讓漏電流(逆再生電流在往汲極區域流入時從高耐壓用p型漂移層HPDF往n型埋入層NI一方流動之電流)流動，且能夠抑制p型電晶體PTR的熱破壞、或抑制周邊電路的誤動作。
再者，在本實施型態之製造方法，能夠藉由 高耐壓用p型漂移層HPDF與局部n型埋入區域RBN是採用同一光罩(時間上連續)而被形成，而削減該製造步驟所需要之時間與成本。此外，由於如上述方式局部n型埋入區域RBN與高耐壓用p型漂移層HPDF兩者之平面形狀為相同，並且，以平面俯視幾乎完全重疊之方式讓局部n型埋入區域RBN被配置在高耐壓用p型漂移層HPDF的正下面，所以，局部n型埋入區域RBN係能夠採用與高耐壓用p型漂移層HPDF同一光罩而容易地形成。
在此，如果與本實施型態相比較，例如上述 之公報，有必要準備另外1枚供形成埋入層用之專用的光罩，再以覆蓋埋入層之方式形成利用磊晶成長所形成之薄膜，因而，在製造步驟上需要較多的時間與成本。但是，在本實施型態，局部n型埋入區域RBN係能夠採用供形成高耐壓用p型漂移層HPDF用之光罩而形成。因此，由於並不需要上述公報之類的準備另外的光罩而大大地削減該製造步驟所需要之時間與成本。
如此方式將局部n型埋入區域RBN採用與高 耐壓用p型漂移層HPDF同一之光罩而形成之技術，讓局部n型埋入區域RBN欲在高耐壓用p型漂移層HPDF的正下面，在與高耐壓用p型漂移層HPDF平面俯視重疊之位置(以兩者成為同一平面形狀之方式)被形成成為可以實現。
(實施型態2)在圖7所示之步驟利用離子注 入法形成之局部n型埋入區域RBN，係能夠藉由改變該形成之條件，更加確實地抑制高耐壓pMOSFET(p型電晶體PTR)之寄生雙極電晶體的動作，以及伴隨此之往p型區域PSR的漏電流(基板漏電流)。
具體而言，藉由例如使供形成局部n型埋入 區域RBN用之離子注入之能量降低、或增加離子注入量，能夠更加確實地抑制寄生雙極電晶體的動作以及往p型區域PSR的基板漏電流。
圖16(A)的橫軸係表示(例如供形成局部n 型埋入區域RBN用之)離子注入之能量大小，縱軸表示p 型電晶體PTR之基板漏電流比例以及耐壓大小。在此，基板漏電流，係表示在馬達等成為逆再生狀態之場合下流入取出汲極電極D的p型不純物區域RP之電流之中、中介p型電晶體PTR的寄生雙極電晶體往半導體基板SUB的p型區域PSR一方漏洩之電流成分。
參照圖16(A)，如果離子注入之能量降低，則p型電晶體PTR之局部n型埋入區域RBN變厚。這時，由於作用為p型電晶體PTR之寄生雙極電晶體的基極之區域會變厚，所以能夠讓p型電晶體PTR作為雙極電晶體之功能降低，結果，使基板漏電流之比例降低。
圖16(B)的橫軸係表示(例如供形成局部n型埋入區域RBN用之)離子注入量，縱軸表示p型電晶體PTR之基板漏電流比例以及耐壓大小。
參照圖16(B)，如果離子注入量增加，則p型電晶體PTR之局部n型埋入區域RBN之不純物濃度提高。這時，由於作用為p型電晶體PTR之寄生雙極電晶體的基極之區域之不純物濃度提高，所以能夠讓p型電晶體PTR作為雙極電晶體之功能降低，結果，使基板漏電流之比例降低。
參照圖16(A)、(B)，在離子注入之能量降低之場合以及離子注入量增加之場合任一場合下都是p型電晶體PTR的耐壓降低。因此，可以期望因應該p型電晶體PTR被要求之做法而調整離子注入能量以及離子注入量。
又，也可以將本實施型態、與於實施型態1已說明之各構成上的特徵適宜地組合。
(實施型態3)參照圖17，本實施型態之高耐壓類比I/O電路之形成區域，係與圖2所示之實施型態1之高耐壓類比I/O電路之形成區域基本上具有同樣的構成。但是，在本實施型態，局部n型埋入區域RBN係在跟n型埋入層NI所對之主表面MS相反側、亦即圖2之下側(圖4之右側)，以與n型埋入層NI相接之方式被配置。從而，本實施型態之局部n型埋入區域RBN，係以被環繞在半導體基板SUB的p型區域PSR之方式(以被埋入之方式)配置著。
在本實施型態，也是利用與實施型態1基本上同樣的製造方法(參照圖5~圖14)形成所期望的半導體裝置。但是，在本實施型態，在實施型態1之圖7所示之步驟，最好是在形成局部n型埋入區域RBN時將注入磷(P)之不純物離子之能量設定為例如2.6MeV以上5MeV以下。這樣一來，就會在比實施型態1的圖7還要深的區域形成局部n型埋入區域RBN。
就以上之點而言，圖17之構成係異於圖2之構成。但是，在其他點而言，圖17之構成係與圖2之構成同樣，因而，針對在圖17與圖2同樣的構成要素附以同樣的參照圖號，而不重複其說明。
其次，針對本實施型態之作用效果加以說明。本實施型態，除了實施型態1之作用效果，還發揮以 下之作用效果。
在本實施型態，相較於實施型態1，局部n型 埋入區域RBN被配置在離開主表面MS之(更深的)區域。因此，本實施型態之局部n型埋入區域RBN，形成時之圖16(A)之離子注入能量會比實施型態1之局部n型埋入區域RBN還要高。從而，如圖16(A)之圖表所示，本實施型態之p型電晶體PTR，比實施型態1之p型電晶體PTR，前者耐壓提升之效果更加增大。
又，也可以將本實施型態、與於實施型態1~ 2已說明之各構成上的特徵適宜地組合。
(實施型態4)參照圖18，本實施型態之高 耐壓類比I/O電路之形成區域，係與圖2所示之實施型態1之高耐壓類比I/O電路之形成區域基本上具有同樣的構成。但是，在本實施型態，局部n型埋入區域RBN被配置於n型埋入層NI之內部。從而，本實施型態之局部n型埋入區域RBN，係在汲極電極D之p型不純物區域PR(以及高耐壓p型漂移層HPDF)的正下面，被配置在跟n型埋入層NI同一區域。
此場合下，由局部n型埋入區域RBN所形成 之不純物濃度成為最大之區域，變成是在n型埋入層NI的內部，再換言之，該不純物濃度成為最大之區域，係變成在有關圖的上下方向而跟n型埋入層NI相同位置(相同座標)。
在本實施型態，也是利用與實施型態1基本 上同樣的製造方法(參照圖5~圖14)形成所期望的半導體裝置。但是，在本實施型態，在實施型態1之圖7所示之步驟，最好是在形成局部n型埋入區域RBN時將注入磷(P)之不純物離子之能量設定為例如與形成n型埋入層NI時之離子注入的能量同等之2MeV以上3.5MeV以下。這樣一來，就會在比實施型態1的圖7還要深、比實施型態3的圖17還要淺的區域形成局部n型埋入區域RBN。
就以上之點而言，圖18之構成係異於圖2之 構成。但是，在其他點而言，圖18之構成係與圖2之構成同樣，因而，針對在圖18與圖2同樣的構成要素附以同樣的參照圖號，而不重複其說明。
其次，針對本實施型態之作用效果加以說 明。如以上方式，在本實施型態，局部n型埋入區域RBN是被形成在與n型埋入層NI同一位置。但是，就不純物濃度剖面圖來考慮，藉由局部n型埋入區域RBN之形成，相較於例如該局部n型埋入區域RBN並不存在之場合，取出汲極電極D之區域的正下面之n型不純物區域的厚度增加，或n型不純物的濃度提高。因此，本實施型態之局部n型埋入區域RBN也會發揮與其他實施型態同樣的上述效果。
又，也可以將本實施型態、與於實施型態1~ 3已說明之各構成上的特徵適宜地組合。
以上根據實施型態具體說明根據本案發明人 所進行的發明，但本發明並不以上述實施型態為限，在不逸脫其要旨的範圍內當然可進行種種的變更。
SUB‧‧‧半導體基板
LNW‧‧‧p型井區域
NI‧‧‧n型埋入層
PSR‧‧‧p型區域
NR‧‧‧n型不純物區域
B‧‧‧基極電位
LS‧‧‧元件分離絕緣膜
PR‧‧‧p型不純物區域
S‧‧‧源極電極
SW‧‧‧側壁絕緣膜
PTR‧‧‧p型電晶體
G‧‧‧閘極電極
GI‧‧‧閘極絕緣膜
GE‧‧‧閘極電壓施加部
D‧‧‧汲極電極
NTR‧‧‧n型電晶體
NNR‧‧‧低濃度n型區域
LPW‧‧‧p型井區域
HPDF‧‧‧高耐壓用p型漂移(drift)層
RBN‧‧‧局部n型埋入區域
IV‧‧‧不純物濃度之濃度剖面圖

Claims (13)

  1. 一種半導體裝置，在具有主表面、並且內部具有p型區域之半導體基板，具有高耐壓p通道型電晶體之半導體裝置，其特徵係前述高耐壓p通道型電晶體為具備：前述半導體基板內之被配置在前述p型區域的前述主表面側之第1n型半導體層，前述p型區域上之被形成在前述主表面之、供取出汲極電極用之第1p型不純物區域，前述p型區域上之被形成在前述主表面之、供取出源極電極用之第2p型不純物區域，與被配置在前述第1p型不純物區域之正下面、被配置成跟前述第1n型半導體層相接之局部n型埋入區域。
  2. 如申請專利範圍第1項記載之半導體裝置，其中，在前述半導體基板進而具有高耐壓n通道型電晶體；前述高耐壓n通道型電晶體係包含做成跟前述高耐壓p通道型電晶體的前述第1n型半導體層同一層之第2n型半導體層。
  3. 如申請專利範圍第1項記載之半導體裝置，其中，前述局部n型埋入區域，係具有平面俯視與前述第1p型不純物區域重疊且具有相同平面形狀。
  4. 如申請專利範圍第1項記載之半導體裝置，其中，前述高耐壓p通道型電晶體係在前述半導體基板被形成複數個；前述高耐壓p通道型電晶體，係包含以環繞前述第2p型不純物區域之方式被形成在前述主表面之n型井區域；前述局部n型埋入區域，係將關於沿著前述主表面之 方向中介著前述第1p型不純物區域而被相對配置著的前述n型井區域彼此加以接續。
  5. 如申請專利範圍第1項記載之半導體裝置，其中，前述局部n型埋入區域係存在於比前述第1n型半導體層還要接近前述主表面側。
  6. 如申請專利範圍第1項記載之半導體裝置，其中，前述局部n型埋入區域係存在於前述第1n型半導體層的內部。
  7. 如申請專利範圍第1項記載之半導體裝置，其中，前述局部n型埋入區域係存在於比前述第1n型半導體層還要接近前述p型區域側。
  8. 如申請專利範圍第1項記載之半導體裝置，其中，前述局部n型埋入區域係利用離子注入法而被形成。
  9. 一種半導體裝置之製造方法，在具有主表面、並且內部具有p型區域之半導體基板，具有高耐壓p通道型電晶體之半導體裝置之製造方法，其特徵係形成前述高耐壓p通道型電晶體之步驟為具備：準備具有主表面、並且內部具有p型區域之半導體基板之步驟，在前述半導體基板內之前述p型區域的前述主表面側，形成第1n型半導體層之步驟，在前述p型區域上之前述主表面，形成供取出汲極電極用之第1p型不純物區域之步驟，在前述p型區域上之前述主表面，形成供取出源極電極用之第2p型不純物區域之步驟，與在前述第1p型不純物區域的正下面，以跟前述第1n型半導體層相接之方式形成局部n型 埋入區域之步驟等；形成前述第1p型不純物區域之步驟與形成前述局部n型埋入區域之步驟係被做成採用同一遮罩。
  10. 如申請專利範圍第9項記載之半導體裝置之製造方法，其中，在前述半導體基板進而具有包含跟前述高耐壓p通道型電晶體的前述第1n型半導體層做成同一層之前述第2n型半導體層之高耐壓n通道型電晶體；形成前述高耐壓n通道型電晶體之前述第2n型半導體層之步驟係與形成前述高耐壓p通道型電晶體之前述第1n型半導體層之步驟被設為同時。
  11. 如申請專利範圍第10項記載之半導體裝置之製造方法，其中，前述局部n型埋入區域係利用離子注入法而被形成。
  12. 如申請專利範圍第10項記載之半導體裝置之製造方法，其中，前述第1p型不純物區域係利用離子注入法而被形成。
  13. 如申請專利範圍第10項記載之半導體裝置之製造方法，其中，前述第1n型半導體層係利用離子注入法而被形成。
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