TW201340136A - 積體電路裝置用的集成電感器 - Google Patents

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Abstract

使用本體穿孔，在積體電路中形成三維電感器，本體穿孔穿過晶粒的本體及接觸晶粒的前側上之一或更多個金屬互連層並且結束於晶粒的背側上。在另一實施例中，本體穿孔穿過配置在晶粒的本體中的插塞中的介電材料。在另一態樣中，藉由耦合使用本體穿孔所形成的多個電感器，以形成變壓器。在又另一態樣中，三維電感器包含由晶片上金屬化層及配置在金屬化層之間的絕緣層中的導電層穿孔的堆疊形成的導體。說明其它實施例。

Description

積體電路裝置用的集成電感器
本發明係有關於積體電路裝置用的集成電感器。
積體電路典型上包含已被整合於通常被稱為晶粒的半導體材料件之各式各樣的主動及被動電路元件。晶粒最終可被全部或部份地膠封入封裝組件中，而封裝組件常常包含陶瓷或塑膠基板，但是，也可以使用其它材料。封裝組件以機器方式來支撐及保護常常是相當容易碎裂的晶粒。
這些封裝組件經常經由它們的第二階互連而被附接至印刷電路板，第二階互連常常是沿著封裝組件的外部而配置之接腳、球體、或其它連接器。常常可藉由銲接或其它連接技術而將封裝組件直接附接至印刷電路板。在某些應用中，封裝組件不會被直接連接至印刷電路板。反而是，中介器(interposer)或插座(socket)或其它裝置可提供介於封裝組件與印刷電路板之間的中間連接。
封裝組件的導體典型上在印刷電路板(或是中介器或插座)、與封裝組件之內的積體電路或電路之各式各樣的輸入及輸出之間設置分開的電連接端子。積體電路晶粒常常具有例如銲材凸塊等電連接器以便機械地及電性地連接積體電路晶粒至封裝基板。依此方式，可藉由使各式各樣的積體電路封裝組件連接至印刷電路板以形成電子系統。有關此點，封裝組件可被視為空間轉換器，其將矽晶粒側 上數十微米等級之很精密的間距轉換成印刷電路板側上的數佰微米。
在例如高頻電路，低雜訊及功率放大器、混合器、電壓控制振盪器(VCO)、功率轉換及雜訊匹配網路、用於降低電磁干擾(EMI)的電路、用於配電給電路的功率轉換器(包含直流對直流、交流對交流、直流對交流、及交流對直接轉換器)、以及時脈電路等許多微電子應用中，常常使用電感器。此外，其它應用包含例如被使用於諸如蜂巢式電話、無線數據機等無數的無線裝置、及其它型式的通訊設備中的射頻(RF)電路。
電感器是以能夠將能量儲存在與導體相鄰及/或部份地在導體內部之磁場中的方式來予以成形的導體。已知有各種不同設計的電感器。電感器的一般形狀包含平面及多層的螺旋、螺線及彎曲狀。因此，電感器典型上具有一或更多個「圈(turn)」，其將流經導體之每一圈的電流所感應的磁通量集中在由電感器線圈所界定的中央區域中。此中央區域典型上被稱為電感器芯。常常可藉由將例如鐵、不銹鋼、或其它鐵電材料等導磁材料設於電感器芯部之內或是與導體相鄰的其它區域之內及在磁場之內，而使得電感器與導磁材料彼此磁性地耦合，以增加電感器的電感。也可以藉由增加電感器的圈數來增加電感。
在某些應用中，離散的電感器被直接附接至印刷電路板。在其它應用中，電感器被嵌入於印刷電路板中或是集成於積體電路晶粒的半導體基板上或之中。在具有多個金 屬互連層的晶粒基板中，電感器的線圈可以被嵌入於各層中。在又其它應用中，電感器被嵌入於支撐及保護積體電路晶粒的封裝基板中。在具有多個累積層的封裝基板中，電感器的線圈可以被嵌入於各層中。
積體電路典型上具有許多金屬互連層，所有這些互連層藉由奈米尺寸的穿孔而互連。先進的積體電路可具有超過十層的互連金屬層。這些典型上被稱為M1、M2、...M10等等，其中，M1是最接近電晶體的金屬層，而M10(或是更高的)是最接近封裝組件的金屬層。在本發明的一個態樣中，並且如下更詳細地說明般，使用導電的本體穿孔(through-body-via)，在積體電路晶粒中形成三維電感器，該本體穿孔穿過晶粒本體並且接觸晶粒的前側上之金屬互連層M1、M2...的其中之一或更多且終止於晶粒的背側上。此種本體穿孔的實例是形成在主要包括結晶矽之晶粒的矽塊中的矽穿孔(silicon-body-via)。矽穿孔從晶粒的前側至晶粒的背側穿過晶粒的本體。依據本說明的本體穿孔可被形成在且穿過其它型式的半導體晶粒之半導體材料塊中。
配置在晶粒的前側或背側之導體係定位成電耦合本體穿孔的端部以形成三維電感器或是電感器的線圈。配置在晶粒的前側或背側之額外的電感器係定位成將電感器的多個線圈電耦合在一起。其它電感器提供輸入/輸出線給三 維電感器。
在一個實施例中，本體穿孔可以被形成為穿過晶粒的本體的半導體材料。在另一實施例中，晶粒的本體的半導體材料的一部份係由電材料插塞所取代，以致於本體穿孔穿過配置在晶粒的本體中的插塞中的介電材料。
在又另一實施例中，藉由耦合使用本體穿孔所形成的多個電感器，以形成變壓器。因此，舉例而言，二圈的本體穿孔電感器可以被耦合至第二個二圈的本體穿孔電感器，以形成變壓器。
在仍又另一態樣中，依據本說明的三維電感器包含由晶片金屬化層上的堆疊所形成的導體及配置在金屬化層之間的絕緣層中的導電本體穿孔。這些金屬化層的堆疊及穿孔層可被用來電耦合三維導體的本體穿孔至電感器的其它導體或是至積體電路的部份。
圖1-3顯示依據本發明的三維電感器100的實例。電感器100包含線圈110a(圖2)、110b、110c(圖3)，各線圈110a、110b、110c具有二個大致上垂直的、平行的、導電的本體穿孔112，本體穿孔112從晶粒的前側122a(圖3)至晶粒120的背側122b穿過晶粒120的本體114。各本體穿孔112的形狀是大致圓柱狀的(三維的)且藉由在圓柱狀通路中沈積導電金屬而被形成的，圓柱狀通路係從晶粒的前側122a通至晶粒120的背側122b。
在圖1及2中，為了清楚起見，省略晶粒120的半導體材料125(圖3)。如圖3中所示，障壁/襯墊層124及 在本體114中的通路的壁上、以及在本體114的半導體材料125與本體穿孔112的導電材料之間，沈積適當的障壁或襯墊(或二者)材料，而形成屏障/襯墊層124。舉例而言，此障壁/襯墊層124的實例是例如二氧化矽等介電層。可知，可以視特定應用而使用其它材料。
各線圈110a、110b、110c包含形成為晶粒120的前側122a上的金屬跡線之水平串聯導體127，以將電感器線圈的二個垂直本體穿孔112串聯地耦合。各本體穿孔112的前側端126(圖3)藉由形成在晶粒的前側122a上的金屬化及絕緣層中的導體堆疊128而被電連接至串聯導體127。圖3的剖面視圖未依比例繪製，在晶粒120的前側122a上的金屬化及絕緣層係遠薄於晶粒120的本體114，且太薄而未被顯示於圖1的視圖中。可知，在某些應用中，舉例而言，藉由延伸本體穿孔112至延伸經過晶粒的前側122a上的金屬化及絕緣層，可省略形成在晶粒的前側122a上的金屬化及絕緣層中的導體的堆疊128。
藉由晶粒120的背側122b上的金屬化跡線所形成的橋接導體130，線圈110a和110b係串聯地電耦合。類似地，線圈110b及110c藉由晶粒120的背側122b上的金屬化跡線所形成的橋接導體130來予以串聯地電耦合。
可以瞭解，能有一個以上的背側金屬化層。在一個實施例中，這些層的其中之一是很厚的層(舉例而言，10微米或更大)，以確保用於高Q因數電感器繞組的低電阻，而為了矽背側上的一般互連目的，第二層可以更薄。因 此，橋接導體130係由很厚的層所形成，此很厚的層是背側上的其它金屬化層的數倍厚且電阻比背側上的其它金屬化層實質上較低以降低電感器的電阻。此厚的橋接金屬層也被嵌入於矽基板中而使得其上表面與結晶矽基板的背側齊平。在此情況中，絕緣屏障係設置成圍繞金屬線的三個嵌入表面以防止金屬線與結晶矽之間的直接接觸，使得不會將金屬線短路至基板。
在所示的實施例中，電感器100具有二又四分之三圈且大致上是長方螺旋形。可以瞭解的是，電感器的線圈數數目可視特定應用而改變。舉例而言，具有1-4圈的電感器適合十億赫茲範圍之非常高頻的應用。也可以使用其它頻率範圍及圈數。
也可以瞭解的是，電感器100可以採用各種不同的形狀。舉例而言，可視特定應用而定，電感器100在三維本體穿孔112的二維陣列中具有螺旋或彎曲狀或者具有三維本體穿孔112的三維陣列。
在顯示的實施例中，晶粒120的本體114包含矽晶粒120的結晶矽塊部以及形成於晶粒120上的積體電路之摻雜的半導體區。但是，可以瞭解的是，在某些實施例中，例如在矽中介器中，舉例而言，晶粒120缺乏任何主動組件。晶粒120的前側122a係由本體114的前側所支撐，且包含由沈積的絕緣層所分離的沈積的金屬化層，其中，形成為穿過絕緣層的通孔被用來互連積體電路的金屬化層。晶粒120的背側122b係由本體114的背側所支撐， 並且，類似地包含由沈積的絕緣層所分離的沈積的金屬化層，其中，形成在金屬化層中且穿過絕緣層的導體被用來再分送訊號至晶粒120上的積體電路或是再分送來自晶粒120上的積體電路之訊號。
如同先前所述般，形成在晶粒的前側122a上的沈積金屬及絕緣層中的導體之堆疊128將各本體穿孔112的前側端126電耦合至導體100的串聯導體127。在所示的實施例中，各堆疊128包含交替層的導電金屬板140(圖3、3a)及導電金屬層穿孔142。各導電金屬板可被形成於金屬化層中。各層導電金屬層穿孔142可以被形成在分離之相鄰的金屬化層之絕緣層中。交替層的導電金屬板140及導電金屬層穿孔142係彼此電連接以使電流在各本體穿孔112的前側端126與電感器100的線圈的串聯導體127之間通過。
在堆疊128的各層中導電金屬板140或導電層穿孔142的大小及數目視用於界定晶粒的前側122a上的金屬化及絕緣層中的特徵之製程而定，也視所需的堆疊128的電阻而定。為了簡明起見，圖3a顯示以三乘三陣列而被配置在下方導電金屬板140上的導電金屬層穿孔142之層的上視圖。但是，對於界定奈米級基礎的特徵之製程，導電金屬板140或是堆疊128的各層中的導電金屬層穿孔142的數目可以視堆疊128的所需電阻及電流額定而為數佰、數千或更多。
各線圈110a、110b、110c包含形成為晶粒120的前 側122a上的金屬跡線之水平串聯導體127，以將電感器線圈的二個垂直本體穿孔112串聯地耦合。各本體穿孔112的前側端126(圖3)藉由形成在晶粒的前側122a上的金屬化及絕緣層中的導體堆疊128而被電連接至串聯導體127。
如同圖2中所見般，藉由晶粒120的背側122b上的金屬化跡線所形成的橋接導體130，線圈110a和110b的一對本體穿孔112之背側端150被串聯地電耦合。類似地，線圈110b及110c的一對本體穿孔112的背側端150藉由晶粒120的背側122b上的金屬化跡線所形成的橋接導體130而被串聯地電耦合。
參考圖1-2，線圈110a之本體穿孔112的背側端150係電耦合至晶粒120的背側122b上的金屬化跡線所形成的輸入/輸出導體160a、162a。類似地，線圈110c的本體穿孔112的背側端150(圖3)係電耦合至晶粒120的背側122b上的金屬化跡線所形成的輸入/輸出導體160b、162b。輸入/輸出導體的金屬化跡線可以被形成在晶粒120的背側122b上的一或更多個再配送層中。這些層的其中之一可以被製得很厚(10微米或更大)以降低電感器電阻並因而增進Q因數。此厚的橋接金屬層也被嵌入於矽基板中，使得其上表面與結晶矽基板的背側齊平。在此情況中，圍繞金屬線的三個嵌入表面之絕緣屏障能夠防止金屬線與結晶矽之間的直接接觸，以致於不使金屬線短路至基板。
使用輸入/輸出導體160a、160b、162a、162b，電感器100被電耦合至晶粒120的外部之裝置。而且，電感器可以被電耦合至例如晶粒120的前側122a上的積體電路等裝置。舉例而言，在再配送層中的互連導體164(圖3)被電耦合至互連本體穿孔166(圖1)，互連本體穿孔166藉由類似於堆疊導體128的堆疊導體而被耦合至形成在晶粒120的前側122a上的一或更多個裝置。替代的輸入/輸出導體160a、160b、162a、162b可以被配置在前側122a上且將導體經由晶片堆疊128而電耦合至晶粒120的前側122a上的積體電路或是其它組件。
電感器100具有由線圈110a、110b、110c所界定的芯部170，使得線圈110a、110b、110c可被視為纏繞於芯部170周圍。在所示的圖3的實施例中，芯部170主要由設在線圈110a、110b、110c的內部中之本體114的結晶矽材料塊所形成。芯部170的小部份包含襯墊層124的介電材料及小部份的前側和背側。可以瞭解的是，在其它實施例中，舉例而言，芯部170主要由包含介電及鐵磁材料的許多其它材料所製成，或是為空氣芯部。
在本說明的另一態樣中，多個電感器100可由本體穿孔112所形成，並且被電耦合在一起以形成一或更多個變壓器，變壓器將電能從一個電感器100感應地耦合至另一個電感器100。在感應耦合中，在可被視為主繞組之一個電感器100中變化的電流在變壓器的芯部中產生變化的磁場或磁通量並因而產生經過被視為二次繞組之其它電感器 100之變化的磁場。在二次繞組中，此變化磁場感應變化的電動勢(EMF)、或「電壓」。藉由適當的選取主及二次繞組之間的線圈比例，變壓器允許交流(AC)電壓能夠被「升壓」或「降壓」。
舉例而言，圖4顯示1：1圈變壓器200的背側視圖(為了清楚起見，省略半導體材料)，變壓器200包含第一電感器、及第二電感器，第一電感器包括由本體穿孔112所形成的線圈210a、210b，第二電感器包括由本體穿孔112所形成的線圈210c、210d。電感器的線圈以210a、210c、210b、210d的次序而被交錯及感應地耦合在一起，使得在變壓器200的其它電感器中感應被導入於一個電感器中的訊號。
類似於圖3中所示的芯部170，變壓器200的感應耦合的電感器共用共同的芯部。因此，感應耦合的電感器的芯部主要是設置在線圈210a、210c、210b、210d的內部中的本體114的結晶矽材料塊。可以瞭解的是，在其它實施例中，舉例而言，感應耦合的電感器200a、200b的芯部係由包含介電或鐵磁材料的其它材料所製成，或是為空氣芯部。
圖5顯示2：2圈變壓器220的背側視圖(為了簡明起見，省略半導體材料)，變壓器220包含第一電感器、及第二電感器，第一電感器包括由本體穿孔112所形成的線圈230a、230b、230c，第二電感器包括由本體穿孔112所形成的線圈230d、230e、230f。變壓器220的線圈以 230a、230d、230b、230e、230c、230f的次序而被交錯及感應地耦合在一起，使得在變壓器220的其它電感器中感應被導入於一個電感器中的訊號。
圖6a-6d顯示依據本說明的一個實施例之製造電感器100的操作。此製程流程被簡化且僅用於說明目的。在本實施例中，在完成晶片的前側處理之後，形成本體穿孔。在圖6a中，晶粒120被顯示為在形成本體穿孔112之前具有矽塊本體114。前側122a的複數個沈積層分別包含交替堆疊的金屬化及介電層300、128。金屬堆疊也包含多個最後的厚金屬層，這些最後的厚金屬層形成低電阻串聯電感器127以完成繞組。介電導體堆疊以低電阻電連接串聯導體127與尚未被形成的本體穿孔112。
如圖6a&b中所示，介電層302係沈積在晶粒的背側上。此層與晶片上互連堆疊128相對齊地圖案化成，然後，將曝露的矽蝕刻以形成與晶片上互連堆疊128對齊的孔或通道310。各孔319開始於晶粒120的背側122b，穿過背側介電層302及本體114而至在孔310的底部處之晶片上互連堆疊128。藉由蝕刻、鑽孔或任何其它適合的材料移除處理，以形成孔310。
如圖6c中所示般，在沈積本體穿孔112的金屬材料之前，適當的襯墊/屏障層322可以被沈積在各孔310中。在所示的實施例中，襯墊層322係由例如二氧化矽等介電材料所形成以使本體穿孔112的導體與本體114的半導體材料絕緣。可瞭解的是，可以視特定應用而使用任何 適當的材料。
襯墊層322並未延伸於晶片上互連堆疊128的頂部之上，而留下晶片上互連堆疊128的頂部被曝露出。如圖6d所示，襯墊孔310接著可由適當的導體材料324來予以填充而形成導電的本體穿孔。本體穿孔112的前側端126與下方晶片上互連堆疊128電接觸。複數個連接的導體線圈的一對本體穿孔112的背側端150藉由晶粒120的背側122b上的介電層302中的金屬化跡線所形成的橋接導體130而被串聯地電耦合(圖6e)。此外，線圈的本體穿孔112的背側端150被電耦合至晶粒120的背側122b上的金屬化跡線所形成的輸入/輸出導體160a、160b。在各線圈的各對本體穿孔112的前端處之複數個晶片上互連堆疊128藉由晶粒120的前側122a上的介電層300上或之中的金屬化跡線所形成的串聯導體127而被耦合(圖6f)。
圖7及8顯示依據替代實施例之電感器400，其中，絕緣體材料的大致長方形部或是插塞402a、402b取代從本體114移除的半導體材料。此外，本體穿孔112(圖8)被形成於絕緣體插塞402a、402b中而取代本體114的矽材料塊。在圖7、8的實施例中，第一列410a的本體穿孔112被形成於絕緣體插塞402a中，第二列410b的本體穿孔112被形成於絕緣體插塞402b中。絕緣體插塞402a、402b的方向為橫越電感器400的繞組或是線圈110a、110b、110c。相信可藉由在絕緣體材料中而不是在本體114的半導體材料塊中形成本體穿孔以增進電感器 400的電性能。此外，相信用於具有本體穿孔的電感器之製造技術在某些應用中可以被簡化。
圖9及10顯示依據替代實施例的電感器440，其中，絕緣體材料的大致長方形部或插塞442取代從本體114移除的半導體材料。在本實例中，單一絕緣體插塞442與電感器440在尺寸上是相稱的。舉例而言，對於0.6 nH的電感器，插塞422的剖面面積約為50乘50微米。可視特定應用而使用其它尺寸。
在圖9、10的實施例中，電感器440的所有本體穿孔112被形成在絕緣體插塞442中，而非被形成在本體114的矽材料塊中。雖然插塞402a、402b、442顯示為大致上長方形的，但是，可以瞭解的是，取代電感器結構之內的半導體材料之絕緣體材料的插塞可以視特定應用而具有其它形狀。除了在本實施例中之外，插塞的高度被假定為接近結晶矽基板的厚度。但是，可瞭解的是，高度可以小於基板厚度且僅有部份厚度的矽被移除。這可由製造細節指定。在此情況中，部份磁通量將經過插塞及部份經過結晶矽。用於部份矽移除的電感器Q因數將小於全矽移除，但是仍然高於無矽移除。
相信移除電感器400、440的矽穿孔112佔據的空間中的某些或全部矽能減輕渦流電流損耗，結果，增加電感器400、440的電性能。舉例而言，相信以代換矽穿孔的附近中的半導體之絕緣體，可以增進品質因數、自共振頻率(SRF)、及耦合係數。
圖11及12顯示例如電感器400、440等電感器的電磁作用的模擬結果，其中，相較於例如電感器100，圍繞本體穿孔的矽已由二氧化矽來予以完全或部份地取代，在電感器100中，本體穿孔穿過晶粒本體的矽部份而不是穿過配置於晶粒本體中的絕緣體插塞。因此，圖線450a繪出電感器之頻率的函數之模擬品質因數，所述電感器類似於本體穿孔穿過晶粒本體的矽部份而不是穿過配置於晶粒本體中的絕緣體插塞之電感器100。圖線450b繪出電感器之頻率的函數之模擬品質因數，所述電感器類似於圍繞本體穿孔的矽已由類似於插塞402a、402b的一對二氧化矽插塞所取代之電感器400。圖線450c繪出電感器之頻率的函數之模擬品質因數，所述電感器類似於圍繞本體穿孔的矽已由類似於插塞442的大二氧化矽插塞所完全取代之電感器440。
在圖11及12的模擬中，相較於本體穿孔穿過晶粒本體的矽部份之電感器的圖線450a，圖線450c顯示圍繞本體穿孔的矽完全由大二氧化矽插塞所取代之電感器的品質因數有接近三倍的增進。圖線450b顯示圍繞本體穿孔的矽部份由一對二氧化矽插塞所取代之電感器的中間品質因數。但是，如圖12中所示，發現電感值的改變在圖11的模擬中是可忽略的。在模擬中，根據0.63 nH的電感器，取得的電感密度是252 nH/mm2。可瞭解的是，可視特定的應用，而在RF及其它頻率範圍中取得其它電感及電感密度。
圖13a-13d顯示依據本發明的一個實施例之製造電感器400的操作。此製程流程被簡化且僅用於說明目的。在本實施例中，在完成晶片的前側處理之後，形成本體穿孔及插塞。類似於圖6a，圖13a顯示在形成本體穿孔112之前具有矽塊本體114之晶粒120。前側122a的複數個沈積層分別包含介電及金屬導體堆疊的交替層300和128。金屬堆疊也包含多個最後的厚金屬層，這些最後的厚金屬層形成低電阻串聯電感器127以完成繞組。介電導體堆疊以低電阻連接串聯導體127與尚未被形成的本體穿孔112。
如圖13a、13b中所示，介電層302被沈積在晶粒的背側上。此層被圖案化以使要被移除的矽曝露出，在形成本體穿孔112之前，此曝露出的矽被蝕刻以形成本體114的矽塊中的穴部500(圖13b)。如同所示，此穴部延伸經過矽基板的全部厚度。可以瞭解的是，穴部的深度小於矽基板的全部厚度，且這可由製造細節來予以指定。以介電絕緣體材料來填充穴部500(圖13c)以形成例如插塞402a等插塞。以類似方式，形成插塞402b(圖7、8)。與晶片上互連堆疊128對齊地形成孔或通道510(圖13d)。各孔510開始於晶粒120的背側122b，穿過背側介電層302及本體114的絕緣體插塞402a而至在孔510的底部處之晶片上互連堆疊128。藉由蝕刻、鑽孔或任何其它適合的材料移除處理，以形成孔510。由於插塞402a係由介電材料所製成，所以，在某些應用中可省略襯墊或屏障，而在某些應用中降低製造成本。
孔510使晶片上互連堆疊128的頂部被曝露出。如圖13e所示般，孔510接著可由適當的導體材料來予以填充或塗著以形成導電的本體穿孔112。本體穿孔112的前側端126與下方的晶片上互連堆疊128電接觸。複數個連接的導體線圈的一對本體穿孔112的背側端150藉由晶粒120的背側122b上的介電層302中的金屬化跡線所形成的橋接導體130而被串聯地電耦合(圖13f)。假使有一個以上的背側金屬互連層及橋接導體130是其它層的數倍以上厚之厚層時，則其被嵌入於矽基板中，而使得其上表面與結晶矽基板的背側齊平。在此情況中，絕緣屏障圍繞金屬線的三個表面以防止金屬襯墊與結晶矽之間的接觸，以致於不使金屬線短路至基板。此外，線圈的本體穿孔112的背側端150係電耦合至晶粒120的背側122b上的金屬化跡線所形成的輸入/輸出導體160a、160b。在各線圈的各對本體穿孔112的前端處之複數個晶片上互連堆疊128藉由晶粒120的前側122a上的介電層300上或之中的金屬化跡線所形成的串聯導體127而被耦合(圖13g)。
其它的實施例細節
所述技術可以被具體實施為方法、設備、電腦程式產品或是使用標準程式化及/或工程技術以產生軟體、韌體、或任何其組合之製造物件。包含可編程處理器、專用處理器、比較器或加法器/減法器或電路等晶粒上電路的輸出由晶粒上邏輯電路、韌體或軟體處理，或是由離開晶 片的邏輯電路、韌體或軟體、或其組合處理，以處理光學方式傳輸的資料。此處使用的「製造物件」一詞意指具體實施於硬體邏輯(例如，積體電路晶片、可編程閘陣列(PGA)、特定應用積體電路(ASIC)、等等)或是例如磁儲存媒體(例如，硬碟、軟碟、等等)、光學儲存器(CD-ROM、光碟、等等)、依電性及非依電性記憶體裝置(例如，EEPROM、ROM、PROM、RAM、DRAM、SRAM、韌體、可編程邏輯、等等)等電腦可讀取媒體中之碼或邏輯。
在電腦可讀取媒體中的碼係藉由處理器來予以存取及執行。「製造物件」或「電腦程式產品」包括媒體，碼被具體實施於媒體中。此外，「製造物件」、「電腦程式產品」包括硬體及軟體組件的組合，在硬體及軟體組件的組合中，碼被執行、處理、及執行。當然，習於此技藝者將瞭解，在不悖離本說明的範圍之下，可以對此配置作很多修改，並且，製造物件包括此技藝中習知的任何實體資訊攜帶媒體。
在某些應用中，具有本體穿孔的集成電感器實施例可以被具體實施於電腦系統中，電腦系統包含使資訊顯示在耦合於電腦系統之監視器或其它顯示器的視頻控制器、裝置驅動器及網路控制器，舉例而言，電腦系統包括無線通訊系統、平板電腦、智慧型電話、DVD或藍光播放器、桌上型電腦、工作站、伺服器、主電腦、膝上型電腦、手持電腦等電腦系統。替代地，舉例而言，具有本體穿孔的集 成電感器實施例可被具體實施於未包含視頻控制器、例如交換器、路由器等等、或是未包含網路控制器之計算裝置中。
顯示於圖6a-6f及13a-13g的操作顯示依某次序發生之某些事件。在替代實施例中，某些操作可以以不同次序來予以執行、修改或移除。此外，操作可以被加至上邏輯且仍然符合上述實施例。此外，此處所述的操作順序地發生或是某些操作被平行地處理。再者，以單一處理單元或是分散式處理單元來執行操作。
圖14顯示多個組件的電腦架構900的一個實施例，多個組件中的任一組件包括依據本發明的光子封裝組件。電腦架構包括此技藝中習知的計算裝置，例如主電腦、伺服器、個人電腦、工作站、膝上型電腦、手持電腦、電話裝置、媒體播放器、網路設備、虛擬裝置、儲存器控制器、等等。架構900包含處理器902(例如，微處理器)、記憶體904(例如，依電性記憶體裝置)、及儲存器906(例如，非依電性儲存器，例如磁碟機、光碟機、磁帶機、等等)。儲存器906包括內部儲存器裝置或是附接的或網路可存取的儲存器。以此技藝中習知的方式，將儲存器906中的程式載入記憶體904及由處理器902來予以執行。在某些實施例中，無線通訊單元907與例如蜂巢式電話、無線語音及資料網路、無線輸入/輸出裝置等等其它無線裝置通訊。架構又包含網路控制器或轉接器908以便能夠與網路通訊，網路可為例如網際網路、光纖通道 仲裁迴路、等等。此外，架構在某些實施例包含視頻控制器909以使資訊顯示在顯示監視器上，其中，視頻控制器909可以被具體實施於影像卡上或整合於安裝在主機板上的積體電路組件上。輸入裝置910用以提供使用者輸入給處理器902，並且，包含此技藝中熟知的鍵盤、滑鼠、觸控筆、麥克風、觸控感測顯示幕、或是任何其它致動或輸入機構。輸出裝置912能夠使資訊從處理器902或例如顯示監視器、印表機、儲存器等等其它組件被傳送出。
網路轉接器908可被具體實施於例如週邊組件互連(PCI)卡、快速PCI、或是某些其它I/O卡等網路卡上、或是在被安裝於主機板上的積體電路組件上。儲存器906包括內部儲存裝置或是附接的或網路可存取的儲存器。在儲存器906中的程式被載入於記憶體904中且由處理器902執行。電腦架構900的任一或更多個裝置包含具有設有如此處所述的集成電感器等一或更多個積體電路。
為了顯示及說明之目的，呈現各種實施例的前述說明。並非是竭盡性的或是限於此處揭示的精確形式。慮及上述揭示，很多修改及變異是可能的。
100‧‧‧三維電感器
110a‧‧‧線圈
110b‧‧‧線圈
110c‧‧‧線圈
112‧‧‧本體穿孔
114‧‧‧本體
120‧‧‧晶粒
122a‧‧‧前側
122b‧‧‧背側
124‧‧‧屏障/襯墊層
125‧‧‧半導體材料
126‧‧‧前側端
127‧‧‧串聯導體
128‧‧‧導體堆疊
130‧‧‧橋接導體
140‧‧‧導電金屬板
142‧‧‧層穿孔
150‧‧‧背側端
160a‧‧‧輸入/輸出導體
160b‧‧‧輸入/輸出導體
162a‧‧‧輸入/輸出導體
162b‧‧‧輸入/輸出導體
166‧‧‧本體穿孔
170‧‧‧芯部
200‧‧‧變壓器
210a‧‧‧線圈
210b‧‧‧線圈
210c‧‧‧線圈
210d‧‧‧線圈
220‧‧‧變壓器
230a‧‧‧線圈
230b‧‧‧線圈
230c‧‧‧線圈
230d‧‧‧線圈
230e‧‧‧線圈
230f‧‧‧線圈
300‧‧‧介電層
302‧‧‧介電層
310‧‧‧通道
322‧‧‧襯墊層
324‧‧‧導體材料
400‧‧‧電感器
402a‧‧‧絕緣體插塞
402b‧‧‧絕緣體插塞
442‧‧‧絕緣體插塞
500‧‧‧穴部
510‧‧‧通道
900‧‧‧電腦架構
現在參考圖式，其中，在整體圖式中，類似的代號代表對應的構件：圖1顯示依據本說明的一個態樣之具有本體穿孔的三維電感器的晶粒； 圖2是圖1的電感器的背側視圖；圖3a是圖1的電感器的晶片互連堆疊上的金屬層與層穿孔的上視圖；圖3是依據本說明的一個態樣之具有包含本體穿孔之三維電感器的晶粒之剖面視圖；圖4是依據本說明的一個態樣之具有變壓器的晶粒之金屬化圖案的背側說明，變壓器包含具有本體穿孔的三維電感器；圖5是依據本說明的替代實施例之包含具有本體穿孔的三維電感器的變壓器之背側視圖；圖6a-6f顯示依據本說明的一個態樣之用於製造具有本體穿孔的三維電感器之操作的一個實施例；圖7是依據本說明的電感器的替代實施例之背側視圖；圖8是具有圖7的電感器之晶粒的視圖；圖9是依據本說明的電感器的另一替代實施例之背側視圖；圖10是具有圖9的電感器之晶粒的視圖；圖11及12顯示依據本說明的一個態樣之具有本體穿孔的三維電感器的替代實施例的特徵模擬；圖13a-13g顯示依據本說明的一個態樣之具有本體穿孔的三維電感器的製造操作之另一實施例；以及圖14顯示依據本說明的一個態樣之具有三維電感器的系統的實施例，三維電感器具有本體穿孔。
100‧‧‧三維電感器
112‧‧‧本體穿孔
114‧‧‧本體
120‧‧‧晶粒
122b‧‧‧背側
126‧‧‧前側端
127‧‧‧串聯導體
130‧‧‧橋接導體
160a‧‧‧輸入/輸出導體
160b‧‧‧輸入/輸出導體
162a‧‧‧輸入/輸出導體
162b‧‧‧輸入/輸出導體
166‧‧‧本體穿孔

Claims (42)

  1. 一種方法，包括：在具有背側及前側的晶粒中形成以第一本體穿孔為基礎的電感器之第一線圈，該電感器第一線圈的形成步驟包括：形成從該晶粒的該前側至該晶粒的該背側穿過該晶粒的本體之第一及第二導電的本體穿孔，該第一及第二本體穿孔均在該晶粒的該前側具有前側端，並且該第一及第二本體穿孔均在該晶粒的該背側具有背側端。
  2. 如申請專利範圍第1項之方法，其中，該電感器第一線圈形成步驟又包含：形成第一串聯導體，該第一串聯導體係配置在該晶粒的該前側及該背側的其中之一並且將該第一及第二本體穿孔的端部電耦合在一起。
  3. 如申請專利範圍第2項之方法，包括：在該晶粒中形成以第一本體穿孔為基礎的電感器之第二線圈，該電感器第二線圈的形成步驟包括：形成從該晶粒的該前側至該晶粒的該背側穿過該晶粒的本體之第三及第四導電的本體穿孔，該第三及第四導電本體穿孔均在該晶粒的該前側具有前側端並且均在該晶粒的該背側具有背側端；以及形成第二串聯導體，該第二串聯導體係配置在該晶粒的該前側及該背側的其中之一並且將第三及第四本體穿孔導體電耦合在一起。
  4. 如申請專利範圍第3項之方法，又包括形成橋接導體，該橋接導體係配置在該晶粒的該前側及該背側的其中之一並且將該第一線圈的本體穿孔及該第二線圈的本體穿孔串聯地電耦合。
  5. 如申請專利範圍第1項之方法，其中，該第一及第二本體穿孔的形成步驟包含：形成從該晶粒的該前側至該晶粒的該背側穿過該晶粒的該本體之第一及第二穿透本體通道；以及在從該晶粒的該前側至該晶粒的該背側的該第一及第二穿透本體通道中，沈積導電金屬以形成該第一及第二導電的本體穿孔。
  6. 如申請專利範圍第5項之方法，其中，該第一及第二穿透本體通道的形成步驟包括從該晶粒的該前側至該晶粒的該背側之該晶粒的該本體中移除半導體材料塊；且其中，該第一及第二本體穿孔的形成步驟又包含在沈積該導體金屬於該穿透本體通道中之前在各穿透本體中沈積襯墊材料。
  7. 如申請專利範圍第5項之方法，其中，該第一及第二穿透本體通道的形成步驟包括：從該晶粒的該前側至該晶粒的該背側，從該晶粒的本體中移除半導體材料；以絕緣材料來取代被移除的半導體材料以便在該晶粒的本體之內形成絕緣材料的插塞；以及從該插塞中移除絕緣材料。
  8. 如申請專利範圍第7項之方法，其中，該導體的所有本體穿孔穿過單一的絕緣材料插塞。
  9. 如申請專利範圍第2項之方法，又包括在該晶粒的該前側上形成堆疊導體以用於各本體穿孔，包括：形成複數個導電金屬層的堆疊，該複數個導電金屬層被配置在該晶粒的該前側的複數個絕緣層所分開；以及在各絕緣層中形成複數個導電層穿孔，各層穿孔穿過絕緣層及電耦合該堆疊導體的相鄰金屬層。
  10. 如申請專利範圍第1項之方法，又包括在該晶粒的該前側上及該背側上沈積導電金屬層，其中，各本體穿孔延伸至及電接觸該晶粒的該前側上及該背側的至少一導電金屬層。
  11. 如申請專利範圍第4項之方法，又包括在該晶粒的該背側上形成複數個導電金屬層，該複數個導電金屬層包含具有第一厚度及第一電阻的第一導電金屬層以及具有第二厚度及第二電阻的第二導電金屬層，該第二厚度比該第一厚度至少厚數倍，該第二電阻係小於該第一電阻，其中，該橋接導體的形成步驟包含從該第二導電金屬層形成該橋接導體。
  12. 如申請專利範圍第1項之方法，又包括：在該晶粒的該前側之擴散區中形成複數個電晶體裝置；在耦合至該第一電感器及沈積在該晶粒的該背側之再配送層中的金屬層中，形成互連導體； 形成電耦合至該互連導體及在該晶粒的該前側上的該複數個電晶體裝置的至少其中之一的互連本體穿孔，其中，該第一電感器係電耦合至在該晶粒的該前側上的該複數個電晶體裝置的至少其中之一。
  13. 如申請專利範圍第1項之方法，又包括：變壓器形成步驟，包含在該晶粒中形成以第二本體穿孔為基礎的電感器的第一線圈；感應地耦合該等以第一及第二本體穿孔為基礎的電感器的該第一線圈，以致於在該晶粒中該等以第一及第二本體穿孔為基礎的電感器共用芯部。
  14. 如申請專利範圍第3項之方法，又包括：變壓器形成步驟，包含在該晶粒中形成以第二本體穿孔為基礎的電感器的第一及第二線圈；將該等以第一及第二本體穿孔為基礎的電感器的該第一及第二線圈相互纏繞，以致於該等以第一及第二本體穿孔為基礎的電感器感應地耦合在一起及共用在該晶粒中的芯部。
  15. 一種裝置，包括：半導體晶粒，具有本體、前側、背側、以及配置在晶粒中且具有第一線圈之以第一本體穿孔為基礎的電感器，該以第一本體穿孔為基礎的電感器包含從該晶粒的前側至該晶粒的背側穿過該晶粒的本體之第一及第二導電的本體穿孔，該第一及第二本體穿孔均在該晶粒的前側處具有前側端，並且，該第一及第二本體穿孔均在該晶粒的背側處 具有背側端。
  16. 如申請專利範圍第15項之裝置，其中，該第一電感器的第一線圈又包含第一串聯導體，該第一串聯導體係配置在該晶粒的該前側及該背側的其中之一並且將該第一及第二本體穿孔的端部電耦合在一起。
  17. 如申請專利範圍第16項之裝置，其中，該第一電感器又具有第二線圈，該第二線圈包括從該晶粒的該前側至該晶粒的該背側穿過該晶粒的本體之第三及第四導電的本體穿孔，該第三及第四本體穿孔均在該晶粒的該前側具有前側端並且均在該晶粒的該背側具有背側端，其中，該第二線圈又包含第二串聯導體，該第二串聯導體係配置在該晶粒的該前側及該背側的其中之一並且將第三及第四本體穿孔導體電耦合在一起。
  18. 如申請專利範圍第17項之裝置，其中，該第一導體又具有橋接導體，該橋接導體係配置在該晶粒的該前側及該背側的其中之一並且將該第一線圈的本體穿孔及該第二線圈的本體穿孔串聯地電耦合。
  19. 如申請專利範圍第15項之裝置，其中，該晶粒的該本體界定從該晶粒的該前側至該晶粒的該背側穿過該晶粒的該本體之第一及第二穿透本體通道；並且其中，該第一及第二導電的本體穿孔包括沈積在該第一及第二穿透本體通道中及從該晶粒的該前側延伸至該晶粒的該背側的導電金屬。
  20. 如申請專利範圍第19項之裝置，其中，該晶粒 的該本體包含形成該第一及第二穿透本體通道的壁之半導體材料，且其中，該本體又具有沈積在各本體穿孔通道中以及配置在各第一及第二導電本體穿孔的導電金屬與該第一及第二穿透本體通道的壁的半導體材料之間的絕緣襯墊材料。
  21. 如申請專利範圍第19項之裝置，其中，該晶粒的該本體具有界定穴部的半導體材料、以及配置在該半導材料的穴部中的絕緣材料插塞，且其中，該絕緣材料插塞界定穿過配置在該晶粒的該本體中的該絕緣材料插塞之該第一及第二穿透本體通道的至少一部份；並且其中，該第一及第二導電本體穿孔的至少一部份包括沈積在該絕緣材料插塞中的該第一及第二穿透本體通道中的導電金屬。
  22. 如申請專利範圍第16項之裝置，又包括配置在該晶粒的該前側上以用於各本體穿孔的堆疊導體，各堆疊導體包括：複數個導電金屬層的交錯堆疊，該複數個導電金屬層係由配置在該晶粒的該前側的複數個絕緣層所分開；以及在各絕緣層中的複數個導電層穿孔，各層穿孔穿過絕緣層及電耦合該堆疊導體的相鄰金屬層。
  23. 如申請專利範圍第15項之裝置，其中，該晶粒又具有沈積在該晶粒的該前側上及該背側上的導電金屬層，其中，各本體穿孔延伸至及電接觸該晶粒的該前側上及該背側的至少一導電金屬層。
  24. 如申請專利範圍第18項之裝置，其中，該晶粒具有沈積在該晶粒的該背側上的複數個導電金屬層，該複數個導電金屬層包含具有第一厚度及第一電阻的第一導電金屬層以及具有第二厚度及第二電阻的第二導電金屬層，該第二厚度比該第一厚度至少厚數倍，該第二電阻係小於該第一電阻，且其中，該橋接導體包含該第二導電金屬層的至少一部份。
  25. 如申請專利範圍第15項之裝置，又包括：在該晶粒的該前側之複數個電晶體裝置；再配送層，具有耦合至在該晶粒的該背側之該第一電感器的互連導體；互連本體穿孔，係電耦合至該互連導體及在該晶粒的該前側上的該複數個電晶體裝置的至少其中之一，其中，該第一電感器係電耦合至在該晶粒的該前側上的該複數個電晶體裝置的至少其中之一。
  26. 如申請專利範圍第15項之裝置，又包括：具有芯部的變壓器，該變壓器包含在該晶粒中之以該第一本體穿孔為基礎的電感器及具有第一線圈之以第二本體穿孔為基礎的電感器，其中，該等以第一及第二本體穿孔為基礎的電感器的該第一線圈被感應地耦合，使得在該晶粒中之該等以第一及第二本體穿孔為基礎的電感器共用該芯部。
  27. 如申請專利範圍第17項之裝置，又包括：具有在該晶粒本體中的芯部的變壓器，該變壓器包含 在該晶粒中之以該第一本體穿孔為基礎的電感器及包含具有第一及第二線圈的在該晶粒中之以第二本體穿孔為基礎的電感器，其中，該等以第一及第二本體穿孔為基礎的電感器的該第一及第二線圈相互纏繞，使得該等以第一及第二本體穿孔為基礎的電感器被感應地耦合在一起且共用在該晶粒中的該芯部。
  28. 如申請專利範圍第15項之裝置，其中，該晶粒具有在該晶粒的該前側上的積體電路，該積體電路被用來以無線通訊而執行功能。
  29. 一種系統，包括：處理器；記憶體，耦合至該處理器；視頻控制器，係耦合至該處理器及該記憶體；以及半導體晶粒，係耦合至該處理器、記憶體及視頻控制器的至少其中之一，該晶粒具有本體、前側、背側、以及配置在該晶粒中且具有第一線圈之以第一本體穿孔為基礎的電感器，該以第一本體穿孔為基礎的電感器包含從該晶粒的前側至該晶粒的背側穿過該晶粒的該本體之第一及第二導電的本體穿孔，該第一及第二本體穿孔均在該晶粒的前側處具有前側端，並且，該第一及第二本體穿孔均在該晶粒的背側處具有背側端。
  30. 如申請專利範圍第29項之系統，其中，該第一電感器的第一線圈又包含第一串聯導體，該第一串聯導體係配置在該晶粒的該前側及該背側的其中之一並且將該第 一及第二本體穿孔的端部電耦合在一起。
  31. 如申請專利範圍第30項之系統，其中，該第一電感器又具有第二線圈，該第二線圈包括從該晶粒的該前側至該晶粒的該背側穿過該晶粒的本體之第三及第四導電的本體穿孔，該第三及第四導電本體穿孔均在該晶粒的該前側具有前側端以及均在該晶粒的該背側具有背側端，其中，該第二線圈又包含第二串聯導體，該第二串聯導體配置在該晶粒的該前側及該背側的其中之一並且將第三及第四本體穿孔導體電耦合在一起。
  32. 如申請專利範圍第31項之系統，其中，該第一電感器又具有橋接導體，該橋接導體係配置在該晶粒的該前側及該背側的其中之一並且將該第一線圈的本體穿孔及該第二線圈的本體穿孔串聯地電耦合。
  33. 如申請專利範圍第29項之系統，其中，該晶粒的該本體界定從該晶粒的該前側至該晶粒的該背側穿過該晶粒的該本體之第一及第二穿透本體通道；並且其中，該第一及第二導電的本體穿孔包括沈積在該第一及第二穿透本體通道中及從該晶粒的該前側延伸至該晶粒的該背側的的導電金屬。
  34. 如申請專利範圍第33項之系統，其中，該晶粒的該本體包含形成該第一及第二穿透本體通道的壁之半導體材料，且其中，該本體又具有沈積在各本體穿孔通道中以及配置在各第一及第二導電本體穿孔的導電金屬與該第一及第二穿透本體通道的壁的半導體材料之間的絕緣襯墊 材料。
  35. 如申請專利範圍第33項之系統，其中，該晶粒的該本體具有界定穴部的半導體材料、以及配置在該半導材料的穴部中的絕緣材料插塞，且其中，該絕緣材料插塞界定穿過配置在該晶粒的該本體中的該絕緣材料插塞之該第一及第二穿透本體通道的至少一部份；並且其中，該第一及第二導電本體穿孔的至少一部份包括沈積在該絕緣材料插塞中的該第一及第二穿透本體通道中的導電金屬。
  36. 如申請專利範圍第30項之系統，又包括配置在該晶粒的該前側上以用於各本體穿孔的堆疊導體，各堆疊導體包括：複數個導電金屬層的交錯堆疊，該複數個導電金屬層係由配置在該晶粒的該前側的複數個絕緣層所分開；以及在各絕緣層中的複數個導電層穿孔，各層穿孔穿過絕緣層及電耦合該堆疊導體的相鄰金屬層。
  37. 如申請專利範圍第29項之系統，其中，該晶粒又具有沈積在該晶粒的該前側上及該背側上的導電金屬層，其中，各本體穿孔延伸至及電接觸該晶粒的該前側上及該背側的至少一導電金屬層。
  38. 如申請專利範圍第32項之系統，其中，該晶粒具有沈積在該晶粒的該背側上的複數個導電金屬層，該複數個導電金屬層包含具有第一厚度及第一電阻的第一導電金屬層以及具有第二厚度及第二電阻的第二導電金屬層， 該第二厚度比該第一厚度至少厚數倍，該第二電阻係小於該第一電阻，其中，該橋接導體包含該第二導電金屬層的至少一部份。
  39. 如申請專利範圍第29項之系統，又包括：在該晶粒的該前側之複數個電晶體裝置；再配送層，具有耦合至在該晶粒的該背側之該第一電感器的互連導體；互連本體穿孔，電耦合至該互連導體及在該晶粒的該前側上的該複數個電晶體裝置的至少其中之一，其中，該第一電感器電耦合至在該晶粒的該前側上的該複數個電晶體裝置的至少其中之一。
  40. 如申請專利範圍第29項之系統，又包括：具有芯部的變壓器，該變壓器包含在該晶粒中之以該第一本體穿孔為基礎的電感器及具有第一線圈之以第二本體穿孔為基礎的電感器，其中，該等以第一及第二本體穿孔為基礎的電感器的該第一線圈感應地耦合，使得在該晶粒中之該等以第一及第二本體穿孔為基礎的電感器共用芯部。
  41. 如申請專利範圍第31項之系統，又包括：具有在該晶粒本體中的芯部的變壓器，該變壓器包含在該晶粒中之以該第一本體穿孔為基礎的電感器及包含具有第一及第二線圈的在該晶粒中之以第二本體穿孔為基礎的電感器，其中，該等以第一及第二本體穿孔為基礎的電感器的該第一及第二線圈相互纏繞，使得該等以第一及第 二本體穿孔為基礎的電感器感應地耦合在一起及共用在該晶粒中的該芯部。
  42. 如申請專利範圍第29項之系統，其中，該系統是無線通訊系統並且該晶粒具有在該晶粒的該前側上的積體電路，該積體電路被用來以無線通訊而執行功能。
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