TW201330183A - 用於無凸塊增層（ｂｂｕｌ）封裝的具有無凸塊晶粒封裝介面之封裝半導體晶粒 - Google Patents

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Abstract

說明具有無凸塊晶粒封裝介面之封裝半導體晶粒以及製造方法。舉例而言，半導體封裝包含基底，基底具有設有最低層複數導電通孔的連接盤側。半導體晶粒嵌入於基底中以及具有最上層導線，這些導線中之一直接耦合至基底的最低層複數導電通孔的導電通孔。在另一實施例中，半導體封裝包含基底，基底具有設有最低層複數導電通孔的連接盤側。半導體晶粒嵌入於基底中以及具有最上層導線，而以導電通孔層配置在其上。這些導線中至少之一直接耦合至半導體晶粒的導電通孔，半導體晶粒的導電通孔直接耦合至基底的最低層複數導電通孔的導電通孔。

Description

用於無凸塊增層(BBUL)封裝的具有無凸塊晶粒封裝介面之封裝半導體晶粒
本發明的實施例是半導體封裝領域，特別關於具有無凸塊晶粒封裝介面的封裝半導體晶粒。
今日的消費性電子市場經常要求需要非常複雜精細的電路之複雜的功能。尺寸愈來愈小的基本組件，例如電晶體，隨著每個漸近的世代，仍能使更複雜精細的電路併入於單一晶粒上。半導體封裝用於保護積體電路(IC)晶片或晶粒，也針對外部電路提供電介面給晶粒。隨著對愈小的電子裝置日增的需求，半導體封裝設計成更小巧且必須支援更大的電路密度。舉例而言，某些半導體封裝現在使用無核心基底，無核心基底未包含傳統基底中常見的厚樹脂核心層。此外，更高性能的裝置之需求造成增進的半導體封裝的需求，使得薄的封裝輪廓及低的整體翹曲能夠與後續的組裝處理並容。
無凸塊增層或BBUL是處理器封裝技術。由於其未使用通常是微小的銲材凸塊以將矽晶粒附著至處理器封裝佈線，所以，其是無凸塊的。由於其圍繞矽晶粒生長或建立，所以，其具有增層。一般的方式是分開製造它們並將它們結合在一起。某些半導體封裝現在使用無核心基底，無核心基底未包含傳統的基底中常見的厚樹脂核心層。
本發明的實施例包含具有無凸塊晶粒封裝介面之封裝半導體晶粒以及此封裝半導體晶粒之形成方法。
在實施例中，半導體封裝包含基底，基底具有設有最低層導電通孔的連接盤側。半導體晶粒嵌入於基底中。半導體晶粒具有最上層導線。至少一導線直接耦合至基底的最低層導電通孔的導電通孔。
在另一實施例中，半導體封裝包含基底，基底具有設有最低層導電通孔的連接盤側。半導體晶粒嵌入於基底中。半導體晶粒具有最上層導線而以導電通孔層設於最上層導線之上。至少一導線直接耦合至半導體晶粒的導電通孔，半導體晶粒的導電通孔直接耦合至基底的最低層導電通孔中的導電通孔。
在另一實施例中，半導體封裝包含基底。基底包含設有最低層導電通孔的連接盤側。基底介電層將導電通孔層封裝於內。半導體封裝也包含嵌入於基底的半導體晶粒。半導體晶粒包含最上層導線。至少一導線直接耦合至基底的最低層導電通孔的導電通孔。共形介電層配置在及覆蓋最上層導線的至少一部份上。基底介電層直接配置在共形介電層上，共形介電層名稱上稱為晶粒鈍化層或有時稱為密封層。其無需作為介電質本身的目的。
在另一實施例中，半導體封裝包含基底。基底包含設有最低層導電路由的連接盤側。次最低層的導電路由直接配置在最低層導電路由上。半導體晶粒嵌入於基底中。半 導體晶粒具有最高層導線。至少一導線直接耦合至基底的最低層導電路由。
說明具有無凸塊晶粒封裝介面的封裝半導體晶粒及此封裝半導體晶粒的形成方法。在下述說明中，揭示例如封裝架構及材料體系等眾多具體細節，以提供本發明的實施例的完整瞭解。習於此技藝者將清楚，不用這些具體細節，仍可實施本發明的實施例。在其它情形中，未詳述例如積體電路設計佈局等熟知的特點，以免不必要地模糊本發明的實施例。此外，要瞭解圖式中所示的各種實施例是說明表示而不一定依比例繪製。
此處所述的實施例提供最佳化的晶片設計以用於無凸塊增層(BBUL)封裝。舉例而言，一或更多實施例使得半導體晶粒的晶粒設計及BBUL製程能夠共同最佳化，以取得用於半導體晶粒的最佳化BBUL封裝。此處所述的實施例能夠免除或修改從BBUL製程觀點是不需要之晶粒設計及製程操作。舉例而言，可以使用下述之一或更多：(a)銅凸塊的移除，(b)表面銅層電鍍至感光層，或(c)使用非感光介電層。優點包含取得類似熱預算及成本縮減、封裝Z高度縮減、或更低的層間介電質(ILD)應力等優點。
習知的BBUL處理涉及將半導體晶粒嵌入於基底中。鑽製通孔，且以銅電鍍通孔以用於半導體晶粒與基底之間的互連。相反地，根據本發明的實施例，至少部份典型的 封裝處理被移至半導體晶粒的後端製程。在一此實施例中，從半導體晶粒移除銅凸塊(舉例而而言，在製造或封裝時未使用凸塊)。在另一此實施例中，產生自行對準的通孔。在另一此實施例中，感光層由基底介電層取代，降低半導體晶粒層的整體數目。在另一此實施例中，電鍍基底中的第一金屬層(L1)，取代經由凸塊形成來形成。其它實施例包含二或更多上述實施例的組合。
本發明的實施例可以併入於凹陷及嵌入的半導體晶粒無核心封裝。舉例而言，開發基本的BBUL製程，以及，BBUL前端製程修改成BBUL處理整合半導體晶粒而未使用凸塊(例如銅凸塊)、以及可能不用WPR層(於下說明)。在一實施例中，使用BBUL製程、經由UV雷射或感光方式，提供可依比例的基底介電膜層疊及間隙填充方法。要瞭解，在無凸塊增層或BBUL中「無凸塊」一詞意指無銲材凸塊，如同在傳統的C4中不同地使用般。同時，此處，實施例中使用的無凸塊意指例如銅柱凸塊未存在於進來的矽晶粒中。
在實施例中，從半導體晶粒中免除銅凸塊，以形成無凸塊BBUL結構。舉例而言，圖1A顯示根據本發明的實施例之具有無凸塊晶粒封裝介面的封裝半導體晶粒的部份剖面視圖。
參考圖1A，半導體封裝的部份100包含基底102的一部份，基底102具有設有例如圖1A中所示的通孔106等最低層導電通孔之連接盤側104。半導體晶粒(顯示為 部份108)嵌入於基底102中。半導體晶粒108具有例如圖1A中所示的導線110等最上層導線。至少一導線110直接耦合至基底102的多個最低層導電通孔中的導電通孔106。根據本發明的實施例，導電通孔106及導線110在基底102與半導體晶粒108之間形成無凸塊介面。
在實施例中，基底102包含基底介電層112(例如，ABF膜)。基底介電層112將導電通孔106封入其中且配置在至少部份導線110上。在實施例中，半導體封裝100又包含配置成相鄰於導線110之圖型化的感光鈍化膜114(例如，WPR膜)。因此，以微影術來產生導線110上的連接盤區。例如氮化矽層等共形介電層116也被包含。在實施例中，導電通孔106及導線110由銅構成。
因此，在實施例中，BBUL製程與無凸塊半導體晶粒整合。在一此實施例中，通孔0(V0)直接連接於未具有凸塊的半導體晶粒的頂部金屬線(TM1)。此方式能夠免除凸塊以及以其它方式存在於習知封裝中TM1與BBUL V0之間的通孔1(TV1)。在實施例中，使用連接墊方式，其設計成接受V0(例如，相當寬廣的特點)，而在半導體晶粒上無需銅凸塊。在實施例中，進入的半導體晶粒具有經過曝光及顯影的WPR層，而使氮化矽層開放(例如，藉由乾蝕刻)以露出TM1連接墊。BBUL製程整合接著在WPR及氮化矽開口上進行ABF層疊及間隙填充，接著以UV雷射或微影術(假使使用感光ABF)形成BBUL V0。在名義上，在實施例中，TM1層具有約10-60微米寬的連 接墊。
在另一實施例中，藉由使用自行對準通孔製造與排除銅凸塊，形成無凸塊BBUL結構。舉例而言，圖1B顯示根據本發明的另一實施例之具有另一無凸塊晶粒封裝介面的封裝半導體晶粒的部份剖面視圖。
參考圖1B，半導體封裝的部份150包含基底152的一部份，基底152具有設有例如圖1B中所示的通孔156等最低層導電通孔之連接盤側154。半導體晶粒(顯示為部份158)嵌入於基底152中。半導體晶粒158具有例如圖1B中所示的導線160等最上層導線。導電通孔層配置在最上層導線上，例如圖1B中所示的導電通孔161。至少一導線160直接耦合至半導體晶粒158的導電通孔161導電通孔161，其直接耦合至基底152的最低層導電通孔的導電通孔156。根據本發明的實施例，導電通孔156、導電通孔161、及導線160在基底152與半導體晶粒158之間形成無凸塊介面。
在實施例中，基底152包含基底介電層162(例如，ABF膜)。基底介電層162將導電通孔156而非導電通孔161封入其中。在實施例中，半導體封裝150又包含配置成相鄰於導電通孔161之鈍化膜164(例如，WPR膜)。例如氮化矽層等共形介電層166也被包含。在實施例中，導電通孔156、導電通孔161、及導線160由銅構成。
在實施例中，基底介電層152是感光的。在一此實施例中，基底介電層152是在耦合半導體晶粒158與基底 152時被圖型化的唯一層。舉例而言，在基底製造之前的晶粒製造中，預定通孔161的位置。在特定的此實施例中，與形成導電通孔有關，半導體晶粒158的導電通孔161及基底152的導電通孔156是自行對準的。
如此，在實施例中，在進入的製造光圖型化TV1(例如，「自行對準的通孔」)上，使用感光ABF，直接圖型化BBUL L1層，而在進入的半導體晶粒上不需要銅凸塊。儘管是更大的嵌板級BBUL設計規則，此方式仍能使頂部金屬製造層保持製造設計規則，例如小於約6微米的TM1寬度。
在另一實施例中，藉由從進入的半導體晶粒移除銅凸塊及WPR層二者，形成無凸塊BBUL結構。舉例而言，圖2顯示根據本發明的另一實施例之具有另一無凸塊晶粒封裝介面的封裝半導體晶粒的部份剖面視圖。
參考圖2，半導體封裝的部份200包含基底202的一部份，基底202具有設有例如圖2中所示的通孔206等最低層導電通孔之連接盤側204。基底202也包含基底介電層212(例如，ABF膜)。基底介電層212將導電通孔206封入其中。半導體封裝也包含嵌入於基底202中的半導體晶粒(顯示為部份208)。半導體晶粒208具有例如圖2中所示的導線210等最上層導線。至少一導線210直接耦合至基底202的最低層導電通孔的導電通孔206。半導體晶粒208也包含例如氮化矽層等共形介電層216，共形介電層216配置在及覆蓋最上層導線210的至少一部份上。 基底介電層212直接配置在共形介電層216上。
根據本發明的實施例，導電通孔206及導線210在基底202與半導體晶粒208之間形成無凸塊介面。在一實施例中，導電通孔206及導線210由銅構成。因此，在實施例中，BBUL V0通孔形成為直接連接於頂部金屬層(TM1)上，而在進入的半導體晶粒上不需要銅凸塊及WPR層。
在另一實施例中，藉由從進入的半導體晶粒移除銅凸塊、表面銅層、及WPR層，而形成無凸塊BBUL結構。舉例而言，圖3顯示根據本發明的另一實施例之具有另一無凸塊晶粒封裝介面的封裝半導體晶粒的部份剖面視圖。
參考圖3，半導體封裝的部份300包含基底302的一部份，基底302具有設有導電路由的最低層的連接盤側304，例如圖3中所示的導電特徵306等。基底302也包含直接配置在最低層導電路由306上的次最低層導電路由307。半導體封裝也包含嵌入於基底302中的半導體晶粒(顯示為部份308)。半導體晶粒308具有例如圖3中所示的導線310等最上層導線。至少一導線310直接耦合至基底302的最低層導電路由306。根據本發明的實施例，半導體晶粒310的導線310、及基底302的最低層導電路由306在基底302與半導體晶粒308之間形成無凸塊介面。
在實施例中，次最低層導電路由307是導電軌跡層。在一此實施例中，最低層導電路由306是導電通孔層。在另一實施例中，最低層導電路由306是導電軌跡層。
在實施例中，基底302又包含感光鈍化膜314(例如，WPR膜)，感光鈍化膜314將最低層導電路由306封於其內。在一此實施例中，半導體晶粒308又包含例如氮化矽層等共形介電層316，共形介電層316配置在及覆蓋最上層導線310的至少部份上。感光鈍化膜314直接配置在共形介電層316上。在實施例中，半導體晶粒308的導線310及基底302的最低層導電路由306由銅構成。
取決於上述架構，封裝路由在面積上受限。舉例而言，與圖3有關之說明的方式使基底路由受限於半導體晶粒的表面積。在實施例中，再度參考圖3，最低層導電路由從上至下觀視是受限於半導體晶粒的尺寸。舉例而言，圖4顯示根據本發明的另一實施例之具有無凸塊晶粒封裝介面的封裝半導體晶粒的部份平面視圖。
參考圖4，半導體晶粒408嵌入於基底402中。例如參考圖3所述般，在半導體晶粒面積內的表面銅層(例如，層1或L1)路由(例如，主要是內部中的電力閘控及沿著週圍的某些輸入/輸出)直接電鍍至WPR層。相反地，參考圖1B，由於電鍍被執行為BBUL製程的一部份，所以，整個L1路由直接電鍍至WPR上。
在實施例中，上述基底102、152、202、302、或402中之一或更多是無凸塊增層(BBUL)基底。在一實施例中，使用半添加製程(SAP)，導電通孔及路由層形成在圖1A、1B、2、3、或4中所示的結構上方，以完成無凸塊增層(BBUL)製程的其餘層。在實施例中，形成外部接 觸層。在一實施例中，外部導電接點陣列是球柵陣列(BGA)。在其它實施例中，外部導電接點陣列是例如但不限於平面柵格陣列(LGA)或是針腳柵格陣列(PGA)之陣列。
在實施例中，上述基底102、152、202、302、或402中之一或更多是無核心基底。因此，根據本發明的實施例，使用嵌板以支撐半導體晶粒的封裝經過外部傳導陣列的形成。然後，嵌板被移除以提供半導體晶粒的無核封裝。因此，在實施例中，「無核心」一詞用以意指封裝形成於其上用於容納晶粒之支撐件在累增製程結束時最後被移除。在具體實施例中，無核心基底是在製程完成之後未包含厚核心之基底。舉例而言，厚核心由例如主機板中使用的強化材料構成，且於其中包含導電通孔。要瞭解，晶粒接合膜可以被保持或是被移除。在任一情形中，跟隨在嵌板移除之後包含或排除晶粒接合膜以提供無核心基底。又，由於基底未包含例如纖維強化玻璃環氧樹脂等厚核心，所以，基底被視為無核心基底。
在實施例中，上述半導體晶粒108、158、208、308、408中之一或更多包含主動表面，主動表面包含複數半導體裝置，例如但不限於電晶體、電容器及電阻器，電晶體、電容器及電阻器藉由晶粒互連結構而互連在一起成為功能電路，藉以形成積體電路。如同習於此技藝者將瞭解般，半導體晶粒的裝置側包含設有積體電路及互連之主動部份。根據多個不同的實施例，半導體晶粒可以是包含但 不限於微處理器(單一或多核心)、記憶體裝置、晶片組、圖形裝置、特定應用積體電路之任何適當的積體電路裝置。
在實施例中，封裝半導體晶粒可為完全嵌入及圍繞的半導體晶粒。如同本文獻中所揭示般，「完全嵌入及圍繞」意指半導體晶粒的所有表面與基底的封裝膜(例如介電層)接觸，或是至少接觸容納於封裝膜之內的材料。換言之，「完全嵌入及圍繞」意指半導體晶粒的所有曝露表面接觸基底的封裝膜。
在實施例中，封裝半導體晶粒可為完全嵌入的半導體晶粒。如同本文獻中所揭示般，「完全嵌入」意指半導體晶粒的主動表面及整個側壁接觸基底的封裝膜(例如，介電層)、或是至少接觸容納於封裝膜之內的材料。換言之，「完全嵌入」意指主動表面的所有曝露區域及半導體晶粒的整個側壁的曝露部份接觸基底的封裝膜。但是，在這些情形中，由於半導體晶粒的背側未接觸基底的封裝膜或是容納於封裝膜之內的材料，所以，半導體晶粒未被「圍繞」。在第一實施例中，半導體晶粒的背面從基底的晶粒側的整體平坦表面凸出。在第二實施例中，沒有半導體晶粒的表面會從基底的晶粒側的整體平坦表面凸出。
相對於上述「完全嵌入及圍繞」以及「完全嵌入」之定義，「部份嵌入」晶粒是具有整個表面(但僅有部份側壁)接觸基底(例如無核心基底)的封裝膜或是至少接觸容納於封裝膜內的材料之晶粒。更相對地，「未嵌入」晶 粒是具有最多一表面(且沒有任何側壁部份)接觸基底(例如無核心基底)的封裝膜、或是接觸容納於封裝膜內的材料之晶粒。
於下說明可以實施以提供圖1A、1B、2-4的封裝或類似封裝之製程實例。
在第一態樣中，從與其中嵌入的半導體晶粒相耦合的封裝免除銅凸塊。在實例中，圖5A-5H是剖面視圖，顯示代表根據本發明的另一實施例之具有無凸塊晶粒封裝介面的封裝半導體晶粒的製造方法的各種操作。
參考圖5A，進入的半導體晶粒508具有金屬線510配置於其上。例如氮化矽膜等共形介電層516配置在金屬線510上。感光鈍化膜514(例如，WPR膜)配置於共形介電層516上。感光鈍化膜514具有約在13-15微米範圍中的厚度，金屬線510具有約在4-8微米範圍的厚度，以及，共形介電層516具有約在1-2微米範圍的厚度。
參考圖5B，感光鈍化膜514被圖型化以曝露連接墊形成特徵520。在實施例中，連接墊在開口底部的尺寸具有約在10-60微米範圍的寬度。在實施例中，開口的尺寸適於容納BBUL嵌板級設計規則。如圖5C所示，藉由圖型化部份共形介電層516以形成通孔開口522及曝露金屬線510的頂部，而將連接墊特徵轉移。
參考圖5D，舉例而言，藉由在感光鈍化膜514上方及在通孔開口522中的層疊，形成基底介電層512(例如，ABF膜)。在實施例中，在約55微米的連接墊之標稱 金屬線510上，開口522具有約1：4的長寬比。然後，如圖5E所示，在基底介電層512中，形成窄的通孔開口524。在實施例中，藉由紫外線(UV)雷射以鑽製穿過基底介電層512而曝露金屬線510的頂部之BBUL V0(524)，形成窄通孔開口。在另一實施例中，假使以感光ABF膜用於512，則為了比例化，使用微影術及蝕刻圖型化以形成BBUL V0。
參考圖5F，執行無電電鍍530(例如，BBUL L0-L1電鍍)，接著執行乾膜光阻(DFR)540圖型化及L0-L1(V0)電鍍532。如圖5G所示，藉由例如濕或乾蝕刻，以移除DFR膜540，達成最後的銅結構形成534(例如，BBUL V0(L0-L1)的形成)。在實施例中，在DFR膜540被移除之後，執行快閃蝕刻處理以選擇性地移除無電銅但保留銅軌跡及通孔。
因此，在實施例中，進入的半導體晶粒具有經過曝光及顯影的WPR，而使氮化矽層開放(例如，藉由乾蝕刻)以露出頂部金屬線連接墊。BBUL製程整合在WPR及氮化矽開口上進行ABF層疊及間隙填充，而在約55微米的標稱頂部金屬線連接墊上具有約1：4的長寬比。使用UV雷射剝蝕以鑽製BBUL V0至達到頂部金屬線。或者，假使使用感光ABF層時，為了比例化，使用微影術及蝕刻圖型化以形成BBUL V0。上述方式可以使矽晶圓成本能降低約4%以及在頂部金屬線設計及比例化上能有可能的彈性。
參考圖5H，在實施例中，對載體590執行上述製程(以及與圖6A-6F、7A-7E、或8A-8D相關之下述製程)。例如嵌板等載體590可以設置成具有配置於其中的複數個穴，各穴均尺寸化成容納半導體晶粒(例如，晶粒508)。在處理期間，相同的結構(例如，500及500’)可以配對以建立用於處理實務之背對背設備。結果，處理生產量有效地變二倍。圖5H中所示的結構形成具有類似或相同剖面的複數個相同區之較大嵌板之部分。舉例而言，嵌板在任一側上包含1000個凹部，允許從單一嵌板製造2000個各別封裝。要瞭解，可考慮數個不同的BBUL實施例。舉例而言，在實施例中，使用完全嵌入的BBUL製程(例如，嵌入的晶粒之晶粒接合膜(DBF)側與第一層ABF介電質齊平之情形)。在另一實施例中，使用部份嵌入的BBUL製程(例如，導因於最後除嵌板步驟期間被犠牲/蝕刻之銅穴的事實，晶粒從ABF介電質部份地凸出)。此處所述的實施例可以與任一BBUL製程及簡單地要求積累至晶粒介面的相關架構並容。
使用二氧化碳(CO2)氣體雷射光、紫外光(UV)雷射光、或是準分子雷射光，完成雷射鑽孔。在本發明的實施例中，形成直徑在10-60微米之間的孔。相較於先前技術的鑽孔製程，根據此處之實施例的雷射鑽孔允許更高的連接密度。因此，能夠有小的通孔尺寸及間距，依此方式，提供低成本之改善的設計及可依比例的微小化。此外，雷射鑽孔能夠造成高對齊準確度(例如，10至15微米) 及生產量(例如，約2000通孔/秒)以及寬廣範圍的可能通孔尺寸(例如在10微米與約300微米之間)及低成本(例如每1000通孔約2分錢)。高對齊準確度及小通孔尺寸的結合使得可能的通孔間距低至40(或更低的)微米，這些間距遠小於習知的封裝上使用的約400微米的典型電鍍通孔間距。
在第二態樣中，可以執行自行對準通孔製造以及排除銅凸塊。在實例中，圖6A-6F是剖面視圖，顯示代表根據本發明的另一實施例之具有無凸塊晶粒封裝介面的封裝半導體晶粒的另一製造方法的各種操作。
參考圖6A，進入的半導體晶粒608具有金屬線610配置於其上。例如氮化矽膜等共形介電層616配置在金屬線610上。感光鈍化膜614(例如，WPR膜)配置於共形介電層616上。感光鈍化膜614具有約在13-15微米範圍中的厚度，金屬線610具有約在4-8微米範圍的厚度，以及，共形介電層616具有約在1-2微米範圍的厚度。
參考圖6B，感光鈍化膜614及共形介電層616被圖型化(例如，藉由微影術及蝕刻)以形成通孔開口622以及曝露金屬線610的頂部。在實施例中，通孔開口622的最窄寬度小於約6微米。在實施例中，BBUL平面級設計規則無需此方式相符合。如圖6C所示，舉例而言，藉由在感光鈍化膜614上方及在通孔開口622中層疊，形成感光基底介電層612(例如，感光ABF膜)。在實施例中，在約6微米的連接墊之標稱金屬線610上，開口622具有 約2：1的長寬比。
參考圖6D，然後在感光基底介電層612中及在感光鈍化膜614中，形成雙層通孔開口624。在實施例中，使用BBUL嵌板級製程，將感光基底介電層612曝光及顯影。由於使用半導體微影製程，TV1已經「自行對準」至金屬線610，所以，儘管對於BBUL L1上BBUL嵌板級微影製程之較低解析度，在金屬層610上用於TV1之緊的製造級設計規則仍然可以維持。
參考圖6E，藉由初始無電電鍍及後續電鍍，形成銅結構632。如圖6F所示，舉例而言，藉由化學機械拋光，以632的平坦化取得最後的銅結構形成634。但是，要瞭解，BBUL流程典型地涉及遍及通孔開口及ABF表面之無電銅形成。然後，DFR被圖型化以界定L1軌跡、等等。接著，由於DFR開口的存在，選擇性地執行向上電鍍。剝除DFR及執行快閃蝕刻以移除無電銅。
在第三態樣中，銅凸塊及WPR層都從進入的半導體晶粒移除。在實例中，圖7A-7E是剖面視圖，顯示代表根據本發明的另一實施例之具有無凸塊晶粒封裝介面的封裝半導體晶粒的另一製造方法的各種操作。
參考圖7A，進入的半導體晶粒708具有金屬線710配置於其上。例如氮化矽膜等共形介電層716配置在金屬線710上。金屬線710具有約在4-8微米範圍的厚度，以及，共形介電層716具有約在1-2微米範圍的厚度。
參考圖7B，舉例而言，藉由在共形介電層716上方 層疊，形成基底介電層712(例如，ABF膜)。在實施例中，在精密的約2-3微米間隔上以約1.5：1至2：1範圍的長寬比，執行氮化矽地形上的ABF層疊及間隙填充。然後，如圖7C所示，在基底介電層712中形成通孔開口722。在實施例中，以UV雷射鑽製穿過基底介電層712及共形介電層716的BBUL V0(722)，而形成通孔開口722，以曝露金屬線710的頂部。在另一實施例中，假使以感光ABF膜用於712時，為了比例化，使用微影術及蝕刻圖型化以形成BBUL V0。
參考圖7D，執行無電電鍍730(例如，BBUL L0-L1電鍍)，接著執行乾膜光阻(DFR)740圖型化及L0-L1(V0)電鍍732。如圖7E所示，然後藉由例如濕或乾蝕刻，以移除DFR膜740，達成最後的銅結構形成734(例如，BBUL V0(L0-L1)的形成)。如上所述，在實施例中，在DFR膜移除之後，執行快閃蝕刻操作以選擇性地移除無電銅但保留銅軌跡/通孔。
在第四態樣中，從進入的半導體晶粒移除銅凸塊、表面銅層、及WPR層。在實例中，圖8A-8D是剖面視圖，顯示代表根據本發明的另一實施例之具有無凸塊晶粒封裝介面的封裝半導體晶粒的另一製造方法的各種操作。
參考圖8A，部份完成的半導體封裝的部份800包含基底的一部份，基底具有設有例如圖8中所示的導電特徵806等最低層導電路由之連接盤側804。基底也包含直接配置在最低層導電路由806上的次最低層導電路由807。 半導體封裝也包含嵌入於基底中的半導體晶粒(顯示為部份808)。半導體晶粒808具有例如圖8中所示的導線810等最上層導線。至少一導線810直接耦合至基底的最低層導電路由806。根據本發明的實施例，半導體晶粒808的導線810、及基底的最低層導電路由806在基底與半導體晶粒808之間形成無凸塊介面。在實施例中，次最低層導電路由807是導電軌跡層。在一此實施例中，最低層導電路由806是導電通孔層。在另一此實施例中，最低層導電路由806是導電軌跡層。
在實施例中，基底又包含感光鈍化膜814(例如，WPR膜)，感光鈍化膜814將最低層導電路由806封於其內。在一此實施例中，半導體晶粒808又包含例如氮化矽層等的共形介電層816，共形介電層816配置在及覆蓋最上層導線810的至少一部份上。感光鈍化膜814直接配置在共形介電層816上。在實施例中，半導體晶粒808的導線810及基底的最低層導電路由806由銅構成。如此，在實施例中，進入的半導體晶粒未具有銅凸塊及具有電鍍於WPR層上的表面銅層。要瞭解，可以包含未顯示的其它層，例如在WPR及層1銅介面的鈦層。
參考圖8B，在表面銅層807及WPR層814上，執行表面粗糙化及後續的第一基底介電層(例如，第一ABF層)850層疊。如圖8C所示，然後使用UV雷射鑽製以形成穿過第一基底介電層850的通孔開口860。或者，假使以感光ABF膜用於850時，為了比例化，使用微影術 及蝕刻圖型化。參考圖8D，執行標準的BBUL無電電鍍，接著執行乾膜光阻(DFR)圖型化，然後執行通孔872及層2銅870的電鍍，最後執行DFR移除。在DFR膜移除之後，執行快閃蝕刻操作以選擇性地移除無電銅但保留銅軌跡/通孔。如同參考圖4之上述所述般，層2銅因而受限於半導體晶粒808的尺寸。一般而言，關於圖7A-7E及8A-8D中所述的製程流程，在稍後的流程及較前的流程之間的差異在於根據製造設計規則，製程直接製造及向上電鍍L1層(例如，藉由跳過Cu凸塊)。之後，藉由第一ABF介電層，執行BBUL製程。
因此，在實施例中，取代電鍍銅凸塊至WPR層上，替代地電鍍表面銅層。進入的半導體晶粒具有曝露的表面層。BBUL製程整合進行至ABF層疊，接著是UV雷射/去油污/電鍍以形成後續的基底增層。在一此實施例中，進入的半導體晶粒在WPR層上未具有高的銅凸塊，但是替代地具有形成於其上的表面層銅。BBUL製程整合進行表面粗糙化及ABF層疊，接著是UV雷射及去油污以及電鍍以形成通孔，以及進行後續的基底增層形成。藉由此方式，降低基底銅層的數目以降低整體封裝高度及成本。而且，為了實施此方式，頂部金屬線(TM1)及TV1尺寸無需改變。
在實施例中，上述一或更多容納半導體的半導體封裝與其它封裝會跟隨封裝製程而配對，例如，封裝記憶體晶粒與封裝邏輯晶粒的耦合。在實例中，藉由使用熱壓縮接 線(TCB)處理，在後BBUL製造中，製造二或更多個別的封裝晶粒之間的連接。在另一實施例中，一個以上的晶粒嵌入於相同封裝中。舉例而言，在一實施例中，具有無凸塊晶粒封裝介面的封裝半導體晶粒又包含二次堆疊晶粒。第一晶粒具有一或更多矽穿孔配置於其中(TSV晶粒)。第二晶粒經由一或更多矽穿孔電耦合至TSV晶粒。設備也包含無核心基底。在一實施例中，二晶粒都嵌入於無核心基底中。
因此，本發明的實施例能夠產生具有無凸塊晶粒封裝介面的封裝半導體晶粒。這些實施例提供例如但不限於成本降低、封裝Z高度降低及較低的層間介電質(ILD)應力。此處所述的組件及技術的獨特組合與習知的設備及工具組完全並容。
圖9是根據本發明的實施例之電腦系統900示意圖。所示之電腦系統900(也稱為電子系統900)具體實施根據本文獻中揭示的數個揭示的實施例及它們的均等實施例中的任何實施例之具有無凸塊晶粒封裝介面的封裝半導體晶粒。電腦系統900可為例如筆記型電腦等的行動裝置。電腦系統900可為例如無線智慧型手機等的行動裝置。電腦系統900可為桌上型電腦。電腦系統900可為手持讀取器。
在實施例中，電子系統900是電腦系統，其包含系統匯流排920以電耦合電子系統900的各種組件。根據各式各樣的實施例，系統匯流排920可以是單一匯流排或是多 個匯流排的任意結合。電子系統900包含提供電力給積體電路910的電壓源930。在某些實施例中，電壓源930經由系統匯流排920而供應電流給積體電路910。
根據實施例，積體電路910電耦合至系統匯流排920及包含任何電路、或是多個電路的組合。在實施例中，積體電路910包含具有任何型式的處理器912。如同此處所使用般，處理器912意指任何型式的電路，例如但不限於微處理器、微控制器、圖形處理器、數位訊號處理器、或其它處理器。在實施例中，處理器912是此處揭示之具有無凸塊晶粒封裝介面的封裝半導體晶粒。在實施例中，SRAM實施例見於處理器的快取記憶體中。能包含於積體電路910中的其它型式的電路是客製電路或是特定應用積體電路(ASIC)，例如用於諸如蜂巢式電話、智慧型手機、呼叫器、可攜式電腦、雙向無線電設備、及類似的電子系統等的無線裝置的通訊電路914。在實施例中，處理器910包含晶粒上記憶體916，例如靜態隨機存取記憶體(SRAM)。在實施例中，處理器910包含嵌入式晶粒上記憶體916，例如嵌入式動態隨機存取記憶體(eDRAM)。
在實施例中，積體電路910與後續的積體電路911互補。有用的實施例包含雙處理器913及雙通訊電路915以及例如SRAM等的雙晶粒上記憶體917。在實施例中，雙積體電路910包含例如eDRAM等的嵌入式晶粒上記憶體917。
在實施例中，電子系統900也包含外部記憶體940， 外部記憶體940依次包含適合特定應用的一或更多記憶體元件，例如RAM形式的主記憶體942、一或更多硬碟機944、及/或處理可移除媒體946之一或更多驅動器，可移除媒體946可為例如卡匣、光碟(CD)、數位多樣式碟片(DVD)、快閃記憶體驅動器、及此技藝中所知的其它可移除媒體。外部記憶體940也是嵌入式記憶體948，例如根據實施例之嵌入式TSV晶粒堆疊中的第一晶粒。
在實施例中，電子系統900也包含顯示裝置950、音頻輸出960。在實施例中，電子系統900包含例如控制器970等輸入裝置，輸入裝置可為鍵盤、滑鼠、軌跡球、遊戲控制器、麥克風、語音辨識裝置、或是輸入資訊至電子系統900的任何其它輸入裝置。在實施例中，輸入裝置970是相機。在實施例中，輸入裝置970是數位聲音記錄器。在實施例中，輸入裝置970是相機及數位聲音記錄器。
如同此處所示般，積體電路910以多個不同的實施例實施，包含根據多個揭示的實施例及它們的均等實施例中任何實施例的具有無凸塊晶粒封裝介面的封裝半導體晶粒、電子系統、電腦系統、一或更多積體電路的製造方法、以及一或更多電子組件的製造方法，所述電子組件包含根據各式各樣實施例於此揭示之多個揭示的實施例及它們的技藝認可之均等實施例中任何實施例的具有無凸塊晶粒封裝介面的封裝半導體晶粒。元件、材料、幾何形狀、尺寸、及操作序列都可以變化以適合特定的I/O耦合要求，包 含根據多個揭示之具有無凸塊晶粒封裝介面實施例及它們的均等實施例的封裝半導體晶粒的任何實施例之嵌入於處理器安裝基底中的微電子晶粒之陣列接點數、陣列接點配置。如圖9的虛線所示般，可以包含基礎基底。也如圖9中所示，也包含被動裝置。
如此，已揭示具有無凸塊晶粒封裝介面的封裝半導體晶粒及此封裝半導體晶粒的形成方法。在實施例中，半導體封裝包含基底，基底具有設有導電通孔最低層的連接盤側。半導體晶粒嵌入於基底中。半導體晶粒具有最上層導線。至少一導線直接耦合至基底的導電通孔之最低層的導電通孔。在一此實施例中，導電通孔及導線由銅構成且在基底與半導體晶粒之間形成無凸塊介面。在另一實施例中，半導體封裝包含基底，基底具有設有最低層導電通孔的連接盤側。半導體晶粒嵌入於基底中。半導體晶粒具有最上層導線，而以導電通孔層配置於最上層導線上。至少一導線直接耦合至半導體晶粒的導電通孔，半導體晶粒的導電通孔直接耦合至基底之導電通孔的最低層導電通孔。在一此實施例中，基底的導電通孔、半導體晶粒的導電通孔、及導線由銅構成以及在基底與半導體晶粒之間形成無凸塊介面。
100‧‧‧半導體封裝的部份
102‧‧‧基底
104‧‧‧連接盤側
106‧‧‧通孔
108‧‧‧半導體晶粒
110‧‧‧導線
112‧‧‧基底介電層
114‧‧‧鈍化膜
116‧‧‧共形介電層
150‧‧‧半導體封裝的部份
152‧‧‧基底
154‧‧‧連接盤側
156‧‧‧導電通孔
158‧‧‧半導體晶粒
160‧‧‧導線
161‧‧‧導電通孔
162‧‧‧基底介電層
164‧‧‧鈍化膜
166‧‧‧共形介電層
200‧‧‧半導體封裝的部份
202‧‧‧基底
204‧‧‧連接盤側
206‧‧‧通孔
208‧‧‧半導體晶粒
210‧‧‧導線
212‧‧‧基底介電層
216‧‧‧共形介電層
300‧‧‧半導體封裝的部份
302‧‧‧基底
304‧‧‧連接盤側
306‧‧‧導線
307‧‧‧導電路由
308‧‧‧半導體晶粒
310‧‧‧半導體晶粒
314‧‧‧鈍化膜
316‧‧‧共形介電層
402‧‧‧基底
408‧‧‧半導體晶粒
500‧‧‧結構
500’‧‧‧結構
508‧‧‧半導體晶粒
510‧‧‧金屬線
512‧‧‧基底介電層
514‧‧‧鈍化膜
516‧‧‧共形介電層
520‧‧‧連接墊形成特徵
522‧‧‧通孔開口
524‧‧‧通孔開口
530‧‧‧無電電鍍
532‧‧‧電鍍
534‧‧‧最後的銅結構形成
540‧‧‧乾膜光阻
590‧‧‧載體
608‧‧‧半導體晶粒
610‧‧‧金屬線
612‧‧‧基底介電層
614‧‧‧鈍化膜
616‧‧‧共形介電層
622‧‧‧通孔開口
624‧‧‧通孔開口
632‧‧‧銅結構
634‧‧‧最後的銅結構形成
708‧‧‧半導體晶粒
710‧‧‧金屬線
712‧‧‧基底介電層
716‧‧‧共形介電層
722‧‧‧通孔開口
730‧‧‧無電電鍍
732‧‧‧電鍍
734‧‧‧最後的銅結構形成
740‧‧‧乾膜光阻
800‧‧‧部份完成的半導體封裝的部份
804‧‧‧連接盤側
806‧‧‧導電路由
807‧‧‧導電路由
808‧‧‧半導體晶粒
810‧‧‧導線
814‧‧‧鈍化膜
816‧‧‧共形介電層
850‧‧‧基底介電層
860‧‧‧通孔開口
870‧‧‧層2銅
872‧‧‧通孔
900‧‧‧電腦系統
910‧‧‧積體電路
911‧‧‧積體電路
912‧‧‧處理器
913‧‧‧雙處理器
914‧‧‧通訊電路
915‧‧‧通訊電路
916‧‧‧晶粒上記憶體
917‧‧‧晶粒上記憶體
920‧‧‧系統匯流排
930‧‧‧電壓源
940‧‧‧外部記憶體
942‧‧‧主記憶體
944‧‧‧硬碟機
946‧‧‧可移除媒體
948‧‧‧嵌入式記憶體
950‧‧‧顯示裝置
960‧‧‧音頻輸出
970‧‧‧控制器
圖1A顯示根據本發明的實施例之具有無凸塊晶粒封裝介面的封裝半導體晶粒的部份剖面視圖。
圖1B顯示根據本發明的另一實施例之具有另一無凸塊晶粒封裝介面的封裝半導體晶粒的部份剖面視圖。
圖2顯示根據本發明的另一實施例之具有另一無凸塊晶粒封裝介面的封裝半導體晶粒的部份剖面視圖。
圖3顯示根據本發明的另一實施例之具有另一無凸塊晶粒封裝介面的封裝半導體晶粒的部份剖面視圖。
圖4顯示根據本發明的另一實施例之具有無凸塊晶粒封裝介面的封裝半導體晶粒的部份平面視圖。
圖5A-5H是剖面視圖，顯示代表根據本發明的另一實施例之具有無凸塊晶粒封裝介面的封裝半導體晶粒的製造方法的各種操作。
圖6A-6F是剖面視圖，顯示代表根據本發明的另一實施例之具有無凸塊晶粒封裝介面的封裝半導體晶粒的另一製造方法的各種操作。
圖7A-7E是剖面視圖，顯示代表根據本發明的另一實施例之具有無凸塊晶粒封裝介面的封裝半導體晶粒的另一製造方法的各種操作。
圖8A-8D是剖面視圖，顯示代表根據本發明的另一實施例之具有無凸塊晶粒封裝介面的封裝半導體晶粒的另一製造方法的各種操作。
圖9是根據本發明的實施例的電腦系統示意圖。
100‧‧‧半導體封裝的部份
102‧‧‧基底
104‧‧‧連接盤側
106‧‧‧通孔
108‧‧‧半導體晶粒
110‧‧‧導線
112‧‧‧基底介電層
114‧‧‧鈍化膜
116‧‧‧共形介電層

Claims (28)

  1. 一種半導體封裝，包括：基底，具有設有最低層複數個導電通孔的連接盤側；以及半導體晶粒，嵌入於該基底中，該半導體晶粒具有最上層複數導線，其中，該複數導線中至少之一直接耦合至該基底的該最下層複數導電通孔中的導電通孔。
  2. 如申請專利範圍第1項之半導體封裝，其中，該基底包括基底介電層，該基底介電層將該導電通孔封裝於內，且該基底介電層配置在該導線的至少一部份之上。
  3. 如申請專利範圍第1項之半導體封裝，又包括：配置成相鄰於該導線之圖型化感光鈍化膜。
  4. 如申請專利範圍第1項之半導體封裝，其中，該基底是無凸塊增層(BBUL)基底。
  5. 如申請專利範圍第1項之半導體封裝，其中，該基底是無核心基底。
  6. 如申請專利範圍第1項之半導體封裝，其中，該導電通孔及該導線包括銅且在該基底與該半導體晶粒之間形成無凸塊介面。
  7. 一種半導體封裝，包括：基底，具有設有最低層複數導電通孔之連接盤側；以及半導體晶粒，嵌入於該基底中，該半導體晶粒具有最上層複數導線，而以導電通孔層設於該最上層複數導線上 ，其中，該複數導線中至少之一直接耦合至該半導體晶粒的導電通孔，該半導體晶粒的該導電通孔直接耦合至該基底的該最低層複數導電通孔中的導電通孔。
  8. 如申請專利範圍第7項之半導體封裝，其中，該基底包括基底介電層，該基底介電層將該基底的該導電通孔封裝於內但未將該半導體晶粒的該導電通孔封裝於內。
  9. 如申請專利範圍第8項之半導體封裝，其中，該基底介電層是感光的。
  10. 如申請專利範圍第7項之半導體封裝，又包括：配置成相鄰於該半導體晶粒的該導電通孔之鈍化膜。
  11. 如申請專利範圍第7項之半導體封裝，其中，該半導體晶粒的該導電通孔與該基底的該導電通孔自行對準。
  12. 如申請專利範圍第7項之半導體封裝，其中，該基底是無凸塊增層(BBUL)基底。
  13. 如申請專利範圍第7項之半導體封裝，其中，該基底是無核心基底。
  14. 如申請專利範圍第7項之半導體封裝，其中，該基底的該導電通孔、該半導體晶粒的該導電通孔、及該導線包括銅且在該基底與該半導體晶粒之間形成無凸塊介面。
  15. 一種半導體封裝，包括：基底，包含設有最低層複數導電通孔之連接盤側；以及 基底介電層，將該層複數導電通孔封裝於內；及半導體晶粒，嵌入於該基底中，該半導體晶粒包含：最上層複數導線，其中，該複數導線中至少之一直接耦合至該基底的該最低層複數導電通孔的導電通孔；以及共形介電層，配置在及覆蓋該最上層的複數導線的至少一部份上，其中，該基底介電層直接配置在該共形介電層上。
  16. 如申請專利範圍第15項之半導體封裝，其中，該基底是無凸塊增層(BBUL)基底。
  17. 如申請專利範圍第15項之半導體封裝，其中，該基底是無核心基底。
  18. 如申請專利範圍第15項之半導體封裝，其中，該導電通孔及該導線括銅且在該基底與該半導體晶粒之間形成無凸塊介面。
  19. 一種半導體封裝，包括：基底，包含：設有最低層導電路由的連接盤側；以及次最低層導電路由，直接配置在該最低層導電路由上；以及半導體晶粒，嵌入於該基底中，該半導體晶粒具有最高層複數導線，其中，該複數導線中至少之一直接耦合至該基底的該最低層導電路由。
  20. 如申請專利範圍第19項之半導體裝置，其中，該 基底又包括感光鈍化膜，該感光鈍化膜將該最低層導電路由封裝於內。
  21. 如申請專利範圍第20項之半導體封裝，其中，該半導體晶粒又包括共形介電層，該共形介電層配置在及覆蓋該最上層複數導線的至少一部份上，其中，感光鈍化膜直接配置在該共形介電層上。
  22. 如申請專利範圍第19項之半導體封裝，其中，該次最低層導電路由是導電軌跡層。
  23. 如申請專利範圍第22項之半導體封裝，其中，該最低層導電路由是導電通孔層。
  24. 如申請專利範圍第22項之半導體封裝，其中，該最低層導電路由是導電軌跡層。
  25. 如申請專利範圍第19項之半導體封裝，其中，該最低層導電路由從上至下觀視是受限於該半導體晶粒的尺寸。
  26. 如申請專利範圍第19項之半導體封裝，其中，該基底是無凸塊增層(BBUL)基底。
  27. 如申請專利範圍第19項之半導體封裝，其中，該基底是無核心基底。
  28. 如申請專利範圍第19項之半導體封裝，其中，該半導體晶粒的該導線及該基底的該最低層導電路由包括銅且在該基底與該半導體晶粒之間形成無凸塊介面。
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