KR101832221B1 - 반도체 패키지의 mems 구조체를 제공하기 위한 디바이스, 시스템 및 방법 - Google Patents

반도체 패키지의 mems 구조체를 제공하기 위한 디바이스, 시스템 및 방법 Download PDF

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Abstract

반도체 패키지의 정밀하게 제조된 구조체를 제공하기 위한 기술 및 메커니즘이 제공된다. 실시예에서, 반도체 패키지의 빌드업 캐리어는 다공성 유전체 재료의 층을 포함한다. 시드 구리 및 도금된 구리가 다공성 유전체 재료의 층 상에 배치된다. 후속 에칭이 수행되어 다공성 유전체 재료의 층에 인접한 구리를 제거하고, 다공성 유전체 재료의 층으로부터 MEMS 구조체의 현수형 부분을 분리하는 갭이 형성된다. 다른 실시예에서, 반도체 패키지는 절연층의 부분들 또는 실리콘 질화물 재료의 층의 부분들 사이에 배치된 구리 구조체를 포함한다. 실리콘 질화물 재료의 층은 절연층을 다른 절연층에 연결한다. 절연층들 중 하나 또는 둘 다는 각각의 릴리스층 구조체로 디스미어 처리로부터 각각 보호된다.

Description

반도체 패키지의 MEMS 구조체를 제공하기 위한 디바이스, 시스템 및 방법{DEVICE, SYSTEM AND METHOD FOR PROVIDING MEMS STRUCTURES OF A SEMICONDUCTOR PACKAGE}
본 발명의 실시예는 반도체 패키지, 특히, 배타적인 것은 아니지만, MEMS(microelectromechanical system) 구조체를 갖는 반도체 패키지의 분야에 관한 것이다.
오늘날의 소비자 전자장치 시장은 매우 복잡한 회로를 요구하는 복합적인 기능을 빈번하게 요구한다. 점점 더 작은 기본 빌딩 블록(building block), 예를 들면, 트랜지스터에 대한 크기 조정(scaling)은 단일의 다이 상에서 더욱 복잡한 회로가 각각의 진보 세대와 통합될 수 있게 하였다. 반도체 패키지는 집적 회로(IC) 칩 또는 다이를 보호하고, 또한 외부 회로에 대한 전기적인 인터페이스를 다이에 제공하는데 이용된다. 보다 소형의 전자 디바이스에 대한 요구가 증가함에 따라, 반도체 패키지는 더욱 콤팩트하게 설계되어, 보다 큰 회로 밀도를 지원해야 한다.
더욱이, 과거 수년 동안, MEMS 또는 다른 구조체가 소비자 제품에서 점점 더 중요한 역할을 수행하여 왔다. 예를 들어, 센서, 액츄에이터 및 미러와 같은 MEMS 디바이스는 차량에서의 에어백 트리거로부터 시각 예술 산업에서의 디스플레이에 이르기까지의 제품들에서 발견할 수 있다. 이러한 기술들이 성숙됨에 따라, 그러한 MEMS 또는 다른 구조체의 정밀성 및 기능에 대한 요구가 확대되어 왔다. 더욱이, MEMS 디바이스(인트라-디바이스(intra-device) 및 디바이스-투-디바이스(device-to-device) 둘 다)의 성능에 대한 일관성 요건이, 때로는 그러한 MEMS 디바이스를 제조하는데 이용된 프로세스가 극히 정교할 필요가 있음을 요구한다.
패키징 크기 조정은 전형적으로 크기의 감소로서 보여지지만, 주어진 공간에서의 기능의 추가가 또한 고려된다. 그러나, 반도체 다이를 패키지에 또한 하우징되는 추가적인 기능과 함께 패키징하고자 할 때에 구조적인 문제가 발생될 수 있다. 예를 들어, 패키징된 MEMS 디바이스의 추가는 기능을 추가할 수 있지만, 반도체 패키지에서의 공간 이용성을 감소시키는 것은 그러한 기능을 추가함에 있어 장애물을 제공할 수 있다.
본 발명의 다양한 실시예가 첨부 도면들에 있어서, 제한을 통해서가 아닌, 예로써 도시된다.
도 1a-1h는 실시예에 따른, 패키징된 MEMS 디바이스를 제조하는 프로세스의 다양한 동작의 단면도를 도시한다.
도 2a-2c는 실시예에 따른, 패키징된 MEMS 디바이스의 SEM(scanning electron microscope) 이미지를 포함한다.
도 3a-3i는 실시예에 따른, 패키징된 디바이스의 낮은 러프니스 구조체(low roughness structure)를 제조하는 프로세스의 다양한 동작의 단면도를 도시한다.
도 4a-4d는 실시예에 따른, 패키징된 MEMS 디바이스의 낮은 러프니스 구조체를 제조하는 프로세스의 다양한 동작의 단면도를 도시한다.
도 5는 일 실시예에 따른 컴퓨터 시스템의 개략도이다.
본 명세서에서 기술된 실시예는 가장 가까운 표면으로부터 MEMS 구조체의 현수형 부분을 분리하기 위한 좁은 갭을 포함하는 반도체 패키지를 다양하게 제공한다. 예를 들어, 다공성 유전체 재료의 층이 반도체 패키지의 빌드업 캐리어(build-up carrier)를 위해 형성될 수 있다. 시드층(seed layer)이 다공성 유전체 재료의 층 상에 배치될 수 있고, 구리가 시드층 상에 후속하여 도금되거나 또는 그렇지 않은 경우 배치된다. 다공성 유전체 재료의 층에 인접한 구리를 제거하기 위해 후속 에칭이 수행되어, MEMS 구조체의 현수형 부분의 형성을 초래할 수 있다.
대안적으로 또는 추가적으로, 특정 실시예는 절연층의 부분들 및/또는 실리콘 질화물 재료의 층의 부분들 사이에 배치된 구리 구조체를 포함하는 그러한 반도체 패키지를 제공하며, 실리콘 질화물 재료의 층은 절연층을 다른 절연층에 연결한다. 실시예에서, 절연층들 중 하나 또는 둘다는 디스미어(desmear) 처리로부터 다양하게 보호된다. 디스미어 처리로부터의 그러한 보호는 구리 구조체의 평탄도(smoothness)에 기여할 수 있다. 대안적으로 또는 추가적으로, 구리 구조체는 빔(beam), 캔틸레버(cantilever) 또는 MEMS 디바이스의 다른 현수형 부분일 수 있다.
패키징된 MEMS 디바이스는 상이한 실시예에 따른 임의의 다양한 패키징 옵션으로 하우징될 수 있다. 하나의 그러한 옵션은 BBUL 프로세스에 의해 형성된 기판에 하우징하는 것이다. 예를 들어, 도 1a 내지 1i는 예시적인 실시예에 따른, 현수형 빔 구조체를 갖는 패키징된 MEMS 디바이스를 제조하는 프로세스에서의 다양한 동작들의 단면도를 도시한다.
도 1a를 참조하면, 2개의 패널 측(102, 102')을 포함하는 캐리어(101)의 간략화된 뷰(100a)가 도시된다. 양쪽 패널(102/102') 상에 다이(104/104')를 각각 패키징하기 위해 완전 매립 프로세스가 수행될 수 있다. 예로서, 도 1b는 레벨 2(L2) 금속층 정의까지의 BBUL 완전 매립 다이 프로세스의 뷰(100b)를 도시한다. BBUL은 실리콘 다이를 프로세서 패키지 와이어에 부착하기 위해 통상적인 소형 솔더 범프를 이용하지 않기 때문에 범프가 없는(bumpless) 프로세서 패키징 기술이다. 그것은 실리콘 다이 부근에 성장 또는 형성되기 때문에 빌드업층(build-up layer)을 갖는다. 특정 실시예가 이와 관련하여 제한되지는 않지만, 일부 반도체 패키지는 이제, 통상적인 기판에서 일반적으로 발견되는 두꺼운 수지 코어층을 포함하지 않는 코어리스(coreless) 기판을 이용한다. 실시예에서, BBUL 프로세스의 일부로서, 전기 도전성 비아 및 라우팅층이, 나머지 층들을 완성하기 위해 SAP(semi-additive process)를 이용하여 반도체 다이(104/104')의 활성층 위에 형성된다.
따라서, 도 1b를 다시 참조하면, 반도체 다이는 캐리어의 패널 상에 패키징될 수 있다. 평면 패널들 또는 그 안에 배치된 복수의 공동(cavity)을 갖는 패널들을 갖는 캐리어(101)가 제공될 수 있으며, 복수의 공동 각각은 반도체 다이(104/104')를 수용하는 크기를 갖는다. 특정 실시예가 이와 관련하여 제한되지는 않지만, 처리 유틸리티를 위한 백-투-백 장치(back-to-back apparatus)를 형성하기 위해 처리 동안에 동일한 구조체(예를 들면, 102, 102')가 메이팅될 수 있다. 따라서, 프로세싱 처리량이 실질적으로 두 배가 된다. 도 1b에 도시된 구조체는 유사하거나 또는 동일한 단면을 갖는 복수의 동일 영역을 갖는 보다 큰 캐리어/패널 구조체의 일부를 형성할 수 있다.
예를 들어, 캐리어는 양측 상에 1000개의 리세스를 갖는 패널을 포함함으로써, 단일의 캐리어로부터 2000개의 개별적인 패키지의 제조를 허용한다. 패널은 접착 릴리스층(adhesion release layer) 및 접착 바인더(adhesive binder)를 포함할 수 있다. 분리 처리를 위해 장치(102 또는 102')의 각각의 단부에 절단 구역(cutting zone)이 제공될 수 있다. 반도체 다이의 후면(backside)은 다이-본딩 막(die-bonding film)을 이용하여 패널에 본딩될 수 있다. 캡슐화층(encapsulating layer)이 라미네이션(lamination) 프로세스에 의해 형성될 수 있다. 다른 실시예에서, 하나 이상의 캡슐화층이 장치의 웨이퍼-스케일 어레이(wafer-scale array) 상에서 유전체를 스핀 온(spinning on) 및 경화(curing)함으로써 형성될 수 있으며, 장치(102/102')는 단지 예시적인 간략성을 위한 서브세트이다.
실시예에서, MEMS 최하부 전극(도시되지 않음)이, 예를 들면, 무전해 도금(electroless plating), DFR(dry film resist) 패터닝, 전기 도금(electroplating) 및 플래시 에칭 처리(flash etch processing)의 시퀀스에 의해, 빌드업층들 중 하나에서 형성될 수 있다. 그러한 MEMS 최하부 전극은 그러한 전극에 연결하기 위한 MEMS 액츄에이터/센서 구조체의 궁극적인 정전 액츄에이션 또는 용량성 감지 검출을 위해 제공될 수 있다. 예시적인 실시예에 따른 하나의 그러한 BBUL MEMS 구조체(118)의 형성은 도 1c 내지 1i를 참조하여 이후에 기술된다.
도 1c의 뷰(100c)를 참조하면, BBUL MEMS 최하부 희생층(108)이, 예를 들면, 빌드업층들의 릴리스 에칭 정지층 라미네이션층(예를 들면, 표준 ABF 막보다 낮은 플라즈마 에칭 레이트를 갖는 낮은-E 아지노모토 빌드업 막 또는 그 파생물) 상에 정의될 수 있다. 도 1c로부터 간략성을 위해 BBUL 패널의 단지 하나의 측이 도시됨을 주지해야 한다.
도 1d의 뷰(100d)에 도시된 바와 같이, 벽(109)이 BBUL MEMS 최하부 희생층(108)에 MEMS 액츄에이터 구조체(118)에 대한 기계적인 고정 포인트(anchoring point)를 위치시키고/시키거나 제공하기 위한 홀(hole)을 정의하도록 형성될 수 있다. BBUL MEMS 최하부 희생층(108)에서의 홀의 형성은, 예를 들면, BBUL MEMS 최하부 희생층(108)의 두께에 따라, CO2 레이저, UV(ultraviolet) 레이저 등으로 수행될 수 있다.
실시예에서, 도 1e의 뷰(100e)에 도시된 바와 같이, 라미네이션 프로세스가 수행되어, BBUL MEMS 최하부 희생층(108) 상에 유기 유전체 막(114)이 배치된다. 유기 유전체 막(114)은 임의의 다양한 ABF(Ajinomoto Build-up Film) 제품의 특징들의 일부 또는 전부를 포함할 수 있다. 예를 들어, 막(114)은 수지 함유(resinous) 또는 그렇지 않은 경우 유기 유전체 재료의 층을 포함할 수 있다. 대안적으로 또는 추가적으로, 유기 유전체 막(114)은 시드(seed) Cu 층의 제조 처리를 용이하게 하도록, 예를 들면, 특정 디스미어, 스웰링(swelling) 및/또는 에칭 응답 특성들을 포함하는 하나 이상의 특징을 제공하는 구조 및/또는 재료를 포함할 수 있다. 예를 들어, 유기 유전체 막(114)은 스웰링, 디스미어링 및/또는 에칭의 레벨에 걸쳐 정밀한 제어를 제공하는 실리카 입자 또는 다른 매립된 필터(도시되지 않음)를 포함할 수 있다. 대안적으로 또는 추가적으로, 유기 유전체 막(114)은 제조 프로세스에 대한 유전체 재료의 선택적인 노출을 제공하기 위해, PET(polyethylene terephthalate) 또는 임의의 다양한 다른 폴리머를 포함하는 릴리스층을 포함할 수 있다.
예를 들어, 임의의 그러한 릴리스층의 제거 이후에, 유기 유전체 재료의 막(114)은, 예를 들면, 알콕시-에탄올(alkoxy-ethanol) 또는 임의의 다양한 다른 알칼라인계 스웰러(alkaline based sweller)와 같은 유기 산(organic acid)을 이용하여, 제어된 스웰링 프로세스를 겪을 수 있다. 그러한 제어된 스웰링은 유기 유전체 막(114) 상의 및/또는 그것을 통한 스웰링 구역의 형성을 초래할 수 있다. 그러한 스웰링에 후속하여, 그 위에 후속하여 배치될 재료, 예를 들면, 시드 구리층(116)에 대해 적어도 부분적으로 유기 유전체 재료의 막(114)의 표면을 제공하도록 디스미어링이 수행될 수 있다. 예를 들어, 유기 유전체 막(114)의 디스미어링은 디스미어링된 표면에 포켓 또는 다른 그러한 인덴테이션 구조체(indentation structure)를 다양하게 형성하는 동작을 포함할 수 있다. 대안적으로 또는 추가적으로, 그러한 디스미어링은 벽(109)을 형성하는 레이저 드릴 동작에 의해 생성되는 것과 같은 잔여물을 적어도 부분적으로 제거하기 위해 수행될 수 있다. 특정 실시예는 수 마이크로미터(a few microns)의 레벨 또는 심지어 서브-마이크로미터(sub-micron) 레벨에서 제어될 수 있는 스웰링 및/또는 디스미어 프로세스를 허용하기 위해 유기 유전체 막(114)의 하나 이상의 엔지니어드 특성을 이용한다. 제한적인 것이 아닌 예로써, 제어된 디스미어는 유기 유전체 막(114)에 3 마이크로미터 이하의 스웰링층을 생성할 수 있다.
통상적인 디스미어 기술은 그 위에 후속하여 배치될 재료에 대한 기계적인 고정 포인트를 제공하기 위한 인덴테이션 구조체를 형성한다. 그러나, 특정 실시예는 도 1f의 뷰(100f)에 도시된 바와 같이, 유기 유전체 재료의 막(114)에 다공성의 터널을 생성하기 위해 제어된 디스미어 에칭을 수행하는 것을 더 포함한다. 예를 들어, 유기 유전체 재료의 막(114)의 에칭은 유기 유전체 재료 내에 터널을 다양하기 형성하기 위한 디스미어 프로세스에 의해 생성된 포켓들을 연결할 수 있다. 결과적인 터널은 그렇지 않은 경우 Cu 시드층(116)에 대해 제공될 수 있는 기계적인 고정을 감소시키도록 실제로 기능할 수 있다. 그러나, 그러한 터널은 후속하는 에칭에 의한 제거에 대한 Cu 시드층(116)의 노출을 증가시키는 경로를 제공할 수 있다.
유기 유전체 막(114)에 다공성의 터널을 형성하기 위한 스웰링 및 디스미어 에칭에 후속하여, 도 1g의 뷰(100g)에 도시된 바와 같은 시드 구리층(116)이, 예를 들면, 무전해 구리 도금 프로세스에 의해 형성될 수 있다. 그 다음, (예를 들면, 고정부(anchor)(120) 및 캔틸레버(122)를 포함하는) BBUL MEMS 구조체(118)가, 예를 들면, 무전해 구리층(116) 상의 패터닝된 DFR(dry film resistor) 패터닝 및 구리 전기 도금에 의해, 도 1h에서의 뷰(100h)에 도시된 바와 같이 제조된다.
후속하여, 무전해 구리층(116)의 일부 또는 전부가, 예를 들면, 제어된 플래시 에칭(flash etch)에 의해 제거되어, BBUL MEMS 구조체(118)의 최하부 측과 그 BBUL MEMS 구조체(118) 아래에 배치된 층 사이에 갭(124)을 형성할 수 있다. 실시예에서, 유기 절연체 막(114)의 다공성의 터널은 캔틸레버(122)의 최하부 측 아래로부터 무전해 구리층(116)의 일부를 제거하기 위한 개선된 에칭을 제공한다. 추가적으로 또는 대안적으로, 그러한 다공성의 터널은 벽(109)에 의해 정의된 갭 내에서의 시드 구리의 개선된 제거를 제공한다. 유기 유전체 재료의 막(114)에서의 다공성의 터널을 통한 개선된 선택적 에칭으로 인해, 특정 실시예는 결과적인 갭(124)의 높이의 정밀한 제어를 제공한다. 예를 들어, 갭(124)의 높이는 수 마이크로미터의 레벨 및 심지어 서브 마이크로미터 레벨 상에서 제어될 수 있다. 제한적인 것이 아닌 예로써, 일 실시예에서, 갭(124)은 3 마이크로미터 이하일 수 있다.
실시예에서, 반도체 다이(104)의 활성 표면은, 제한적인 것은 아니지만, 다이 상호접속 구조체에 의해 기능 회로 내에 함께 상호접속되어 집적 회로를 형성하는 트랜지스터, 캐패시터 및 저항기와 같은 복수의 반도체 디바이스를 포함한다. 본 기술 분야의 당업자라면 이해하듯이, 반도체 다이(104)의 디바이스 측은 집적 회로 및 상호접속을 갖는 활성 부분을 포함할 수 있다. 반도체 다이는, 제한적인 것은 아니지만, 수 개의 상이한 실시예에 따른 마이크로프로세서(단일 또는 멀티-코어), 메모리 디바이스, 칩셋, 그래픽 디바이스, ASIC(application specific integrated circuit)을 포함하는 임의의 적절한 집적 회로 디바이스일 수 있다. 다른 실시예에서, 하나보다 많은 다이가 동일한 패키지에 매립된다. 예를 들어, 일 실시예에서, 패키징된 반도체 다이는 보조 적층 다이를 더 포함한다. 제1 다이는 그 안에 배치된 하나 이상의 스루-실리콘 비아(through-silicon vias)를 가질 수 있다(TSV 다이). 제2 다이는 하나 이상의 스루-실리콘 비아를 통해 TSV 다이에 전기적으로 연결될 수 있다. 일 실시예에서, 두 다이들은 코어리스 기판에 매립된다.
패키징된 반도체 다이(104)는, 실시예에서, 완전 매립 및 둘러싸인 반도체 다이일 수 있다. 본 개시 내용에서 이용된 바와 같이, "완전 매립 및 둘러싸인" 이라는 표현은 반도체 다이의 모든 표면이 기판의 (유전체층과 같은) 캡슐화 막과 접촉하거나, 또는 캡슐화 막 내에 하우징된 재료와 적어도 접촉함을 의미한다. 다른 방식으로, "완전 매립 및 둘러싸인" 이라는 표현은 반도체 다이의 모든 노출된 표면이 기판의 캡슐화 막과 접촉함을 의미한다.
패키징된 반도체 다이(104)는, 실시예에서, 완전 매립 반도체 다이일 수 있다. 본 개시 내용에서 이용된 바와 같이, "완전 매립" 이라는 표현은 반도체 다이의 활성 표면 및 전체 측벽이 기판의 (유전체층과 같은) 캡슐화 막과 접촉하거나, 또는 캡슐화 막 내에 하우징된 재료와 적어도 접촉함을 의미한다. 다른 방식으로, "완전 매립" 이라는 표현은 활성 표면의 모든 노출된 영역 및 반도체 다이의 전체 측벽의 노출된 부분이 기판의 캡슐화 막과 접촉함을 의미한다. 그러나, 그러한 경우들에 있어서, 반도체 다이는 반도체 다이의 후면이 기판의 캡슐화 막 또는 캡슐화 막 내에 하우징된 재료와 접촉하지 않는 한 "둘러싸인" 상태로 되거나, 또는 그러한 상태로 되지 않을 수 있다. 제1 실시예에서, 반도체 다이의 후면 표면은 기판의 다이 측의 전반적인 평면 표면(global planarity surface)으로부터 돌출된다. 제2 실시예에서, 반도체 다이의 어떠한 표면도 기판의 다이 측의 전반적인 평면 표면으로부터 돌출되지 않는다.
"완전 매립 및 둘러싸인" 및 "완전 매립"에 대한 위에서의 정의와는 대조적으로, "복수의 매립된" 다이는 측벽의 일부분만이 (코어리스 기판과 같은) 기판의 캡슐화 막과 접촉하거나, 또는 캡슐화 막 내에 하우징된 재료와 적어도 접촉하는 전체 표면을 갖는 다이이다. 또한 대조적으로, "매립되지 않은(non-embedded)" 다이는 측벽의 어떠한 부분도 (코어리스 기판과 같은) 기판의 캡슐화 막과 접촉하거나, 또는 캡슐화 막 내에 하우징된 재료와 접촉하지 않는, 최대 1개의 표면을 갖는 다이이다.
실시예에서, 외부 도전성 콘택트들(도시되지 않음)의 어레이가 후속하여 형성될 수 있다. 외부 도전성 콘택트들은 형성된 기판을 기초 기판에 연결할 수 있다. 외부 도전성 콘택트들은 기초 기판과의 전기적 통신을 위해 이용될 수 있다. 일 실시예에서, 외부 도전성 콘택트들의 어레이는 BGA(ball grid array)이다. 다른 실시예에서, 외부 도전성 콘택트들의 어레이는, 제한적인 것은 아니지만, LGA(land grid array) 또는 핀(pin)들의 어레이(PGA)와 같은 어레이이다. 실시예에서, 전술한 바와 같이, 기판은 BBUL 기판이다. 위에서는 BBUL 프로세스에 대하여 상세히 기술되었지만, 다른 프로세스 흐름이 대신 이용될 수 있다. 예를 들어, 다른 실시예에서, 다이(104)는 기판의 코어에 하우징된다. 다른 실시예에서, 팬아웃(fan-out)층들이 이용된다.
일반적으로, "MEMS"라는 용어는 마이크로전자 디바이스와 비슷한 치수 스케일을 갖는 몇몇 기계적인 구조를 통합하는 장치를 지칭한다. 전형적으로, 기계적인 구조는 몇몇 형태의 기계적인 움직임이 가능하고, 대략 250 마이크로미터 미만의 치수를 갖는다. 실시예에서, 패키지 구조 상의 MEMS는 대략 1mm를 초과하는 전체 크기를 갖지만, 10 마이크로미터 또는 수 십 마이크로미터 까지 정도의 빔 폭을 갖는다. 그러나, 반도체 패키지의 잇따른 세대들이 개선된 제조 기술을 이용하여 계속해서 크기를 조정함에 따라, 패키지 구조 상의 MEMS의 전체 크기는 1mm 미만으로 크기 조정되고, MEMS 빔 폭은 10 마이크로미터 이하로 크기 조정될 것으로 예상된다. 따라서, 본 명세서에서 고려되는 MEMS 구조체는, 실시예에서, 그러한 MEMS 기술의 스케일에 속하는 임의의 디바이스이다. 예를 들어, MEMS 구조체는 대략 250 마이크로미터 미만의 임계 치수를 가지며, 기판 위에서 리소그래피(lithography), 퇴적(deposition) 및 에칭 프로세스들을 이용하여 제조되는 임의의 기계적 및 전자 구조체일 수 있다. 본 발명의 실시예에 따르면, MEMS 구조체는, 제한적인 것은 아니지만, 공진기, 센서, 검출기, 필터 또는 미러와 같은 디바이스이다. 일 실시예에서, MEMS 구조체는 공진기이다. 특정 실시예에서, 공진기는, 제한적인 것은 아니지만, 빔, 플레이트(plate) 및 튜닝 포크(tuning fork) 또는 캔틸레버 암(cantilever arm)과 같은 것이다.
이제 도 2a를 참조하면, 실시예에 따른 MEMS 디바이스가 ESM(electron scanning microscope) 뷰(200)에서 도시된다. MEMS 디바이스의 상세 뷰(220)가 도 2b에 도시된다. 뷰(210, 220)에 도시된 MEMS 디바이스는 예를 들면, 캔틸레버(122)의 특징들 중 일부 또는 전부를 갖는 구리 빔(210)을 포함한다. 구리 빔(210)은 모션 센서, 가속도계, 온도 센서, 압력 센서 등에 대한 활성 요소로서 기능할 수 있다. 뷰(220)에 도시된 바와 같이, 구리 빔(210)은 하부의 층으로부터 갭(222) 만큼 분리될 수 있다. 실시예에서, 갭(222)은 3 마이크로미터 이하이다. 반대로, 갭(222)에 걸친 위치에서의 구리 빔(210)의 폭 및/또는 높이는, 예를 들면, 10 이상의 계수만큼, 갭(222)보다 훨씬 클 수 있다.
실시예에서, 반도체 패키지의 하나 이상의 재료, 구조 및/또는 치수가 도 1a 내지 1i에 의해 도시된 프로세스에 따른 반도체 패키지의 제조로부터 초래된다. 제한적인 것이 아닌 예로써, 구리 빔(210) 아래의 영역(224)은 그 안에 형성된 다공성의 터널을 갖는 유기 유전체 재료를 포함할 수 있다. 그러한 터널은 본 명세서에서 유기 유전체 재료의 막(114)을 참조하여 기술된 것과 같은 스웰링, 디스미어 및 에칭 처리에 의해 형성될 수 있다. 대안적으로 또는 추가적으로, 그러한 처리는 구리 빔(210)의 거친(rough) 하부면(226)에 의해 나타낼 수 있다. 일 실시예에서, MEMS 디바이스의 임의의 릴리스 홀이 구리 빔(210) 이외의 구조체를 통해 연장된다.
이제 도 2c를 참조하면, 실시에에 따른 MEMS 디바이스의 다른 ESM 뷰(230)가 도시된다. 뷰(230)에서의 MEMS 디바이스는 뷰(210, 220)에서의 MEMS 디바이스의 특징들 중 일부 또는 전부를 포함할 수 있다. 뷰(230)에서, 구리 빔은 예를 들면, 약 700nm 높이의 갭(232)에 의해 하부의 유기 유전체층을 통해 서스펜딩된다. 유기 유전체층에서의 다공성의 터널(234)은 도 1a 내지 1i에 도시된 것과 같은 처리로부터 초래된다. 잔여 시드 구리의 거친 영역(236, 238)은 또한 갭(232)을 형성하기 위한 터널(234)을 통한 시드층 에칭의 결과이다.
본 명세서에서 기술된 바와 같이, 특정 실시예는 각각의 다음 연속 빌드업층의 적용, 예를 들면, 라미네이션, 스퍼터링, 도금 등에 대한 하나 이상의 양상에서 각각 준비되는 하나 이상의 표면을 추가적으로 또는 대안적으로 형성한다. 그러한 준비는 반도체 패키지의 금속 구조체의 평탄한 표면 및/또는 반도체 패키지의 구조체들 사이의 비교적 작은 갭의 정밀한 형성을 허용할 수 있다. 그러한 준비는 ABF 또는 유기 유전체 재료층 및 릴리스층을 포함하는 다른 그러한 막의 적용을 포함할 수 있으며, 적용된 막의 릴리스층은 디스미어 동작 이후에만 제거된다. 대안적으로 또는 추가적으로, 준비는 실리콘 질화물 재료를 포함하는 다른 유전체 막의 적용을 포함할 수 있다. 본 명세서에서 이용된 바와 같이, "실리콘 질화물 재료"는, 제한적인 것은 아니지만, SiN(Silicon Nitride), SiON(Silicon Oxynitride), SiCN(Silicon Carbide Nitride) 등을 포함하는, 실리콘과 질화물의 몇몇 화합물을 포함하는 임의의 다양한 유전체 재료를 지칭한다.
패키징된 집적 회로 디바이스는 상이한 실시예들에 따른 임의의 다양한 패키징 옵션으로 하우징될 수 있다. 하나의 그러한 옵션은 예를 들면, 도 1a 내지 1i에 대하여 기술된 특징들 중 일부 또는 전부를 갖는 BBUL 프로세스에 의해 형성된 기판에 하우징하는 것이다. 제한적인 것이 아닌 예로써, 도 3a 내지 3i는 실시예에 따른, 패키징된 집적 회로 디바이스를 제조하는 프로세스에서의 다양한 동작들의 단면도를 도시한다.
도 3a의 뷰(300a)에 도시된 바와 같이, 다이(302)는 예를 들면, 라미네이션 프로세스에 의해서 및/또는 하나 이상의 유전체 재료의 스피닝(spinning) 및 경화에 의해서 형성되는 하나 이상의 캡슐화층에 매립될 수 있다. 예를 들어, 다이(302)의 매립은 뷰(100b)에서의 다이(104)의 매립의 특징들 중 일부 또는 전부를 가질 수 있다. 하나 이상의 캡슐화층이 뷰(300a)에서 예시적인 층(304)에 의해 표현된다.
층(304)을 통한 하나 이상의 홀(306)이, 예를 들면, CO2 레이저 또는 UV 레이저 드릴링을 이용하여 형성되어, 다이(302)에 대한 도전성 콘택트(308)를 노출시킬 수 있다. 디스미어 동작이 수행되어 층(304)의 표면의 일부 부분을 거칠게 만들 수 있다. 대안적으로 또는 추가적으로, 그러한 디스미어 동작은 홀(306)의 형성으로부터 초래된 잔여물을 제거할 수 있다. 특정 실시예는 그러한 거칠게 하는 것으로부터 층(304)의 표면의 적어도 일부의 보호를 제공한다. 예를 들어, 층(304)의 남아 있는 표면의 일부 또는 전부는 그러한 디스미어 처리 동안에, 후속하여 제거되는 릴리스층(도시되지 않음)에 의해 커버될 수 있다.
도 3b의 뷰(300b)는 실시예에서, 예를 들면, PVD(physical vapor deposition) 프로세스를 통해 층(304)의 표면 상으로 배치될 수 있는 티타늄의 층(310)을 도시한다. Ti 층(310)은 후속하여 형성되는 금속 구조체의 표면 거칠기의 감소를 제공하고/하거나 유전체 재료에 대한 그러한 금속 구조체의 부착을 촉진할 수 있다. Ti 층(310)의 두께는 100nm 정도, 예를 들면, 50nm와 200nm 사이의 범위일 수 있다. 그러나, 다른 실시예에서, Ti 층(310)의 두께는 500Å 정도일 수 있다. 구리의 시드층(315)이 예를 들면, PVD를 이용하여 Ti 층(310) 상에 후속적으로 배치될 수 있다. 시드층(315)의 두께는 Ti 층(310)의 두께와 유사할 수 있으나, 특정 실시예가 이와 관련하여 제한되는 것은 아니다.
도 3c의 뷰(300c)에 도시된 바와 같이, DFR(dry film resist) 층(325)(또는 다른 패터닝 재료층)의 라미네이션 및 포토-패터닝이 수행되어, 시드층(315)의 최상부 상에 구리(320)의 후속 무전해 도금을 위한 패턴을 규정할 수 있다. 패터닝된 DFR층(325)의 제거 이후에, 예를 들면, 플라즈마 또는 플래시 에칭을 포함하는 에칭이 뒤따르게 되어, 도 3d의 뷰(300d)에 도시된 바와 같은, 금속층의 하나 이상의 콘택트(330)를 형성한다. 그러한 에칭에 노출될 반도체 패키지의 영역은 제한되거나, 또는 그렇지 않은 경우 통상적인 기법들로부터 적응된 임의의 다양한 에칭 레지스트 구조체(도시되지 않음)를 이용하여 규정될 수 있다. 실시예에서, 콘택트(330)는 각각의 비아, 신호 라인 또는 다른 구조체에 대한 도전성 경로를 다양하게 제공한다. 추가적으로 또는 대안적으로, 콘택트(330) 중 일부 또는 전부가 하나 이상의 MEMS 구조체 내에 후속하여 형성된다.
이제 도 3e의 뷰(300e)를 참조하면, 유전체 실리콘 질화물 재료의 막(335)이, 예를 들면, PECVD(plasma-enhanced chemical vapor deposition) 프로세스를 이용하여, 콘택트(330) 위에 배치될 수 있다. 일 실시예에서, 막(335)은 수 백 nm까지의 두께를 가질 수 있다. 예를 들어, 막(335)의 두께는 100 내지 500nm의 범위일 수 있다. 실시예에서, 막(335)은 저손실 유전체 특성을 나타내는 SiN, SiCN, SiON 등과 같은, 실리콘과 질화물의 화합물을 포함한다. 막(335)은 그 위에 배치될 막(340)에 대한 콘택트(330)에서의 구리의 개선된 접착을 제공할 수 있다. 막(335)은 층(304) 및/또는 콘택트(330)의 하나 이상의 표면을, 후속 제조 동작에 의해 거칠게 되는 것으로부터 더 보호할 수 있다. 대안적으로 또는 추가적으로, 막(335)은 MEMS 구조체(예를 들면, 프루프 매스(proof mass), 공진기, 캔틸레버 등)와 반도체 패키지의 하부의 또는 그렇지 않은 경우 가장 가까운 표면 사이의 갭의 형성시에 개선된 제어를 제공할 수 있다.
도 3f의 뷰(300f)에 도시된 바와 같이, 유기 유전체 재료를 포함하는 다른 막(340)이 막(334) 위에 부착, 가압 또는 그렇지 않은 경우 라미네이팅될 수 있다. 막(340)은 예를 들면, 유기 유전체 막(114)의 특징들 중 일부 또는 전부를 포함할 수 있다. 제한적인 것이 아닌 예로써, 막(114)은 ABF의 그것과 같은 유기 유전체 재료를 포함하는 층(342)을 포함할 수 있다. 막(340)은 예를 들면, PET(polyethylene terephthalate) 또는 임의의 다양한 다른 폴리머 및 층(342)으로부터 폴리머의 후속 분리를 위한 릴리스 에이젼트(release agent)를 포함하는 릴리스층(344)을 더 포함할 수 있다.
릴리스층(344)은 막(340)의 라미네이션에 후속하여 발생되는 디스미어링 프로세스로부터 유전체층(342)의 적어도 부분적인 보호를 제공할 수 있다. 그러한 디스미어 처리로부터 보호되는 유전체층(342)의 영역은 반도체 패키지의 하나 이상의 금속 표면의 평탄화에 후속해서 기여할 수 있다. 예를 들어, 도 3g의 뷰(300g)에 도시된 바와 같이, 층(342, 344)을 통한 하나 이상의 홀(350)이, 예를 들면, CO2 레이저 또는 UV 레이저 드릴링을 이용하여 수행되어, 콘택트(330)의 일부 또는 전부를 노출시킬 수 있다. 디스미어 동작은 예를 들면, 노출된 콘택트(330)를 거칠게 하고/하거나 홀(350)의 형성으로부터 초래되는 잔여물을 제거하도록 수행될 수 있다.
디스미어 프로세스에 후속하여, 층(344)의 일부 또는 전부는 유기 유전체 재료의 층(342)의 비교적 평탄한 표면을 노출시키도록 벗겨질 수 있다. 이제 도 3h의 뷰(300h)를 참조하면, Ti의 박층(365)이 노출된 재료의 층(342) 상에, 예를 들면, 후속하여 형성된 Cu 시드층(370)의 부착을 촉진하기 위한 부착층으로서 배치될 수 있다. 층들(365, 370)의 형성은 층들(310, 315)에 대하여 본 명세서에서 기술된 기법에 따른 것일 수 있다. 그 후, 예를 들면, 구리(320)의 도금에 대하여 기술된 기법에 따라, 다음 금속층을 형성하기 위해 시드층(370) 위에 추가적인 구리를 배치하도록 후속 도금이 수행될 수 있다. 예를 들어, 도 3a 내지 3h의 동작들의 일부 또는 전부는 도 3i의 뷰(300i)에서의 예시적인 층들(375, 380, 385)을 형성하기 위해 다양하게 반복될 수 있다. 층들(375, 380, 385)의 특정한 갯수 및 구성은 단지 예시적인 것이며, 특정 실시예로 제한되는 것은 아니다.
도 3a 내지 3i에 의해 도시된 바와 같은 동작은 금속 구조체에 대한 라미네이션 또는 다른 막의 후속하는 부착이 가능하도록 금속 구조체의 표면을 거칠게 하기 위해 디스미어링이 수행되는 현재의 기법들에 대한 대안을 제공한다. 그러한 동작은 안테나 또는 다른 그러한 구조체가 (예를 들면) 저손실 유전체에 부착되도록 허용하면서, 그러한 부착이 금속 구조체의 평탄한 표면에서 발생되도록 허용한다. 통상적인 기법에서, 반도체 패키지에서의 유전체 재료의 표면은 유전체-금속 인터페이스에서 350nm 이상인 거칠기 평균(roughness average; Ra)을 갖는 것이 전형적이다. 대조적으로, 특정 실시예는 디스미어 처리로부터 유전체 재료를 보호하기 위해, 예를 들면, ABF 또는 임의의 다양한 다른 엔지니어드 유전체 막의 릴리스층 구조체를 이용한다. 따라서, 다양한 실시예에 따라 준비된 유전체 재료에 대해 140nm 내지 45nm 아래 정도의 거칠기 평균이 달성될 수 있다. 하나의 결과로서, 안테나 표면을 둘러싸는 선택적인 에어 갭을 갖는 (예를 들면, 상부 및 하부 금속 표면들 둘다의) 평탄한 금속 안테나 표면이 제공되어, 링크/인터페이스 하드웨어가 보다 높은 대역폭에서 동작하도록 할 수 있다.
도 4a 내지 4d는 실시예에 따른, 패키징된 집적 회로 디바이스를 제조하는 프로세스에서의 다양한 동작에 대한 단면도를 도시한다. 특정 실시예가 이와 관련하여 제한되지는 않지만, 그러한 동작은 도 3a 내지 3i에 의해 도시된 하나 이상의 동작에 추가하여, 또는 그것에 대한 대안으로서 수행될 수 있다.
예를 들어, 도 4a의 뷰(400a)에 도시된 바와 같이, 다이(402)는 예시적인 층(404)에 의해 나타낸 하나 이상의 캡슐화층에 매립될 수 있다. 하나 이상의 구리 구조체(406) 각각이 층(404)의 표면 상에 배치될 수 있다. 특정 실시예가 이와 관련하여 제한되지는 않지만, 그러한 구리 구조체(406)의 일부 또는 전부는, 층(404)을 통해 다이(402)에 대한 대응하는 콘택트까지, 또는 대안적으로, 다이(402) 위의 다음 하부 금속층(도시되지 않음)까지 다양하게 연장되는 각각의 비아 위에 배치될 수 있다.
실시예에서, 그러한 비아 및/또는 하나 이상의 구리 구조체(406)의 일부 또는 전부는, 예를 들면, 층들(365, 370)에 대하여 기술된 기법들에 따라, 후속 구리 시드층의 부착을 위한 티타늄의 박층을 배치함으로써 부분적으로 형성될 수 있다. 후속하여, 추가적인 구리의 무전해 도금이 수행되어 하나 이상의 구리 구조체(406)의 나머지를 형성할 수 있다. 유전체 실리콘 질화물 재료의 막(410)이 구리 구조체(406) 위에 배치될 수 있고, 다른 유전체 재료(412)가 막(410) 위에 배치될 수 있다. 실시예에서, 막(410)은 막(335)의 특징들 중 일부 또는 전부를 갖고/갖거나 유전체 재료(412)는 층(342)의 특징들 중 일부 또는 전부를 포함할 수 있다. 특정 실시예는 하나 이상의 구리 구조체(406)의 제조 이전에 디스미어 프로세스로부터 층(404)의 표면의 적어도 부분적인 보호를 다양하게 제공한다. 예를 들어, 층(404)은 본 명세서에서 층(342)을 보호하기 위해 기술된 것과 같은 기술 및 메커니즘에 의해 디스미어링에 대한 노출로부터 보호될 수 있다.
도 4b의 뷰(400b)에 도시된 바와 같이, 하나 이상의 구리 구조체(406)에 다양하게 인접하는 막(410)에서의 실리콘 질화물 재료의 적어도 부분들을 노출 및 제거하기 위해 선택적 에칭이 수행될 수 있다. 그러한 에칭은 하나 이상의 구리 구조체(406) 하부의 티타늄의 부분들 및/또는 하나 이상의 구리 구조체(406)의 부분들을 추가적으로 제거할 수 있다. 그러한 에칭의 결과로서, 하나 이상의 현수형 구조체(432)가 막(410)의 부분들 및/또는 유전체 재료(412)의 부분들 사이에, 예를 들면, 하나 이상의 현수형 구조체(432)가 유전체 재료(412)의 각각의 개구(430)에서 노출되는 곳에서, 다양하게 형성될 수 있다. 하나 이상의 현수형 구조체(432)는 막(410)의 다른 부분들(도시되지 않음), 유전체 재료(412) 및/또는 노출되지 않은 반도체 패키지의 다른 요소들에 의해 다양하게 서스펜딩될 수 있다. 따라서, 하나 이상의 갭(434, 436)이 IC 디바이스의 각각의 가장 가까운 구조체로부터 현수형 구조체(432)를 다양하게 분리할 수 있다.
실시예에서, 추가적인 층 및/또는 다른 구조체가 하나 이상의 현수형 구조체(432)를 연결, 고정, 보호 등을 위해 형성될 수 있다. 제한적인 것이 아닌 예로써, 도 4c의 뷰(400c)에 도시된 바와 같이, 구리 포일(copper foil)의 층(440)이 하나 이상의 개구(430) 위에 라미네이팅될 수 있다. 대안적으로 또는 추가적으로, 예를 들면, 임의의 다양한 ABF 제품을 포함하는 추가적인 유전체층(450)이, 도 4d의 뷰(400d)에 도시된 바와 같이, 층(440) 위에서 롤링, 가압 또는 그렇지 않은 경우 라미네이팅될 수 있다.
도 5는 본 발명의 실시예에 따른 컴퓨터 시스템(500)의 개략도이다. 도시된 바와 같은 컴퓨터 시스템(500)(전자 시스템(500) 이라고도 지칭됨)은 본 명세서에서 개시된 수 개의 개시된 실시예 및 그들의 등가물 중 임의의 것에 따라 그 안에 기계적인 퓨즈를 갖는 반도체 패키지를 구현할 수 있다. 컴퓨터 시스템(500)은 넷북 컴퓨터와 같은 모바일 디바이스일 수 있다. 컴퓨터 시스템(500)은 무선 스마트폰과 같은 모바일 디바이스일 수 있다. 컴퓨터 시스템(500)은 데스크탑 컴퓨터일 수 있다. 컴퓨터 시스템(500)은 핸드-헬드 판독기일 수 있다.
실시예에서, 전자 시스템(500)은 전자 시스템(500)의 다양한 구성요소들을 전기적으로 연결하기 위한 시스템 버스(520)를 포함하는 컴퓨터 시스템이다. 시스템 버스(520)는 다양한 실시예에 따른 단일의 버스 또는 버스들의 임의의 조합이다. 전자 시스템(500)은 집적 회로(510)에 전력을 제공하는 전원(530)을 포함한다. 일부 실시예에서, 전원(530)은 시스템 버스(520)를 통해서 집적 회로(510)에 전류를 공급한다.
집적 회로(510)는 시스템 버스(520)에 전기적으로 연결되고, 실시예에 따른 임의의 회로 또는 회로들의 조합을 포함한다. 실시예에서, 집적 회로(510)는 임의의 유형일 수 있는 프로세서(512)를 포함한다. 본 명세서에서 이용된 바와 같이, 프로세서(512)는, 제한적인 것은 아니지만, 마이크로프로세서, 마이크로컨트롤러, 그래픽 프로세서, 디지털 신호 프로세서, 또는 다른 프로세서와 같은 임의의 유형의 회로를 의미할 수 있다. 실시예에서, 본 명세서에서 개시된 바와 같이, 프로세서(512)는 기계적인 퓨즈를 갖는 반도체 패키지를 포함하거나, 또는 그러한 반도체 패키지에 포함된다. 실시예에서, SRAM 실시예가 프로세서의 메모리 캐시에서 발견된다. 집적 회로(510)에 포함될 수 있는 다른 유형의 회로는 셀룰라 전화, 스마트폰, 페이저(pager), 휴대용 컴퓨터, 양방향 라디오(two-way radio) 및 유사한 전자 시스템과 같은 무선 디바이스에서 이용하기 위한 통신 회로(514)와 같은 커스텀 회로 또는 ASIC(application-specific integrated circuit)이다. 실시예에서, 프로세서(510)는 SRAM(static random-access memory)과 같은 온-다이(on-die) 메모리(516)를 포함한다. 실시예에서, 프로세서(510)는 eDRAM(embedded dynamic random-access memory)과 같은 매립형 온-다이 메모리(516)를 포함한다.
실시예에서, 집적 회로(510)는 후속하는 집적 회로(511)로 보완된다. 유용한 실시예는 듀얼 프로세서(513) 및 듀얼 통신 회로(515), SRAM과 같은 듀얼 온-다이 메모리(517)를 포함한다. 실시예에서, 듀얼 집적 회로(510)는 eDRAM과 같은 매립형 온-다이 메모리(517)를 포함한다.
실시예에서, 전자 시스템(500)은 RAM 형태의 메인 메모리(542), 하나 이상의 하드 드라이브(544), 및/또는 디스켓, CD(compact disk), DVD(digital variable disk), 플래시 메모리 드라이브 및 본 기술 분야에 알려진 다른 착탈가능 매체와 같은, 착탈가능 매체(546)를 처리하는 하나 이상의 드라이브와 같은, 특정 애플리케이션에 적합한 하나 이상의 메모리 요소를 포함할 수 있는 외부 메모리(540)를 또한 포함한다. 외부 메모리(540)는 실시예에 따른, 매립형 TSV 다이 스택에서의 제1 다이와 같은 매립형 메모리(548)일 수도 있다.
실시예에서, 전자 시스템(500)은 디스플레이 디바이스(550) 및 오디오 출력(560)을 또한 포함한다. 실시예에서, 전자 시스템(500)은 키보드, 마우스, 트랙볼, 게임 컨트롤러, 마이크로폰, 음성 인식 디바이스, 또는 정보를 전자 시스템(500)에 입력하는 임의의 다른 입력 디바이스일 수 있는 제어기(570)와 같은 입력 디바이스를 포함한다. 실시예에서, 입력 디바이스(570)는 카메라이다. 실시예에서, 입력 디바이스(570)는 디지털 사운드 레코더이다. 실시예에서, 입력 디바이스(570)는 카메라 및 디지털 사운드 레코더이다.
본 명세서에 도시된 바와 같이, 집적 회로(510)는 수 개의 개시된 실시예 및 그 등가물 중 임의의 것에 따른 기계적 퓨즈를 갖는 반도체 패키지, 전자 시스템, 컴퓨터 시스템, 집적 회로를 제조하는 하나 이상의 방법, 및 본 명세서에서의 다양한 실시예에서 개시된 수 개의 개시된 실시예 및 기술 분야에서 인식되는 그것의 등가물 중 임의의 것에 따른 기계적 퓨즈를 갖는 반도체 패키지를 포함하는 전자 어셈블리를 제조하는 하나 이상의 방법을 포함하는 다수의 상이한 실시예로 구현될 수 있다. 요소, 재료, 기하 구조, 치수 및 동작의 시퀀스는 본 명세서에서의 실시예에서의 기계적 퓨즈를 갖는 수 개의 개시된 반도체 패키지 및 그 등가물 중 임의의 것에 따른 프로세서 탑재 기판에 매립된 마이크로전자 다이를 위한 어레이 콘택트 카운트, 어레이 콘택트 구성을 포함하는 특정 I/O 연결 요건에 적합하도록 모두 변경될 수 있다. 기초 기판이 도 5의 파선에 의해 나타낸 바와 같이 포함될 수 있다. 수동 디바이스가 도 5에서 또한 도시되는 바와 같이 포함될 수도 있다. 하나의 구현에서, 반도체 패키지는 다이, 다이에 연결된 빌드업 캐리어 - 빌드업 캐리어는 다공성 유전체 재료의 제1 층을 포함하는 복수의 빌드업층을 포함함 -, 및 복수의 빌드업층에 의해 고정된 현수형 구리 부분을 갖는 MEMS 디바이스 - 갭이 다공성 유전체 재료의 제1 층의 노출된 표면으로부터 현수형 구리 부분을 분리함 - 를 포함한다.
실시예에서, 갭은 노출된 표면으로부터 현수형 구리 부분을 3 마이크로미터 이하의 거리만큼 분리한다. 다른 실시예에서, 갭 위의 현수형 구리 부분의 일부는 30 마이크로미터 초과의 두께를 갖는다. 다른 실시예에서, 다공성 유전체 재료는 유기 수지를 포함한다. 다른 실시예에서, 빌드업 캐리어는 패터닝된 도전성 재료 및 절연 재료의 복수의 교번하는 층을 포함하고, 패터닝된 도전성 재료의 층들 중 적어도 하나는 MEMS 디바이스를 다이의 콘택트 포인트에 연결한다. 다른 실시예에서, 다공성 유전체 재료의 층은 그 안에 형성된 터널을 갖고, 잔여 구리가 터널 내에 배치된다.
다른 구현에서, 방법은 다공성 유전체 재료의 층을 형성하는 것을 포함하는 것으로서, 다이에 대한 빌드업 캐리어의 제1 부분을 형성하는 것, 다공성 유전체 재료의 층 상에 시드층을 배치하는 것, 시드층 상에 구리를 도금하는 것, 및 다공성 유전체 재료의 층과 MEMS 디바이스의 현수형 부분 사이에 갭을 형성하기 위해 구리를 에칭하는 것을 포함하는 것으로서, 구리를 도금한 후에, 다공성 유전체 재료의 층에 인접한 구리를 에칭하여 MEMS 디바이스의 현수형 부분을 형성하는 것을 포함한다.
실시예에서, 다공성 유전체 재료의 층을 형성하는 것은 표면 상에 제1 유전체 막을 라미네이팅하고, 제1 유전체 막을 스웰링하고, 제1 유전체 막을 스웰링한 후에, 제1 유전체 막의 디스미어 에칭을 형성하여 다공성 유전체 재료의 층을 형성하는 것을 포함한다. 다른 실시예에서, 갭은 노출된 표면으로부터 현수형 구리 부분을 3 마이크로미터 이하의 거리만큼 분리한다. 다른 실시예에서, 다공성 유전체 재료는 유기 수지를 포함한다. 다른 실시예에서, 빌드업 캐리어는 패터닝된 도전성 재료 및 절연 재료의 복수의 교번하는 층을 포함하고, 패터닝된 도전성 재료의 층들 중 적어도 하나는 다이의 콘택트 포인트에 연결된다.
다른 구현에서, 장치는 빌드업 캐리어에 배치된 마이크로-프로세서를 포함하는 패키지를 포함하는 컴퓨팅 디바이스 - 빌드업 캐리어는 다공성 유전체 재료의 제1 층을 포함하는 복수의 빌드업층을 포함함 -, 및 복수의 빌드업층에 의해 고정된 현수형 구리 부분을 갖는 MEMS 디바이스를 포함하고, 갭이 다공성 유전체 재료의 제1 층의 노출된 표면으로부터 현수형 구리 부분을 분리한다.
실시예에서, 갭은 노출된 표면으로부터 현수형 구리 부분을 3 마이크로미터 이하의 거리만큼 분리한다. 다른 실시예에서, 갭 위의 현수형 구리 부분의 일부는 30 마이크로미터 초과의 두께를 갖는다. 다른 실시예에서, 다공성 유전체 재료는 유기 수지를 포함한다. 다른 실시예에서, 빌드업 캐리어는 패터닝된 도전성 재료 및 절연 재료의 복수의 교번하는 층을 포함하고, 패터닝된 도전성 재료의 층들 중 적어도 하나는 MEMS 디바이스를 마이크로-프로세서의 콘택트 포인트에 연결한다. 다른 실시예에서, 다공성 유전체 재료의 층은 그 안에 형성된 터널을 갖고, 잔여 구리가 터널 내에 배치된다.
다른 구현에서, 반도체 패키지는 다이, 및 다이에 연결된 빌드업 캐리어 - 빌드업 캐리어는 복수의 빌드업층을 포함하고, 복수의 빌드업층은, 각각 개별적인 유기 유전체 재료를 포함하는 제1 절연층 및 제2 절연층, 및 제1 절연층과 제2 절연층 사이에서 인접하여 배치된 실리콘 질화물 재료의 층을 포함함 - 를 포함한다. 빌드업 캐리어는 제2 절연층의 층의 부분들 또는 실리콘 질화물 재료의 층의 부분들 사이에 배치되고, 복수의 빌드업층을 통해 다이의 콘택트 포인트에 연결되는 구리 구조체를 더 포함한다.
실시예에서, 에어 갭이 제1 절연층의 표면으로부터 구리 구조체를 분리한다. 다른 실시예에서, 구리 구조체는 MEMS 디바이스의 현수형 부분을 포함한다. 다른 실시예에서, 빌드업층은 구리 구조체를 포함하는 안테나를 포함한다. 다른 실시예에서, 실리콘 질화물 재료의 층의 두께는 500nm 미만이다. 다른 실시예에서, 빌드업 캐리어는 패터닝된 도전성 재료 및 절연 재료의 복수의 교번하는 층을 포함하고, 패터닝된 도전성 재료의 층들 중 적어도 하나는 구리 구조체를 다이의 콘택트 포인트에 연결한다.
다른 구현에서, 방법은 제1 막을 라미네이팅하는 것을 포함하는 것으로서, 다이에 대한 빌드업 캐리어의 제1 부분을 형성하는 것 - 제1 막은 유기 유전체 재료를 포함하는 제1 절연층 및 제1 릴리스층을 포함함 - 을 포함한다. 방법은 제1 막을 라미네이팅한 후에, 제1 부분의 표면을 디스미어링하는 것, 제1 부분의 표면을 디스미어링한 후에, 제1 릴리스층을 분리하여 제1 절연층의 부분을 노출시키는 것, 제1 절연층의 노출된 부분 상에 티타늄의 제1 층을 배치하는 것, 및 티타늄의 제1 층 상에 제1 구리 구조체를 형성하는 것을 더 포함한다.
실시예에서, 방법은 제1 구리 구조체 상에 실리콘 질화물 재료의 막을 배치하는 것, 및 실리콘 질화물 재료의 막 상에 제2 막을 라미네이팅하는 것 - 제2 막은 유기 유전체 재료를 포함하는 제2 절연층 및 제2 릴리스층을 포함함 - 을 더 포함한다. 다른 실시예에서, 방법은 제2 막을 라미네이팅한 후에 제1 부분의 다른 표면을 디스미어링하는 것, 제1 부분의 다른 표면을 디스미어링한 후에 제2 릴리스층을 분리하여 제2 절연층의 부분을 노출시키는 것, 제2 절연층의 노출된 부분 상에 티타늄의 제2 층을 배치하는 것, 및 티타늄의 제2 층 상에 제2 구리 구조체를 형성하는 것을 더 포함한다. 다른 실시예에서, 방법은 에칭을 수행하여 제1 구리 구조체에 인접하는 실리콘 질화물 재료의 부분을 노출 및 제거하는 것을 더 포함한다. 다른 실시예에서, 에칭하는 것은 티타늄의 제1 층의 부분을 제거하여, 제1 구리 구조체와 제1 절연층 사이에 갭을 형성한다.
다른 구현에서, 장치는 빌드업 캐리어에 배치된 마이크로-프로세서를 포함하는 패키지를 포함하는 컴퓨팅 디바이스를 포함한다. 빌드업 캐리어는 각각 개별적인 유기 유전체 재료를 포함하는 제1 절연층 및 제2 절연층을 포함하는 복수의 빌드업층, 및 제1 절연층과 제2 절연층 사이에서 인접하여 배치된 실리콘 질화물 재료의 층을 포함한다. 빌드업 캐리어는 제2 절연층의 층의 부분들 또는 실리콘 질화물 재료의 층의 부분들 사이에 배치된 구리 구조체를 더 포함하고, 구리 구조체는 복수의 빌드업층을 통해 다이의 콘택트 포인트에 연결된다.
실시예에서, 에어 갭이 제1 절연층의 표면으로부터 구리 구조체를 분리한다. 다른 실시예에서, 구리 구조체는 MEMS 디바이스의 현수형 부분을 포함한다. 다른 실시예에서, 빌드업층은 구리 구조체를 포함하는 안테나를 포함한다. 다른 실시예에서, 실리콘 질화물 재료의 층의 두께는 500nm 미만이다. 다른 실시예에서, 빌드업 캐리어는 패터닝된 도전성 재료 및 절연 재료의 복수의 교번하는 층을 포함하고, 패터닝된 도전성 재료의 층들 중 적어도 하나는 구리 구조체를 다이의 콘택트 포인트에 연결한다.
본 명세서에서, 집적 회로 패키지를 제공하기 위한 기술 및 아키텍쳐가 설명된다. 전술한 설명에서, 설명의 목적을 위해, 특정 실시예에 대한 완전한 이해를 제공하도록, 많은 특정 세부사항이 개시된다. 그러나, 본 기술 분야의 당업자라면, 특정 실시예는 그러한 특정 세부사항 없이도 실시될 수 있음을 명백히 알 것이다. 다른 경우들에 있어서, 설명을 불명료하게 하는 것을 피하도록, 구조체 및 디바이스는 블록도 형태로 도시된다.
상세한 설명에서의 "일 실시예" 또는 "실시예"에 대한 참조는 실시예와 관련하여 기술된 특정한 특징, 구조 또는 특성이 본 발명의 적어도 하나의 실시예에 포함됨을 의미한다. 상세한 설명의 다양한 곳에서 나오는 "일 실시예에서" 라는 문구가 모두 동일한 실시예를 지칭하는 것은 아니다.
본 명세서에서의 상세한 설명의 일부 부분은 컴퓨터 메모리 내의 데이터 비트에 대한 동작들의 알고리즘 및 심볼적 표현의 관점에서 제공된다. 이러한 알고리즘 설명 및 표현은, 컴퓨팅 기술 분야에서의 당업자가 그들 작업의 실체를 기술 분야의 다른 당업자에게 가장 효과적으로 전달하기 위해, 컴퓨팅 기술 분야의 당업자에 의해 이용되는 수단이다. 알고리즘은 본 명세서에서, 그리고 일반적으로, 원하는 결과로 이끄는 일관성 있는 단계들의 시퀀스인 것으로 고려된다. 그러한 단계들은 물리적인 양의 물리적인 조작을 필요로 하는 것이다. 통상적으로, 반드시 그러할 필요는 없지만, 그러한 양은 저장되고, 전송되고, 결합되고, 비교되고, 그렇지 않은 경우 조작될 수 있는 전기적 또는 자기적 신호의 형태를 취한다. 때로는, 주로 일반적인 이용의 이유로, 이러한 신호를 비트, 값, 요소, 심볼, 문자, 항, 숫자 등으로서 지칭하는 것이 편리한 것으로 입증되었다.
그러나, 이들 및 유사한 용어들 전부는 적절한 물리적인 양과 관련되는 것이고, 단지 이러한 양에 적용된 편리한 라벨임을 주지해야 한다. 본 명세서에서의 설명으로부터 명백한 것으로서, 달리 구체적으로 언급되지 않는 한, 설명 전체를 통해서 "처리" 또는 "컴퓨팅" 또는 "계산" 또는 "결정" 또는 "디스플레이" 등과 같은 용어들을 이용한 설명은 컴퓨터 시스템의 레지스터 및 메모리 내의 물리적(전자) 양으로서 표현된 데이터를 조작하여, 컴퓨터 시스템 메모리 또는 레지스터 또는 다른 그러한 정보 저장, 송신 또는 디스플레이 디바이스 내의 물리적 양으로서 유사하게 표현된 다른 데이터로 변환하는 컴퓨터 시스템 또는 유사한 전자 컴퓨팅 디바이스의 동작 및 프로세스를 지칭한다.
특정 실시예는 또한 본 명세서에서의 동작들을 수행하는 장치에 관한 것이다. 이러한 장치는 요구되는 목적을 위해 특별히 구성되거나, 또는 컴퓨터에 저장된 컴퓨터 프로그램에 의해 선택적으로 활성화되거나 또는 인식되는 범용 컴퓨터를 포함할 수 있다. 그러한 컴퓨터 프로그램은, 제한적인 것은 아니지만, 플로피 디스크, 광학 디스크, CD-ROM 및 자기-광학 디스크를 포함하는 임의의 유형의 디스크, ROM(read-only memory), DRAM(dynamic RAM)과 같은 RAM(random access memory), EPROM, EEPROM, 자기 또는 광학 카드, 또는 전자 인스트럭션을 저장하기에 적합하고 컴퓨터 시스템 버스에 연결되는 임의의 유형의 매체와 같은 컴퓨터 판독가능 저장 매체에 저장될 수 있다.
본 명세서에서 제공된 알고리즘 및 디스플레이는 본질적으로 임의의 특정한 컴퓨터 또는 다른 장치와 관련되지 않는다. 다양한 범용 시스템이 본 명세서에서의 개시 내용에 따른 프로그램과 함께 이용될 수 있으며, 또는 요구되는 방법 단계들을 수행하기 위한 보다 전문화된 장치를 구성하는 것이 편리함을 입증할 수 있다. 다양한 이들 시스템에 대해 요구되는 구조는 본 명세서에서의 설명으로부터 나타날 것이다. 또한, 특정 실시예는 임의의 특정한 프로그래밍 언어를 참조하여 기술되지 않는다. 다양한 프로그래밍 언어를 이용하여 본 명세서에서 기술된 그러한 실시예의 개시 내용을 구현할 수 있음을 이해할 것이다.
본 명세서에서 기술되는 것 이외에, 그 영역을 벗어나지 않고서도, 개시된 실시예 및 그 구현에 대한 다양한 변형이 행해질 수 있다. 따라서, 본 명세서에서의 도시 및 예들은 예시적인 것이며, 제한적인 의미가 아님을 이해해야 한다. 본 발명의 영역은 오로지 이하의 청구항들을 참조하여 판단되어야 한다.

Claims (22)

  1. 반도체 패키지로서,
    다이와,
    상기 다이에 연결된 빌드업 캐리어(a build-up carrier) - 상기 빌드업 캐리어는 다공성 유전체 재료(porous dielectric material)의 층을 포함하는 복수의 빌드업층을 포함함 - 와,
    상기 복수의 빌드업층에 의해 고정된 현수형 구리 부분(a suspended copper portion)을 갖는 MEMS 디바이스 - 갭은 상기 다공성 유전체 재료의 층의 노출된 표면으로부터 상기 현수형 구리 부분을 분리함 - 를 포함하고,
    상기 다공성 유전체 재료의 층은 그 안에 형성된 터널을 갖고, 잔여 시드 구리는 상기 터널 내에 배치되는
    반도체 패키지.
  2. 제1항에 있어서,
    상기 갭은 상기 노출된 표면으로부터 상기 현수형 구리 부분을 3 마이크로미터 이하의 거리만큼 분리하는
    반도체 패키지.
  3. 제2항에 있어서,
    상기 갭 위의 상기 현수형 구리 부분의 일부는 30 마이크로미터 초과의 두께를 갖는
    반도체 패키지.
  4. 제1항에 있어서,
    상기 다공성 유전체 재료는 유기 수지(organic resin)를 포함하는
    반도체 패키지.
  5. 제1항에 있어서,
    상기 빌드업 캐리어는 패터닝된 도전성 재료 및 절연 재료의 복수의 교번하는 층을 포함하고, 상기 패터닝된 도전성 재료의 층들 중 적어도 하나는 상기 MEMS 디바이스를 상기 다이의 콘택트 포인트에 연결하는
    반도체 패키지.
  6. 삭제
  7. 다공성 유전체 재료의 층을 형성하는 것을 포함하여, 다이에 대한 빌드업 캐리어의 제1 부분을 형성하는 단계와,
    상기 다공성 유전체 재료의 층 상에 시드층을 배치하는 단계와,
    상기 시드층 상에 구리를 도금하는 단계와,
    상기 구리를 도금한 후에, 상기 다공성 유전체 재료의 층과 MEMS 디바이스의 현수형 부분 사이에 갭을 형성하기 위해 구리를 에칭하는 것을 포함하여, 상기 다공성 유전체 재료의 층에 인접한 구리를 에칭하여 상기 MEMS 디바이스의 현수형 부분을 형성하는 단계를 포함하는
    방법.
  8. 제7항에 있어서,
    상기 다공성 유전체 재료의 층을 형성하는 단계는,
    표면 상에 제1 유전체 막을 라미네이팅(laminating)하는 단계와,
    상기 제1 유전체 막을 스웰링(swelling)하는 단계와,
    상기 제1 유전체 막을 스웰링한 후에, 상기 제1 유전체 막의 디스미어 에칭(a desmear etch)을 수행하여 다공성 유전체 재료의 층을 형성하는 단계를 포함하는
    방법.
  9. 제7항에 있어서,
    상기 갭은 상기 현수형 부분을 노출된 표면으로부터 3 마이크로미터 이하의 거리만큼 분리하는
    방법.
  10. 제7항에 있어서,
    상기 다공성 유전체 재료는 유기 수지를 포함하는
    방법.
  11. 제7항에 있어서,
    상기 빌드업 캐리어는 패터닝된 도전성 재료 및 절연 재료의 복수의 교번하는 층을 포함하고, 상기 패터닝된 도전성 재료의 층들 중 적어도 하나는 상기 다이의 콘택트 포인트에 연결되는
    방법.
  12. 반도체 패키지로서,
    다이와,
    상기 다이에 연결된 빌드업 캐리어 - 상기 빌드업 캐리어는 복수의 빌드업층을 포함하고, 상기 복수의 빌드업층은, 개별적인 유기 유전체 재료를 각각 포함하는 제1 절연층 및 제2 절연층과, 상기 제1 절연층과 상기 제2 절연층 사이에서 인접하여 배치된 실리콘 질화물 재료의 층을 포함함 - 와,
    상기 제2 절연층의 층의 부분들 또는 상기 실리콘 질화물 재료의 층의 부분들 사이에 배치되고, 상기 복수의 빌드업층을 통해 상기 다이의 콘택트 포인트에 연결되는 구리 구조체를 포함하고,
    에어 갭이 상기 제1 절연층의 표면으로부터 상기 구리 구조체를 분리하는
    반도체 패키지.
  13. 삭제
  14. 제12항에 있어서,
    상기 구리 구조체는 MEMS 디바이스의 현수형 부분을 포함하는
    반도체 패키지.
  15. 제12항에 있어서,
    상기 빌드업층은 상기 구리 구조체를 포함하는 안테나를 포함하는
    반도체 패키지.
  16. 제12항에 있어서,
    상기 실리콘 질화물 재료의 층의 두께는 500nm 미만인
    반도체 패키지.
  17. 제12항에 있어서,
    상기 빌드업 캐리어는 패터닝된 도전성 재료 및 절연 재료의 복수의 교번하는 층을 포함하고, 상기 패터닝된 도전성 재료의 층들 중 적어도 하나는 상기 구리 구조체를 상기 다이의 콘택트 포인트에 연결하는
    반도체 패키지.

  18. 제1 막을 라미네이팅하는 것을 포함하여, 다이에 대한 빌드업 캐리어의 제1 부분을 형성하는 단계 - 상기 제1 막은 유기 유전체 재료를 포함하는 제1 절연층 및 제1 릴리스층을 포함함 - 와,
    상기 제1 막을 라미네이팅한 후에, 상기 제1 부분의 표면을 디스미어링하는 단계와,
    상기 제1 부분의 표면을 디스미어링한 후에, 상기 제1 릴리스층을 분리하여 상기 제1 절연층의 일부를 노출시키는 단계와,
    상기 제1 절연층의 상기 노출된 부분 상에 티타늄의 제1 층을 배치하는 단계와,
    상기 티타늄의 제1 층 상에 제1 구리 구조체를 형성하는 단계와,
    상기 제1 구리 구조체 상에 실리콘 질화물 재료의 막을 배치하는 단계와,
    상기 실리콘 질화물 재료의 막 상에 제2 막을 라미네이팅하는 단계 - 상기 제2 막은 유기 유전체 재료를 포함하는 제2 절연층 및 제2 릴리스층을 포함함 - 를 포함하는
    방법.
  19. 삭제
  20. 제18항에 있어서,
    상기 제2 막을 라미네이팅한 후에, 상기 제1 부분의 다른 표면을 디스미어링하는 단계와,
    상기 제1 부분의 다른 표면을 디스미어링한 후에, 상기 제2 릴리스층을 분리하여 상기 제2 절연층의 일부를 노출시키는 단계와,
    상기 제2 절연층의 상기 노출된 부분 상에 티타늄의 제2 층을 배치하는 단계와,
    상기 티타늄의 제2 층 상에 제2 구리 구조체를 형성하는 단계를 포함하는
    방법.
  21. 제18항에 있어서,
    에칭을 수행하여 상기 제1 구리 구조체에 인접하는 상기 실리콘 질화물 재료의 일부를 노출 및 제거하는 단계를 더 포함하는
    방법.
  22. 제21항에 있어서,
    상기 에칭은 상기 티타늄의 제1 층의 일부를 제거하여, 상기 제1 구리 구조체와 상기 제1 절연층 사이에 갭을 형성하는
    방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9224674B2 (en) * 2011-12-15 2015-12-29 Intel Corporation Packaged semiconductor die with bumpless die-package interface for bumpless build-up layer (BBUL) packages
US9741606B2 (en) 2015-08-07 2017-08-22 Intel Corporation Desmear with metalized protective film
US10128192B2 (en) * 2016-07-22 2018-11-13 Mediatek Inc. Fan-out package structure
TWI587421B (zh) * 2016-07-29 2017-06-11 財團法人工業技術研究院 一種元件選取系統
US10593644B2 (en) 2016-07-29 2020-03-17 Industrial Technology Research Institute Apparatus for assembling devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100026601A1 (en) * 2008-08-04 2010-02-04 Chung-Long Chang Antennas Integrated in Semiconductor Chips
US20100178761A1 (en) * 2009-01-13 2010-07-15 Ming-Fa Chen Stacked Integrated Chips and Methods of Fabrication Thereof
US20130168852A1 (en) * 2012-01-04 2013-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS Devices and Methods of Forming Same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6248668B1 (en) * 2000-01-14 2001-06-19 The Board Of Trustees Of The University Of Illinois Dendritic material sacrificial layer micro-scale gap formation method
US6537896B1 (en) 2001-12-04 2003-03-25 Lsi Logic Corporation Process for treating porous low k dielectric material in damascene structure to form a non-porous dielectric diffusion barrier on etched via and trench surfaces in the porous low k dielectric material
US7199048B2 (en) 2003-07-24 2007-04-03 Novellus Systems, Inc. Method for preventing metalorganic precursor penetration into porous dielectrics
US7071091B2 (en) * 2004-04-20 2006-07-04 Intel Corporation Method of forming air gaps in a dielectric material using a sacrificial film
KR101049702B1 (ko) 2008-08-29 2011-07-15 서울대학교산학협력단 마이크로캔틸레버 및 그 제조 방법과 실리콘 박막 및 그 제조방법
US8878335B2 (en) 2010-12-23 2014-11-04 Infineon Technologies Ag Method and system for providing fusing after packaging of semiconductor devices
US9162867B2 (en) 2011-12-13 2015-10-20 Intel Corporation Through-silicon via resonators in chip packages and methods of assembling same
WO2013101156A1 (en) 2011-12-30 2013-07-04 Intel Corporation Integration of laminate mems in bbul coreless package
US9200973B2 (en) 2012-06-28 2015-12-01 Intel Corporation Semiconductor package with air pressure sensor
US8633551B1 (en) 2012-06-29 2014-01-21 Intel Corporation Semiconductor package with mechanical fuse
US20140001583A1 (en) 2012-06-30 2014-01-02 Intel Corporation Method to inhibit metal-to-metal stiction issues in mems fabrication
US9297824B2 (en) 2012-09-14 2016-03-29 Intel Corporation Techniques, systems and devices related to acceleration measurement
US9674945B2 (en) 2012-09-21 2017-06-06 Intel Corporation Heterogeneous integration of microfluidic devices in package structures

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100026601A1 (en) * 2008-08-04 2010-02-04 Chung-Long Chang Antennas Integrated in Semiconductor Chips
US20100178761A1 (en) * 2009-01-13 2010-07-15 Ming-Fa Chen Stacked Integrated Chips and Methods of Fabrication Thereof
US20130168852A1 (en) * 2012-01-04 2013-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS Devices and Methods of Forming Same

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