TW201524887A - 用於提供半導體封裝之ｍｅｍｓ結構的裝置、系統及方法 - Google Patents

用於提供半導體封裝之ｍｅｍｓ結構的裝置、系統及方法 Download PDF

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Abstract

用於提供精確的製造半導體封裝的結構之技術與機制。在實施例中，半導體封裝之建立載體包括多孔的介電材料之層。種子銅及電鍍銅配置在多孔的介電材料之層上。施行隨後的蝕刻以移除鄰近多孔的介電材料之層的銅，形成將MEMS結構之懸浮部分與該多孔的介電材料之層分離的間隙。在另一實施例中，半導體封裝包括配置在絕緣層之部分之間或在氮化矽材料之層之部分之間的銅結構。氮化矽材料之層將絕緣層耦接到另一絕緣層。絕緣層其中之一或兩者各用分別的釋放層結構來受保護以避免除污處理。

Description

用於提供半導體封裝之MEMS結構的裝置、系統及方法
本發明之實施例係於半導體封裝之領域，且更特別的是關於(但非唯一的)，具有微機電系統(MEMS；microelectromechanical system)結構的半導體封裝。
現今的消費電子市場經常需求複雜的功能，其需要非常錯綜複雜的電路。縮減到愈來愈小的基本建構方塊(fundamental building blocks)，例如，電晶體隨著每個先進製程已使能夠併入更加錯綜複雜的電路於單一晶粒上。半導體封裝係使用於保護積體電路(IC；integrated circuit)晶片或晶粒，並亦可提供具有至外部電路之電介面的晶粒。隨著增加對於較小電子裝置的需求，半導體封裝被設計成更加緊密且必需支援更大的電路密度。
進一步而言，過去幾年微機電系統(MEMS)或其它結構在消費產品中已拌演愈加重要的角色。舉例來說， MEMS裝置，像是感測器、致動器(actuator)及反射鏡，能發現於產品之中，其範圍從在車輛中的安全氣囊觸發到在視覺技藝工業中的顯示器。當這些技術成熟時，在這類MEMS或其它結構之精度及功能逐步升高。進一步而言，對於MEMS裝置之效能的一致需要(裝置內及裝置對裝置兩者)通常支配著用以製造這類的MEMS裝置製程需要極度的精巧。
雖然封裝縮減通常視為在尺寸上的縮小，但亦考量在給定空間中功能之添加。然而，當嘗試封裝具有亦置放於封裝中額外功能的半導體晶粒封裝時，結構問題可能發生。例如，經封裝的MEMS裝置之添加可添加功能，但在半導體封裝中日益減少的空間利用可能提供對添加這類功能的障礙。
101‧‧‧載體
102‧‧‧面板
102’‧‧‧面板
104‧‧‧半導體晶粒
104’‧‧‧半導體晶粒
L2‧‧‧階層2
108‧‧‧犧牲層
109‧‧‧壁
114‧‧‧有機介電膜
116‧‧‧種子銅層
118‧‧‧BBUL MEMS結構
120‧‧‧錨
122‧‧‧懸臂
124‧‧‧間隙
210‧‧‧銅樑
222‧‧‧間隙
224‧‧‧區域
226‧‧‧粗糙下側
232‧‧‧間隙
234‧‧‧多孔的隧道
236‧‧‧粗糙區域
238‧‧‧粗糙區域
302‧‧‧晶粒
304‧‧‧層
306‧‧‧孔洞
308‧‧‧導電接點
310‧‧‧鈦的層
315‧‧‧種子層
320‧‧‧銅
325‧‧‧DFR層
330‧‧‧接點
335‧‧‧膜
340‧‧‧膜
342‧‧‧層
344‧‧‧釋放層
350‧‧‧孔洞
365‧‧‧層
370‧‧‧層
375‧‧‧層
380‧‧‧層
385‧‧‧層
402‧‧‧晶粒
404‧‧‧層
406‧‧‧銅結構
410‧‧‧膜
412‧‧‧介電材料
430‧‧‧開口
432‧‧‧懸浮結構
434‧‧‧間隙
436‧‧‧間隙
440‧‧‧層
450‧‧‧介電層
500‧‧‧電腦系統
510‧‧‧積體電路
511‧‧‧積體電路
512‧‧‧處理器
513‧‧‧雙處理器
514‧‧‧通訊電路
515‧‧‧雙通訊電路
516‧‧‧晶粒上記憶體
517‧‧‧晶粒上記憶體
520‧‧‧系統匯流排
530‧‧‧電壓源
542‧‧‧主記憶體
544‧‧‧硬碟驅動器
546‧‧‧可移除媒體
548‧‧‧嵌入式記憶體
550‧‧‧顯示裝置
560‧‧‧音頻輸出
570‧‧‧輸入裝置
本發明之各種實施例係藉範例的方式，但非藉限定的方式，以所附圖式的圖來闡述，而其中：
圖1A~1I闡述依據實施例製造封裝的MEMS裝置的製程之各種操作的剖面視圖。
圖2A~2C依據實施例包括封裝的MEMS裝置之掃描式電子顯微鏡(SEM)影像。
圖3A~3I闡述依據實施例製造封裝的裝置之低粗糙度的結構的製程之各種操作的剖面視圖。
圖4A~4D闡述依據實施例製造封裝的MEMS裝置之 低粗糙度的結構的製程之各種操作的剖面視圖。
圖5為依據一實施例的電腦系統之示意圖。
【發明內容及實施方式】
於此討論的實施例多方面的提供半導體封裝，其包括窄間隙(narrow gap)用以將MEMS結構的懸浮部分與緊鄰的表面分開。舉例來說，可形成多孔介電材料之層以用於半導體封裝的建立載體(build-up carrier)。種子層(seed layer)可配置於多孔介電材料之層上，並且銅隨後鍍於或配置於種子層上。可施行隨後的蝕刻以移除鄰近多孔介電材料之層的銅，造成形成MEMS結構的懸浮部分。
或者或此外，某些實施例供應這類半導體封裝以包括配置於絕緣層的部分及/或氮化矽材料之層的部分之間的銅結構，其中氮化矽材料之層將絕緣層耦合到另一個絕緣層。在實施例中，多方面的保護一或兩者的絕緣層以避免除污(除渣)處理(desmear processing)。這類避免除污處理的保護可對於銅結構之平滑有貢獻。或者或此外，銅結構可為MEMS裝置的樑(beam)、懸臂(cantilever)或其它懸浮部分。
封裝的MEMS裝置依據不同的實施例可置放於各種封裝選擇之任一者中。一個這類的選擇係置放於藉由BBUL製程形成的基板中。例如，圖1A~1I闡述依據說明的實施例在製造具有懸浮樑結構的封裝的MEMS裝置之 製程中各種操作的剖面視圖。
參照圖1A，描繪了載體101之簡化視圖100a，其包括兩個面板側102及102’。可施行完全嵌入處理以分別封裝在任一的面板102/102’上的晶粒104/104’。如一範例，圖1B描繪BBUL完全嵌入晶粒製程上至階層2(L2；Level 2)金屬層界定的視圖100b。BBUL為無凸塊的處理器封裝技藝，由於其不使用一般小焊料凸塊(solder bump)來將矽晶粒附接到處理器封裝導線。由於生長或建立在矽晶粒周圍，所以其具有建立層。雖然某些實施例並不限於此點，但是一些半導體封裝現今使用無核心基板，其不包括通常在傳統基板中發現的厚的樹脂核心層。在實施例中，做為BBUL製程的部分，電性導電穿孔(via)及佈線層(routing layer)係使用半加成製程(SAP；semi-additive process)形成在半導體晶粒104/104’之主動側上面以完成剩下的層。
因此，再次參照圖1B，半導體晶粒可封裝在載體之面板上。供載體101可被提供具有平面面板或是具有複數個空腔配置於其中的面板，每一個被定尺寸以接收半導體晶粒104/104’。雖然某些實施例並不限於此點，但是同樣的結構(例如，102及102’)可在處理期間配對，以為了建造用於處理實用器械的背靠背設備(back-to-back apparatus)。結果是，處理產量有效的加倍。在圖1B所繪示的結構可形成帶有複數個同樣的區域(其具有相似或相同剖面)之部分較大的載體/面板結構。
舉例來說，載體可包括在任一側上具有1000個凹口的面板，其允許從單一載體製造2000個的個別的封裝。平板可包括附著釋放層及附著黏著劑(binder)。切割域(cutting zone)可被提供在設備102或102’之每一端以用於分開處理。半導體晶粒之背側可被接合到具有晶粒接合膜(die-bonding film)的面板。可藉由層壓製程(lamination process)形成包封層(encapsulating layer)。在另一實施例中，一或多個包封層可藉由在設備之晶圓尺度陣列(wafer-scale array)上旋轉或是固化介電質來形成，其中的設備102/102’僅為用於說明性的簡化之子集。
在實施例中，MEMS低部電極(未繪示)--例如藉由非電解電鍍(electroless plating)、乾膜抗蝕(DFR；dry film resist)圖案化、電解電鍍(electroplating)及閃蝕處理(flash etch processing)的順序可形成在建立層之其中一者中。這類的MEMS底部電極可被提供用於MEMS致動器/感測器結構之終極靜電致動或電容感測偵測，用以耦接到這樣的電極。依據說明的實施例形成一個這樣的BBUL MEMS結構118之後參考圖1C~1I來討論。
請參照圖1C的視圖100c，BBUL MEMS底部犧牲層108可被界定-例如在建立層之釋放蝕刻停止層的層壓層(例如，具有比標準ABF膜更低的電漿蝕刻率的低E(low-E)阿基諾莫脫建立膜或其衍生)上。要注意的是，只繪示BBUL面板之一側以用於自圖1C等簡化。
如圖1D之視圖100d所繪示，可形成壁109以在 BBUL MEMS底部犧牲層108中界定一孔洞來定位及/或提供用於MEMS致動器結構118的機械錨定點(mechanical anchoring point)。在BBUL MEMS底部犧牲層108中形成孔洞可以CO2雷射、紫外線(UV)雷射等來施行-其例如取決於BBUL MEMS底部犧牲層108之厚度。
在實施例中，施行層壓製程-如在圖1E之視圖100e中所闡述-用以將有機介電膜114配置在BBUL MEMS底部犧牲層108上。有機介電膜114可包括各種阿基諾莫脫建立膜(ABF；Ajinomoto Build-up Film)產品之任一者之特徵中的一些或所有特徵。例如，膜114可包括樹脂的或另外有機介電材料之層。或者或此外，有機介電膜114可包括提供一或以上特性的結構及/或材料-例如包括特定的除污、膨脹及/或蝕刻靈敏度(etch response)性質一用以便於種子Cu層的製造處理。舉例來說，有機介電膜114可包括矽石粒子或其他嵌入的填充物(未繪示)，其提供在膨漲(或溶張，swelling)、除污及/或蝕刻之級數之上的精確控制。或者或此外，有機介電膜114可包括釋放層，其包括聚對苯二甲酸乙二酯(PET；polyethylene terephthalate)或各種其它聚合物之任一者以供應對製造製程的介電材料之選擇性曝露。
舉例來說，在移除任何這類釋放層之後，膜114之有機介電材料可能受到控制的膨漲處理-例如使用像是烷氧基-乙醇的有機酸或各種其它鹼性為基的膨漲劑之任一者。這類受控制的膨漲可導致在有機介電膜114上或通過 有機介電膜114形成膨漲域(swelling zone)。繼這類膨漲後，可施行除污以至少部分對於材料而預備膜114之有機介電材料之表面-例如種子銅層116-用以隨後配置於其上。舉例來說，除污有機介電膜114可包括在除污表面各方面的形成凹穴(pocket)或是其它這類凹入結構(indentation structure)的操作。或者或此外，可至少部分的施行這類除污以移除像是由形成壁109的雷射鑽孔操作所產生者的殘渣。某些實施例利用一或以上的有機介電膜114之工程性質以允許膨漲及/或除污處理，其可在少許微米之級數或甚至亞微米級數來控制。藉由闡述而的方式而非限制，受控制的除污可在有機介電膜114中產生膨漲層，其等於或小於三(3)微米。
傳統的除污技術形成凹入結構以提供機械錨定點，用於隨後要配置於其上的材料。然而，某些實施例包括進一步施行控制的除污蝕刻來在膜114之有機介電材料中創建多孔的隧道，如在圖1F之視圖100f中所闡述。舉例來說，蝕刻膜114之有機介電材料可結合由除污處理所產生的凹穴來多方面的在有機介電材料內形成隧道。所得到的隧道可實際上作為降低機械錨定，其可能另外被提供用於Cu種子層116。然而，這類隧道可提供路徑以增加Cu種子層116之曝露來藉由隨後的蝕刻而移除。
繼用以在有機介電膜114中形成多孔的隧道之膨漲和除污蝕刻之後，種子銅層116-如在圖1G之視圖100g所描繪-可例如藉由非電解銅電鍍處理來形成。BBUL MEMS結構118(例如，包括錨120和懸臂122)係例如藉由圖案化的乾膜抗蝕(DFR)圖案化及在非電鍍的銅層116上的銅電解電鍍來接著製造，如在圖1H中的視圖100h所描繪。
隨後，例如藉由受控制的閃蝕可移除一些或所有非電鍍銅層116，以形成在BBUL MEMS結構118之底側與配置在該BBUL MEMS結構118下面的層之間的間隙124。在實施例中，有機介電膜114之多孔的隧道供應改進的蝕刻用以從懸臂122之底側之下移除非電鍍銅層116之部分。此外或是或者，這類多孔的隧道供應在由壁109所界定的間隙內改進的移除種子銅。由於在有膜114之有機介電材料中通過多孔的隧道之改進的選擇性蝕刻，某些實施例供應所得的間隙124之高度的精確的控制。舉例來說，間隙124之高度可在少許微米之級數上而甚至在亞微米級數上受控制。藉闡述的方式而非限制，在一個實施例中，間隙124可等於或小於三(3)微米。
在實施例中，半導體晶粒104之主動表面包括複數個半導體裝置，像是(但不限於)電晶體、電容器及電阻器，其藉由晶粒互連結構一起互連成功能電路，以藉此形成積體電路。如將為本領域具有通常知識者所理解的，半導體晶粒104之裝置側可包括具有積體電路和互連的主動部分。半導體晶粒可為任何適當的積體電路裝置，其依據一些不同實施例包括(但不限於)微處理器(單或多核)、記憶體裝置、晶片組、圖形裝置、特定應用積體電 路。在另一實施例中，多於一的晶粒嵌入在相同的封裝中。例如，在一實施例中，封裝的半導體晶粒進一步包括次要堆疊晶粒。第一晶粒可具有配置於其中一或以上的直通矽晶穿孔(TSV；through-silicon via)(TSV晶粒)。第二晶粒可透過一或以上的直通矽晶穿孔電耦接到TSV晶粒。在一實施例中，兩者的晶粒皆嵌入於無核心基板中。
在實施例中，經封裝的半導體晶粒104可為完全嵌入且包圍的半導體晶粒。如在本揭露中所使用的「完全嵌入且包圍的」意味所有半導體晶粒的表面皆與基板之包封膜(像是介電層)接觸，或是至少與置放在包封膜內的材料接觸。換言之，「完全嵌入且包圍的」意味所有半導體晶粒的曝露表面皆與基板之包封膜接觸。
在實施例中，封裝的半導體晶粒104可為完全嵌入的半導體晶粒。如在本揭露所使用的「完全嵌入的」意味半導體晶粒的主動表面及整個側壁與基板的包封膜(像是介電層)接觸，或是至少與置放在包封膜內的材料接觸。換言之，「完全嵌入的」意味半導體晶粒之主動表面的曝露區域及整個側壁之曝露部分係與基板的包封膜接觸。然而，在這類的情形中，只要在半導體晶粒之背側未與基板之包封膜接觸或是與置放在包封膜內的材料接觸，半導體晶粒可以或不會被「包圍」。在第一實施例中，半導體晶粒之背部表面從基板之晶粒側的全局平面表面突出。在第二實施例中，半導體晶粒的表面沒有從基板之晶粒側的全 局平面表面突出。
相對於上面「完全嵌入且包圍的」以及「完全嵌入的」的定義，「部分嵌入的」晶粒係為具有整個表面的晶粒，但僅有側壁的部分與基板(像是無核心基板)的包封膜接觸，或是至少與置放在包封膜內的材料接觸。進一步相比之下，「非嵌入的」晶粒為具有最多一表面的晶粒，且側壁的部分沒有與基板(像是無核心基板)的包封膜接觸，或是沒有與置放在包封膜內的材料接觸。
在實施例中，可隨後形成外部導電接點的陣列(未繪示)。外部導電接點可將形成的基板與基礎基板耦接。外部導電接點可使用於與基礎基板的電通訊。在一實施例中，外部導電接點的陣列為球形陣列(BGA；ball grid array)。在其它實施例中，外部導電接點的陣列為像是(但不限於)地柵陣列(LGA；land grid array)或是插針陣列(PGA)。在實施例中，如上所說明，基板為BBUL基板。雖然上面詳細說明針對BBUL製程，但是可使用其它製程流程取代。例如，在其它實施例中，晶粒104置放在基板之核心中。在其它的實施例中，使用扇出層(fan-out layer)。
術語「MEMS」通常參照到包含一些具有可相比於微電子裝置維度尺度(dimensional scale)之機械結構的設備。機械結構一般能夠有機械運動之某種形式並且具有低於約250微米的維度。在實施例中，在封裝結構上的MEMS具有超過大約1mm的總尺寸，但具有在上至十微 米或是幾十微米之階次上的樑寬。然而，當半導體封裝之連續的產生持續以改進的製造技術來縮減時，在封裝結構上MEMS的整個尺寸期望縮減到1mm以下，並且MEMS樑寬期望縮減到十微米或以下。因此在實施例中，於此考量的MEMS結構為落入這類MEMS技術之尺度內的任何裝置。例如，MEMS結構可為具有低於約250微米的臨界尺寸(critical dimension)且在基板上面使用微影技術(lithography)、沉積及蝕刻處理來製造的任何機械及電子結構。依據本發明的實施例，MEMS結構係為像是(但不限於)共振器、偵測器、過濾器或反射鏡的裝置。在一實施例中，MEMS結構為共振器。在特定實施例中，共振器是像是(但不限於)樑(beam)、板(plate)及音叉(tuning fork)或是伸出臂(cantilever arm)的一者。
現參照圖2A，依據實施例的MEMS裝置係繪示於電子掃描式顯微鏡(ESM)視圖200中。MEMS裝置之詳細視圖220係繪示於圖2B中。繪示於視圖210、220的MEMS裝置包括銅樑(copper beam)210，其例如具有懸臂122之一些或所有的特徵。銅樑210可作為用於運動感測器、加速計(accelerometer)、溫度感測器、壓力感測器等的主動元件。如在視圖220中所繪示，銅樑210可藉由間隙222與在下面的層分開。在實施例中，間隙222等於或小於3微米。對比之下，在間隙222之上的位置處銅樑210之寬度及/或高度可顯著的比間隙222大了-例如十(10)或以上的因子(以十倍或以上計)。
在實施例中，依據圖1A~1I所闡述的製程，半導體封裝之一或以上的材料、結構及/或維度係由半導體封裝之製造引起。藉由闡述的方式而非限制，在銅樑210之下的區域224可包括具有形成其中的多孔之隧道的有機介電材料。這類隧道可藉由像是於此討論參考膜114之有機介電材料的膨漲、除污及蝕刻處理來形成。或者或此外，這類處理可藉由銅樑210之粗糙下側226來指示。在一實施例中，MEMS裝置之任何釋放孔洞延伸通過排除銅樑210以外的結構。
現參照至圖2C，繪示了依據實施例的另一個MEMS裝置之ESM視圖230。在視圖230中的MEMS裝置可包括在視圖210、220中MEMS裝置之一些的或所有的特徵。在視圖230中，銅樑在下面的有機介電層之上懸浮了一個間隙232，其例如約700奈米高。在有機介電層中的多孔的隧道234係由像是在圖1A~1I所繪示者的處理所引起。剩餘種子銅之粗糙區域236、238亦為由於蝕刻通過隧道234之種子層的結果用以形成間隙232。
如於此所討論的，某些實施例額外的或替代的形成一或以上的表面，其各者係準備於用於應用之一或以上的態樣一例如分別的下一個連續的建立層之-層壓、濺射(sputtering)、鍍層(plating)及或等等。這類的準備可允許半導體封裝之金屬結構的平滑表面及/或允許精確形成在半導體封裝之結構之間相對小的間隙。這類準備可包括ABF或其它這類包括有機介電材料層及釋放層之膜的 應用，在其中應用的膜之釋放層係僅在除污操作之後移除。或者或此外，準備可包括了包括氮化矽材料的另一種介電膜之應用。如於此所使用的，「氮化矽材料」參照至包括矽及氮之某種複合物的各種介電材料之任一者，複合物包括(但不限於)氮化矽(SiN)、氮氧化矽(SiON)、碳氮化矽(SiCN)等。
封裝的積體電路裝置可置放於依據不同實施例各種封裝選擇之任一者中。一個這類的選擇為置放於由BBUL製程形成的基板中，其例如具有關於圖1A~1I所討論的一些或所有的特徵。藉由闡述的方式而非限制，圖3A~3I闡述依據實施例在製造封裝的積體電路裝置之製程中的各種操作之剖面視圖。
如圖3A之視圖300a所繪示，晶粒302可嵌入於一或以上的包封層中，其例如藉由層壓製程及/或藉由旋轉及固化一或以上的介電材料所形成。舉例來說，嵌入晶粒302可具有在視圖100b中嵌入晶粒104之一些或所有特徵。一或以上的包封層係由說明的層304在視圖300a中來代表。
通過層304之一或以上的孔洞306可-例如以C02雷射或UV雷射鑽孔形成-用以將用於晶粒302之導電接點308曝露。可施行除污操作以將層304之表面的某部分粗化。或者或此外，這類除污操作可移除由形成孔洞306所引起的殘渣。某些實施例供應層304之至少部分的表面之保護以防止這類粗化。舉例來說，層304之一些或所有的 剩餘表面可在這類除污處理期間被隨後會移除的釋放層(未繪示)所覆蓋。
在實施例中，圖3B之視圖300b繪示鈦的層310，其可-例如透過物理汽相沉積(PVD；physical vapor deposition)處理-配置上至層304之表面。Ti層310可供應降低隨後形成金屬結構之表面粗糙及/或這類金屬結構對介電材料之促進附著。Ti層310之厚度可在100nm之階次上-例如在50nm~200nm之間的範圍。然而在另一實施例中，Ti層310之厚度可在500Å的階次上。例如，銅之種子層315可使用PVD隨後配置上至Ti層310。種子層315之厚度可類似於Ti層310，雖然某些實施例並不限於此點。
如在圖3C的視圖300c所繪示，可施行乾膜抗蝕(DFR)層325(或其它圖案化材料層)之層壓及光圖案化(photo-patterning)以界定用於在種子層315之頂部上隨後的銅320之非電解電鍍的圖案。蝕刻可接繼在移除圖案化的DFR層325之後-蝕刻例如包括電漿或閃蝕-用以形成金屬層之一或以上的接點330，如圖3D之視圖300d所闡述。用以曝露至這類蝕刻的半導體封裝之面積可限於或另外以適用自傳統的技術之各種抗蝕結構之任一者(未繪示)來界定。在實施例中，接點330為各方面地提供導電路徑到分別的穿孔、信號線或其它結構。此外或是或者，一些或所有的接點330隨後形成進入一或以上的MEMS結構之中。
現參照至圖3E之視圖300e，介電的氮化矽材料之膜335可-例如以電漿加強化學汽相沉積(PECVD)處理配置在接點330之上。在一實施例中，膜335具有高達數百奈米的厚度。舉例來說，膜335之厚度可在100~500nm之範圍中。在實施例中，膜335包括矽與氮之複合物，像是SiN、SiCN、SiON等，其展現低損耗介電性質。膜335供應在接點330中的銅到要配置於其上的膜340之改進的附著。膜335可進一步對層304之一或以上的表面及/或接點330進行保護而避開被隨後的製造操作所粗化。或者或此外，膜335可供應在MEMS結構(例如，驗證質量(proof mass)、共振器、懸臂等)與下面的或另外鄰近半導體封裝之表面之間間隙的形成上改進的控制。
如圖3F之視圖300f所繪示，可在膜334之上附著、壓合或另外的層壓包括有機介電材料的另一個膜340。例如，膜340可包括有機介電膜114的一些或所有的特徵。藉闡述的方式而非限制，膜114可包括層342，其包括像是ABF之者的有機介電材料。膜340可更包含釋放層344，其例如包含聚對苯二甲酸乙二酯(PET)或各種其它聚合物之任一者以及用於隨後將聚合物與層342分開的釋放媒介。
釋放層344可供應介電層342之至少部分的保護而避開在膜340之層壓之後發生的除污處理。受保護避開這類除污處理的介電層342的面積可隨後有助於半導體封裝之一或以上的金屬表面的平滑。舉例來說，如圖3G之視圖 300g所繪示例如以雷射C02或UV雷射鑽孔--可形成經過層342、344之一或以上的孔洞350，用以曝露一些或所有的接點330。例如，可施行除污操作以粗化曝露的接點330及/或以移除從形成孔洞350引起的殘渣。
繼除污處理之後，可剝去一些或所有的層344用以曝露層342之有機介電材料之相對的平滑表面。現參照至圖3H的視圖300h，Ti的薄層365可放置到曝露的層342之材料上-例如作為附著層以促進隨後形成的Cu種子層370之附著。可依據於此討論關於層310、315的技術形成層365、370。此後，例如依據關於銅320之電鍍所討論的技術--可施行隨後的電鍍以在種子層370之上配置額外的銅以形成下一個金屬層。舉例來說，圖3A~3H之一些或所有的操作可多方面的被重覆以形成在圖3I之視圖300i中說明的層375、380、385。層375、380、385之特定的數目及組態僅為說明的，而不限於在某些實施例上。
像是由圖3A~3I所闡述的該些者的操作提供對目前技術的替代方案，其中施行除污以粗化金屬結構之表面來使能將隨後的層壓板(laminate)或其它膜對該金屬結構附著。這類操作允許天線或其它這類金屬結構附著到低耗損的介電質(舉例說明)，同時允許這類附著以在金屬結構之平滑表面處。在傳統的技術中，對於在半導體封裝中的介電材料之表面典型的是，具有在介電質-金屬介面處在350nm或之上的平均粗度(Ra；roughness average)。相比之下，某些實施例使用釋放層結構-例如ABF或各種 其它設計的介電膜之任一者-用以保護介電材料避開除污處理。結果是，在140nm到低於45nm的階次上的平均粗度可被達成以用於依據各種實施例準備的介電材料。-個結果是，具有選擇的空隙的平滑金屬天線表面(例如，上部和下部兩者的金屬表面)包圍這類天線表面可被提供以允許鏈接(link)/介接(interface)硬體來在較高的頻寬操作。
圖4A~4I闡述依據實施例在製造封裝的積體電路裝置之製程中各種操作的剖面視圖。雖然某些實施例不限於這點，可施行除了由圖3A~3I所闡述之一或以上的操作以外的這類操作或對由圖3A~3I所闡述之一或以上的操作來說為替代的這類操作。
舉例來說，如圖4A之視圖400a所繪示，晶粒402可嵌入在一或以上的包封層中，其由說明的層404所代表。一或以上的銅結構406各者可配置在層404之表面上。雖然某些實施例不限於此點，但一些或所有這類銅結構406可配置在分別的穿孔之上，其多方面的延伸通過層404到相應的用於晶粒402接點，或是替代的是，到在晶粒402之上下一個較低的金屬層(未繪示)。
在實施例中，這類穿孔及/或一或以上銅結構406中之一些或所有的-例如依據討論關於層365、370的技術可藉由配置鈦的層來部分的形成以用於隨後銅種子層的附著。隨後，可施行額外的銅之非電解電鍍以建造一或以上的銅結構406之剩餘者。介電氮化矽材料之膜410可配置 在銅結構406之上，並且另一個介電材料412可配置在膜410之上。在實施例中，膜410具有一些或所有的膜335之特徵且/或介電材料412可包括一些或所有的層342的特徵。某些實施例從在製造一或以上的銅結構406之前的除污處理多方面的提供層404之表面的至少部分保護。舉例來說，可藉由像是於此說明用於保護層342的該些者的技術及機制來對層404進行保護以避免對除污曝露。
如在圖4B之視圖400b所繪示，可施行選擇性的蝕刻以曝露及移除在膜410中的氮化矽材料之至少部分，其多方面的毗鄰一或以上的銅結構406。這類蝕刻可額外的移除在一或以上的銅結構406下面的鈦的部分及/或一或以上銅結構406的部分。這類蝕刻之結果是，一或以上懸浮結構432可多方面的形成在膜410之部分及/或介電材料412的部分之間-例如其中一或以上懸浮結構432曝露在分別的介電材料412之開口430中。一或以上的懸浮結構432可藉由膜410、介電材料412及/或未曾曝露的半導體封裝之其它元件的其它部分(未繪示)來懸浮。結果是，一或以上的間隙434、436可多方面的將懸浮結構432與分別緊鄰IC裝置的結構分開。
在實施例中，可形成額外的層及/或其它的結構以用於將一或以上的懸浮結構432進行耦接、錨定、保護等。藉由闡述的方式而非限制，銅箔之層440可被層壓在一或以上的開口430之上，如在圖4C之視圖400c中所繪示。或者或此外，額外的介電層450-其例如包括各種ABF產 品之任一者-可在層440之上被滾動、按壓或另外層壓，如圖4D之視圖400d所繪示。
圖5為依據本發明之實施例，電腦系統500之示意圖。如描繪的電腦系統500(亦稱為電子系統500)能依據如在本揭露中提出一些揭露的實施例及他們的等效之任一者來體現在其中具有機械熔絲(mechanical fuse)的半導體封裝。電腦系統500可為像是易網機(netbook)的行動裝置。電腦系統500可為像是無線智慧型手機的行動裝置。電腦系統500可為桌上型電腦。電腦系統500可為手持閱讀機。
在實施例中，電子系統500為電腦系統，其包括系統匯流排520，用以將電子系統500之各種組件電耦接。系統匯流排520為單一匯流排或依據各種實施例的任何多個匯流排之結合。電子系統500包括電壓源530，其提供電源給積體電路510。在一些實施例中，電壓源530透過系統匯流排520供應電流給積體電路510。
積體電路510係電耦接到系統匯流排520並且包括任何電路，或是依據實施例之多個電路之結合。在實施例中，積體電路510包括能為任何類型的處理器512。如於此所使用的，處理器512可意味任何電路之類型，像是(但不限於)微處理器、微控制器、圖形處理器、數位信號處理器或另一種處理器。在實施例中，處理器512包括或被包括於其中具有機械熔絲的半導體封裝，如於此所揭露的。在實施例中，SRAM實施例可在於處理器之記憶體 快取中發現。能被包括在積體電路510中的其它電路之類型為定製電路(custom circuit)或是特定應用積體電路(ASIC；application-specific integrated circuit)，像是用於在無線裝置中使用的通訊電路514，無線裝置諸如行動電話(cellular telephone)、智慧型手機、傳呼器(pager)、可攜式電腦、收發兩用無線電設備(two-way radio)及類似的電子系統。在實施例中，處理器510包括晶粒上記憶體(on-die memory)516，像是靜態隨機存取記憶體(SRAM；random-access memory)。在實施例中，處理器510包括嵌入式晶粒上記憶體516，像是嵌入式動態隨機存取記憶體(eDRAM；embedded dynamic random-access memory)。
在實施例中，積體電路510係以隨後的積體電路511來補助。實用的實施例包括雙處理器(dual processor)513和雙通訊電路515以及雙晶粒上記憶體517，像是SRAM。在實施例中，雙積體電路510包括嵌入式晶粒上記憶體517，像是eDRAM。
在實施例中，電子系統500亦包括外部記憶體540，其可依次包括適合於特別應用的一或多個記憶體元件，諸如以RAM之形式的主記憶體542、一或以上的硬碟驅動器544及/或可處理可移除媒體546之一或以上的驅動器，可移除媒體像是磁片(diskette)、光碟(CD；compact disk)、數位多功能光碟(DVD；digital variable disk)、快閃記憶體驅動器及其它本領域所熟知的可移除媒體。依據 實施例，外部的記憶體540亦可為嵌入式記憶體548，像是在嵌入的TSV晶粒堆疊中的第一晶粒。
在實施例中，電子系統500亦包括顯示裝置550及音頻輸出560。在實施例中，電子系統500包括像是控制器570的輸入裝置，其可為鍵盤、滑鼠、軌跡球(trackball)、遊戲控制器、麥克風、語音辨識裝置(voice-recognition device)，或是輸入資訊進入電子系統500的任何其它輸入裝置。在實施例中，輸入裝置570為攝像機(camera)。在實施例中，輸入裝置570為數位聲音記錄器。在實施例中，輸入裝置570為攝像機及數位聲音記錄器。
如在此所示，積體電路510可以一些不同的實施例來建置，實施例包括依據數個揭露的實施例及他們的等效之任一者而在其中具有機械熔絲的半導體封裝、電子系統、電腦系統、一或以上製造積體電路的方法，以及實施例包括一或以上製造電子組合件的方法，電子組合件包括依據在各種實施例中於此提出之數個揭露的實施例及他們公認技藝的等效之任一者而在其中具有機械熔絲的半導體封裝。元件、材料、幾何、維度及操作之順序皆能改變以適合特定的I/O耦接需求，其包括依據數個其中具有機械熔絲之揭露的半導體封裝實施例及他們的等效中之任一者用於嵌入在裝配於基板的處理器中的微電子晶粒之陣列接點計數、陣列接點組態。如圖5之虛線所代表的，可包括基礎基板。亦如圖5所描繪的，亦可包括被動裝置。在一個 建置中，半導體封裝包含晶粒、耦接到晶粒的建立載體，該建立載體包含包括多孔介電材料之第一層的複數個建立層，以及包含具有被複數個建立層錨定的懸浮銅部的MEMS裝置，其中間隙將懸浮的銅部與多孔介電材料之第一層的曝露表面分開。
在實施例中，間隙將懸浮的銅部與曝露的表面分開了等於或小於3微米的距離。在另一實施例中，在間隙上面懸浮銅部之部分具有超過30微米的厚度。在另一實施例中，多孔的介電材料包含有機樹脂。在另一實施例中，建立載體包含複數個圖案化的導電材料與絕緣材料之交替的層，其中圖案化的導電材料之層的至少一者將MEMS裝置耦接到晶粒的接觸點。在另一實施例中，多孔的介電材料之層具有形成於其中的隧道，其中剩餘的銅置於隧道內。
在另一實施例中，方法包含形成用於晶粒的建立載體之第一部分，包括形成多孔的介電材料之層，配置種子層在多孔的介電材料之層上，在種子層上電鍍銅，以及在電鍍銅之後，蝕刻鄰近於多孔的介電材料之層的銅，用以形成MEMS裝置的懸浮部分，包括蝕刻銅用以形成在多孔的介電材料之層與MEMS裝置之懸浮部之間的間隙。
在實施例中，形成多孔的介電材料之層包括層壓第一介電膜於表面上，將第一介電膜膨漲以及在將第一介電膜膨漲之後，施行第一介電膜之除污蝕刻，用以形成多孔介的電材料之層。在另一實施例中，間隙將懸浮的銅部與曝 露的表面分開了等於或小於3微米的距離。在另一實施例中，多孔的介電材料包含有機樹脂。在另一實施例中，建立載體包含複數個圖案化的導電材料與絕緣材料之交替的層，其中圖案化的導電材料之層的至少一者耦接到晶粒的接觸點。
在另一建置中，設備包含計算裝置，計算裝置包括封裝，封裝包括配置在建立載體中的微處理器，建立載體包含複數個建立層，其包括多孔的介電材料的第一層，以及具有由複數個建立層所錨定的懸浮銅部之MEMS裝置，其中間隙將懸浮銅部與多孔的介電材料的第一層之曝露的表面分開。
在實施例中，間隙將懸浮的銅部與曝露的表面分開了等於或小於3微米的距離。在另一實施例中，在間隙上面的懸浮銅部的部分具有超過30微米的厚度。在另一實施例中，多孔的介電材料包含有機樹脂。在另一實施例中，建立載體包含複數個圖案化導電材料與絕緣材料之交替的層，其中圖案化的導電材料之層的至少一者將MEMS裝置耦接到微處理器的接觸點。在另一實施例中，多孔的介電材料之層具有形成於其中的隧道，其中剩餘的銅置於隧道內。
在實施例中，半導體封裝包含晶粒，耦接到晶粒的建立載體，建立載體包含複數個建立層，建立層包括第一絕緣層和第二絕緣層，其各者包括分別的有機介電材料，並且氮化矽材料之層配置在介於第一絕緣層與第二絕緣層之 間且鄰近於第一絕緣層與第二絕緣層。建立載體更包含配置於第二絕緣層之層的部分之間或是氮化矽材料之層的部分之間的銅結構，銅結構經由複數個建立層耦接到晶粒的接觸點。
在實施例中，空隙將銅結構與第一絕緣層之表面分開。在另一實施例中，銅結構包括MEMS裝置之懸浮部。在另一實施例中，建立層包含天線，其包括銅結構。在另一實施例中，氮化矽材料之層的厚度小於五百奈米。在另一實施例中，建立載體包含複數個圖案化導電材料與絕緣材料之交替的層，其中圖案化導電材料之層的至少一者將銅結構耦接到晶粒的接觸點。
在另一建置中，方法包含形成用於晶粒的建立載體之第一部分，包括層壓包含第一絕緣層(其包括有機介電材料)和第一釋放層的第一膜。方法更包含在層壓第一膜之後對第一部分之表面除污，在對第一部分之表面除污之後將第一釋放層分離以曝露第一絕緣層之部分，配置鈦的第一層在第一絕緣層之曝露部上，以及在鈦的第一層上形成第一銅結構。
在實施例中，方法更包含配置氮化矽材料之膜於第一銅結構上，並且在氮化矽材料之膜上層壓第二膜，第二膜包含第二絕緣層(其包括有機介電材料)以及第二釋放層。在另一實施例中，方法更包含在層壓第二膜之後對第一部分之另一表面除污，在對第一部分之另一表面除污之後將第二釋放層分離用以曝露第二絕緣層之部分，配置鈦 的第二層於第二絕緣層之曝露部上，以及在鈦的第二層上形成第二銅結構。在另一實施例中，方法更包含施行蝕刻以曝露及移除毗鄰第一銅結構的氮化矽材料之部分。在另一實施例中，蝕刻移除鈦的第一層之部分以形成在第一銅結構與第一絕緣層之間的間隙。
在另一建置中，設備包含計算裝置，計算裝置包括封裝，封裝包括配置在建立載體中的微處理器。建立載體包含複數個建立層，建立層包括第一絕緣層和第二絕緣層，各包括分別的有機介電材料，以及氮化矽材料之層配置介於第一絕緣層與第二絕緣層之間且鄰近於第一絕緣層與第二絕緣層。建立載體更包含配置於第二絕緣層之層的部分之間或是氮化矽材料之層的部分之間的銅結構，銅結構經由複數個建立層耦接到晶粒的接觸點。
在實施例中，空隙將銅結構與第一絕緣層之表面分開。在另一實施例中，銅結構包括MEMS裝置的懸浮部。在另一實施例中，建立層包含天線，天線包括銅結構。在另一實施例中，氮化矽材料之層的厚度小於五百奈米。在另一實施例中，建立載體包含複數個圖案化導電材料與絕緣材料之交替的層，其中圖案化導電材料之層的至少一者將銅結構耦接到晶粒之接觸點。
於此說明用於提供積體電路封裝的技術與架構。在上述說明中，為解釋的目的，提出眾多的特定細節以為了提供某些實施例的透澈了解。然而，對本領域具有通常知識者顯而易見的是，能不以這些特定細節來實行某些實施 例。在其它實例中，結構與裝置以方塊圖的形式來繪示以為了避免模糊本說明。
在說明書中參照的「一實施例」或「實施例」意味與實施例有關的特別特徵、結構或特性包括在本發明之至少一實施例中。在說明書各處出現的詞語「一實施例」並不必然參照到相同的實施例。
於此詳細說明的一些部分以演算法的術語及電腦記憶體內資料位元上的操作之符號表示來呈現。這些演算的說明及表示係為由在計算領域具有通常知識者所使用的手段，用以最有效的傳達他們的成果之實質給其他本領域具有通常知識者。並且一般而言，演算法在此設想為導至所欲結果的步驟之自我一致的順序。步驟為需要實體操控物理量(physical quantity)的該些者。通常來說，雖然非必要，這些量採用能夠被儲存、轉移、結合、比較及另外操控的電或磁之形式。有時方便證明，主要為了普通使用的原因，將這些信號參照為位元、值、元素、符號、字符、術語、數字等。
然而，應該記住的是，所有該些者及類似的術語係與適當的物理量有關，並且僅僅是應用到這些量的便利標號。除非如從在此討論一樣明顯的另外具體的陳述，遍及說明理解的是，討論利用像是「處理」或「計算」或「決定」或「顯示」等的術語，參照到計算裝置或類似電子計算裝置的動作及處理，其將在電腦系統的暫存器及記憶體內的物理(電子)量所代表的資料操控且變換成類似地表 示為在電腦系統記憶體或暫存器或其它這類資訊儲存、傳輸或顯示裝置內的物理量之其它資料。
一些實施例亦參照到用於施行於此之操作的設備。可特別的建構此設備以用於所需的目的，或是其可包含選擇性地由儲存在電腦中的電腦程式所啟動或重組態的一般目的電腦。這類電腦程式可儲存在電腦可讀取儲存媒體中，像是(但不限於)任何類型的碟片，包括軟碟、光碟、CD-ROM及磁光碟(magnetic-optical disk)、唯讀記憶體(ROM；read-only memory)、隨機存取記憶體(RAM；random access memory)，隨機存取記憶體像是動態RAM(DRAM)、EPROM、EEPROM、磁卡或光卡，或是像是合適用於儲存電子指令之任何類型的媒體，並且耦接到電腦系統匯流排。
於此呈現的演算法及顯示並未固有關於任何特別的電腦或其它設備。各種一般目的系統可依據於此的教示以程式來使用，或是其可證明對建構更多專門的設備以施行所需方法步驟是便利的。用於各種這些系統的所需結構將從於此的說明出現。此外，某些實施例並非以參考任何特別的程式語言來說明。將理解的是，各種程式語言可用以建構如於此說明的這類實施例之教示。
除了於此說明的以外，可對揭示的實施例及其建置作成各種修改而不悖離他們的範圍。因此，於此的闡述及範例應以說明性的而非限制性的觀念來理解。本發明之範圍應單獨的藉由參照到隨後的申請專利範圍來衡量。
124‧‧‧間隙

Claims (22)

  1. 一種半導體封裝，包含：晶粒；建立載體，耦接到該晶粒，該建立載體包含複數個建立層，其包括多孔的介電材料的第一層；以及MEMS裝置，具有由該複數個建立層所錨定的懸浮銅部，其中間隙將該懸浮銅部與該多孔的介電材料的第一層之曝露表面分開。
  2. 如申請專利範圍第1項的半導體封裝，其中該間隙將該懸浮銅部與該曝露表面分開了等於或小於3微米的距離。
  3. 如申請專利範圍第2項的半導體封裝，其中在該間隙上面的該懸浮銅部之部分具有超過30微米的厚度。
  4. 如申請專利範圍第1項的半導體封裝，其中該多孔的介電材料包含有機樹脂。
  5. 如申請專利範圍第1項的半導體封裝，其中該建立載體包含複數個圖案化的導電材料與絕緣材料的交替的層，其中該圖案化的導電材料之層的至少一者將MEMS裝置耦接到該晶粒的接觸點。
  6. 如申請專利範圍第1項的半導體封裝，其中該多孔的介電材料之層具有形成於其中的隧道，其中剩餘的銅置於該隧道內。
  7. 一種方法，包含：形成用於晶粒的建立載體之第一部分，包括形成多孔 的介電材料之層；配置種子層在該多孔的介電材料之層；在該種子層上電鍍銅；以及在電鍍該銅之後，蝕刻鄰近該多孔的介電材料之層的銅用以形成MEMS裝置的懸浮部，包括蝕刻銅以形成在該多孔的介電材料之層與MEMS裝置的該懸浮部之間的間隙。
  8. 如申請專利範圍第7項的方法，其中形成該多孔的介電材料之層包括：層壓第一介電膜於一表面上；將該第一介電膜膨漲；以及在將該第一介電膜膨漲之後，施行該第一介電膜的除污蝕刻以形成多孔的介電材料之層。
  9. 如申請專利範圍第7項的方法，其中該間隙將該懸浮的銅部與曝露的表面分開了等於或小於3微米的距離。
  10. 如申請專利範圍第7項的方法，其中該多孔的介電材料包含有機樹脂。
  11. 如申請專利範圍第7項的方法，其中該建立載體包含複數個圖案化的導電材料與絕緣材料的交替層，其中該圖案化的導電材料之層的至少一者係耦接到該晶粒的接觸點。
  12. 一種半導體封裝，包含：晶粒； 建立載體，耦接到該晶粒，該建立載體包含複數個建立層，其包含：第一絕緣層與第二絕緣層，各包括分別的有機介電材料；以及氮化矽材料之層，配置在該第一絕緣層與該第二絕緣層之間且鄰近該第一絕緣層與該第二絕緣層；以及銅結構，配置在該第二絕緣層之部分之間或在該氮化矽材料之層之部分之間，該銅結構經由該複數個建立層耦接到該晶粒的接觸點。
  13. 如申請專利範圍第12項的半導體封裝，其中空隙將該銅結構與該第一絕緣層的表面分開。
  14. 如申請專利範圍第13項的半導體封裝，其中該銅結構包括MEMS裝置的懸浮部。
  15. 如申請專利範圍第12項的半導體封裝，其中該建立層包含天線，其包括該銅結構。
  16. 如申請專利範圍第12項的半導體封裝，其中該氮化矽材料之層的厚度小於五百奈米。
  17. 如申請專利範圍第12項的半導體封裝，其中該建立載體包含複數個圖案化的導電材料與絕緣材料之交替的層，其中該圖案化的導電材料之層的至少一者將該銅結構耦接到該晶粒的接觸點。
  18. 一種方法，包含：形成用於晶粒的建立載體的第一部分，包括層壓第一膜，其包含： 第一絕緣層，包括有機介電材料；以及第一釋放層；在層壓該第一膜之後，將該第一部分的表面除污；在將該第一部分的表面除污之後，將該第一釋放層分離以曝露該第一絕緣層的部分；配置鈦的第一層於該第一絕緣層的該曝露部分上；以及形成第一銅結構於該鈦的第一層上。
  19. 如申請專利範圍第18項的方法，更包含：配置氮化矽材料的膜在該第一銅結構上；以及層壓第一膜於該氮化矽材料的膜上，該第二膜包含：第二絕緣膜，包括有機介電材料；以及第二釋放層。
  20. 如申請專利範圍第19項的方法，更包含：在層壓該第二膜之後，除污該第一部分的另一表面；在除污該第一部分的另一其它表面之後，將該第二釋放層分離以曝露該第二絕緣層之部分；在該鈦的第二層上形成第二銅結構。
  21. 如申請專利範圍第19項的方法，更包含：施行蝕刻以曝露且移除毗鄰該第一銅結構的該氮化矽材料之部分。
  22. 如申請專利範圍第21項的方法，其中該蝕刻移除該鈦的第一層之部分以形成在該第一銅結構與該第一絕緣層之間的間隙。
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