TW201312658A - 與主體矽基板絕緣的半導體元件結構及其形成方法 - Google Patents
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Abstract
一種構成一半導體元件之一部份的結構，例如一鰭片場效電晶體(finFET)元件的一鰭片結構，其形成在一半導體基板上並與其電氣絕緣。該結構包含該半導體基板材料，且藉由一絕緣阻障層與該半導體基板的其餘部份電氣絕緣。該絕緣阻障層由一等向氧化製程形成，其可氧化該半導體基板中未受到氧化阻障層保護的部份。
Description
本發明之具體實施例概略關於半導體製造，尤指一種與主體矽基板絕緣的半導體元件結構及其形成方法。
積體電路當中逐漸增加的元件密度已經帶來元件效能與成本的持續改善。為了進一步達成元件密度的增加，持續地需要新的技術來允許降低半導體元件的特徵尺寸。
一種用於達到元件密度增加的半導體元件為鰭片場效電晶體或finFET(Fin field effect transistor)。不像是較為傳統的平面電晶體，finFET為一種三維結構，其中該電晶體之本體由一垂直結構形成，其概略被稱為「鰭片」，且該電晶體之閘極形成在該鰭片的兩側或更多側之上。FinFETs一般可允許該短通道FET元件之電流有較佳的閘極控制，且因此可達到積體電路中增加元件密度，而不會降低元件效能或增加電力消耗。
FinFET之設計與製造上有一重要的缺點為每一finFET元件一般需要以兩種方式電氣絕緣。首先每一finFET需要與鄰接的finFET絕緣，其次在一特定finFET元件中的源極與汲極需要彼此絕緣來確保源極到汲極的去耦，因為源極到汲極之去耦可防止或最小化該源極與汲極之間的關閉狀態洩漏。為此原因，為了提供這種電氣絕緣，finFET使用額外的製程步驟來製造在(1)絕緣體上矽(SOI，Silicon-on-insulator)晶圓，或是(2)主體矽基板之上，藉以於該等鰭片與該等鰭片下方一高度摻雜的矽層之間形成一介電層。在第一例中，在一SOI晶圓上一finFET的鰭片結構由該矽層形成在該埋入絕緣層上方，其通常為二氧化矽層。因此每一鰭片藉由該等鰭片下方的該埋入絕緣層而與鄰接的鰭片絕緣。同樣地，在一SOI晶圓上一特定finFET的該等源極與汲極亦由該埋入絕緣層而彼此去耦。在第
二例中，在一主體矽基板上的finFET於該等鰭片之間形成有一厚絕緣層，例如二氧化矽。因此每一鰭片藉由該等鰭片之間的該絕緣層而與鄰接的鰭片絕緣。此外，一高度摻雜的矽層形成於每一鰭片之下，通常係由離子植入形成，藉以降低源極與汲極之間由於設置在該鰭片之下該半導體基板之主體半導體材料而發生的洩漏。
每一種該等上述的方法具有顯著的缺點。當使用SOI晶圓來提供finFET所需要的絕緣時，相較於主體矽晶圓可排除SOI晶圓所增加的成本。例如，SOI晶圓之成本通常為主體矽晶圓的兩到三倍。此外，使用SOI晶圓並不相容於所有的半導體製造程序。當形成finFET在一主體半導體基板上時，形成finFET在主體矽基板上之額外的製程步驟由於蝕刻較高的鰭片與在鰭片之間形成一厚絕緣層而造成製程上的挑戰，因此造成較低的元件密度。另外，該鰭片下方的該高度摻雜的矽層造成電氣特性的劣化，即較低的電流密度及/或較高的啟動電壓。
如前所述，在本技術中需要一種與一主體矽基板絕緣的半導體元件結構及其形成方法。
本發明一具體實施例提出一種形成在一半導體基板上且與其電氣絕緣的一半導體元件結構，及其形成方法。該結構為由該半導體基板材料構成的一半導體元件之一部份，且藉由一絕緣阻障層與該半導體基板的其餘部份電氣絕緣。該絕緣阻障層由一等向氧化製程形成，其可氧化該半導體基板中未受到氧化阻障層保護的部份。
本發明一種好處為受益於具有一底部電氣絕緣層的半導體元件(例如一低洩漏finFET元件)可由一主體矽晶圓製成，而非由一絕緣體上矽的晶圓製成。此外，本發明之具體實施例允許元件利用不相容於絕緣體上矽的晶圓之半導體製造程序來
形成，而較佳地使用一底部電氣絕緣層。
第1圖為根據本發明一具體實施例之一鰭片場效電晶體(finFET)元件100的示意透視圖。FinFET元件100可設置成一N型通道金氧半場效電晶體(nMOSFET，n-Metal-Oxide-Semiconductor Field-Effect Transistor)或P型通道金氧半場效電晶體(pMOSFET，p-Metal-Oxide-Semicconfuctor Field-Effect Transistor)，其係形成在一主體半導體基板101上，並包括一源極區域102、一汲極區域103、一通道區域104及一閘極導體105。FinFET元件100藉由場效氧化(FOX，Field oxide)層110與藉由一電氣絕緣阻障層200與形成在主體半導體基板101上的其它finFET元件電氣絕緣。此外，源極區域102與汲極區域103藉由電氣絕緣阻障層200彼此電氣絕緣。
主體半導體基板101為使用本技術熟知的技術所製造的一種主體半導體基板，並可具有任何適當的晶體結構取向，其包括例如(110)、(100)或(111)。在一些具體實施例中，主體半導體基板101包含一主體矽晶圓或一主體矽晶圓的一部份。在其它具體實施例中，主體半導體基板101包含一或多種其它半導體材料，例如砷化鎵(GaAs，Gallium arsenide)、矽鍺(SiGe，Silicon-germanium)及/或鍺(Ge，Germanium)。在一些具體實施例中，主體半導體基板101亦可視需要進行摻雜，以便於在其上形成傳統的平面MOSFET及/或其它半導體元件。
通道區域104做為finFET元件100的傳導通道。在一些具體實施例中，通道區域104由主體半導體基板101的該主體半導體材料來形成，例如藉由利用本技術中已知的一或多個蝕刻製程來移除周遭的材料。另外，通道區域104可自主體半導體基板101的表面進行磊晶成長。在任一例中，當通道區域
104初始時形成在主體半導體基板101的一表面上時，於通道區域104與主體半導體基板101之間不存在有介電層。在本發明中，電氣絕緣阻障層200在形成通道區域104之後於通道區域104與主體半導體基板101的該主體部份之間產生。以下將配合第4A圖至第4E圖說明電氣絕緣阻障層200與通道區域104之形成。在一些具體實施例中，根據finFET元件100的組態，通道區域104被摻雜做為一n型或p型材料。
源極區域102與汲極區域103分別做為finFET元件100的該等源極與汲極區域。因此在一些具體實施例中，源極區域102與汲極區域103包含重度摻雜半導體區域，其係視需要被摻雜來使得finFET元件100成為一場效電晶體。源極區域102耦合至一源極接點，而汲極區域103耦合至一汲極接點。finFET100的源極與汲極接點為了清楚起見未示於第1圖中。
閘極導體105用於視需要誘發源極區域102與汲極區域103之間的一傳導通道。閘極導體105概略包含任何適用的導電材料，其中包括摻雜的多晶矽(Polysilicon)、摻雜的矽鍺(SiGe)、導電元素金屬、導電元素金屬的合金、導電元素金屬之氮化物或矽化物，或其多重層，及類似者。閘極導體105於通道區域104之形成之後被沉積、圖案化與蝕刻。
場效氧化層110有助於finFET元件100與鄰接的finFET元件電氣絕緣，並包含一介電材料，例如二氧化矽(SiO2)。電氣絕緣阻障層200另可電氣絕緣finFET元件100，在以下配合第2圖做說明。
第2圖為由第1圖之截面2-2(由點線所標示)取得之如第1圖所示之finFET元件的橫截面圖。如所示，電氣絕緣阻障層200形成於finFET元件100與主體半導體基板101的底部主體半導體材料201之間。電氣絕緣阻障層200包括由主體半導體基板101的底部主體半導體材料201所形成的一介電材料。例如在主體半導體基板101為一主體矽晶圓的具體實施例中，電
氣絕緣阻障層200由二氧化矽構成，其藉由在底部主體半導體材料201的一部份與通道區域104的一底部上執行一氧化製程所形成。因為電氣絕緣阻障層200為一介電材料，源極區域102與汲極區域103彼此電氣絕緣，且在其間不存在顯著的洩漏路徑。因為源極區域102與汲極區域103之間沒有洩漏路徑，即可顯著降低finFET元件100所需要的閒置電力。相反地，一finFET元件，形成在主體半導體基板101之上，且該finFET元件與底部主體半導體材料201之間不具有電氣絕緣，即將受到源極區域102與汲極區域103之間有顯著的關閉狀態洩漏，如描示於第2圖中的洩漏路徑202所示。
第2圖中亦顯示有間隙壁203、閘極導體105、場效氧化層110、一源極接點220與一汲極接點230。間隙壁203包括一介電材料，且將閘極導體105與源極區域102及汲極區域103電氣絕緣。源極接點220與汲極接點230穿透finFET元件100與一金屬互連接之間的一絕緣層(未示出)而構成finFET元件100與該金屬互連接之間的一電氣連接。
第3圖為第2圖之截面3-3取得之如第1圖所示之finFET的橫截面圖。如所示，電氣絕緣阻障層200設置在主體半導體基板101之通道區域104與底部主體半導體材料201之間。根據本發明之具體實施例，電氣絕緣阻障層200由鄰接於通道區域104的底部主體半導體材料201之一部份301所形成。使用一氧化製程來轉換在底部主體半導體材料201之部份301中的主體半導體材料成為一介電材料。例如，在主體半導體基板101為一主體矽晶圓的具體實施例中，電氣絕緣阻障層200係由藉由這種氧化製程所形成的二氧化矽所構成。以下將配合第4A圖至第4E圖說明電氣絕緣阻障層200形成在通道區域104與底部主體半導體材料201之間的一種製程。
第4A圖至第4E圖所示為根據本發明一具體實施例形成的電氣絕緣阻障層200之示意側視圖。第4A圖至第4E圖所
示為自第2圖之截面3-3取得的橫截面圖之主體半導體基板101。
第4A圖例示主體半導體基板101在其上已經形成一主體半導體結構450之後的一表面區域410。在一些具體實施例中，主體半導體結構450由主體半導體基板101的底部主體半導體材料201形成。本技術中熟知的習用圖案化與蝕刻技術可用於形成主體半導體結構450。例如，一硬遮罩層可被沉積與圖案化在主體半導體基板101上，且有適當位置的溝渠404可使用像是反應離子蝕刻(RIE，Reactive ion etch)的一種方向性蝕刻製程來由主體半導體基板101進行蝕刻。藉由蝕刻彼此鄰近的兩個溝渠404，主體半導體結構450可形成為如所示。在第4A圖中，顯示出在該蝕刻製程之後，一硬遮罩材料的剩餘部份403被設置在主體半導體結構450的上方之上。
第4B圖例示在沉積場效氧化層110到溝渠404當中之後的表面區域410。在一些具體實施例中，場效氧化層110可使用本技術中已知的一種化學氣相沉積(CVD，Chemical vapor deposition)製程來形成如所示。場效氧化層110做為形成在表面區域410上的元件之間之淺溝渠隔離(STI，Shallow trench isolation)。
第4C圖例示在使用本技術中已知的沉積製程來沉積一共形氧化阻障層420之後的表面區域410。共形氧化阻障層420包含在用於形成電氣絕緣阻障層200的一後續氧化製程期間被選擇來防止氧氣穿透主體半導體結構450的一種材料。使用一共形製程來沉積共形氧化阻障層420，使得主體半導體結構450的側壁451、452由共形氧化阻障層420所覆蓋。在一些具體實施例中，共形氧化阻障層420包含利用一CVD製程所沉積的氮化矽(Si3N4)，例如一電漿增強式CVD製程(PECVD，Plasma-enhanced CVD)。
第4D圖例示在使用本技術中已知的一或多項向異性蝕刻製程(例如RIE)來選擇性地移除共形氧化阻障層420之後的表面區域410。如所示，一向異性蝕刻製程移除形成在場效氧化層110的表面411之上的共形氧化阻障層420，而沉積在主體半導體結構450的側壁451、452上的共形氧化阻障層420維持在原處。自表面411移除共形氧化阻障層420可允許一後續的氧化製程形成電氣絕緣阻障層200，如第4E圖所示。
第4E圖例示在使用一等向性氧化製程來氧化底部主體半導體材料201的部份301之後的表面區域410。在一些具體實施例中，用於氧化部份301的該等向性氧化製程可為一熱氧化製程。起初像是熱氧化的氧化製程之等向性本質被視為一種缺點，因為所形成的氧化物在所有方向上成長，因此為在一半導體元件中的活性區域上造成不想要的侵蝕。但是，本發明之具體實施例利用氧化物自場效氧化層110成長到主體半導體材料201之部份當中的無方向性本質來使通道區域104與底部主體半導體材料201之間形成電氣絕緣阻障層200。因此，電氣絕緣阻障層200為一在通道區域104已經由主體半導體結構450形成之後所形成的一沉浸介電區域。如所示，通道區域104由於該等向性氧化製程而與底部主體半導體材料201電氣絕緣，藉此有效地消除源極區域102與汲極區域103之間的洩漏路徑202，如第2圖所示。共形氧化阻障層420後續可在該氧化製程之後自側壁451、452移除，然後可使用本技術中已知的習用finFET製造程序來完成在表面區域410上形成finFET元件100。
因此，根據本發明之具體實施例，一finFET元件可被製造在一主體半導體基板上，其具有該低的關閉狀態洩漏電流，其通常僅能夠由使用絕緣體上矽(SOI)基板所形成的finFET元件達到。因此，可使用主體半導體基板來形成低洩漏finFET元件，而不使用更為昂貴的SOI基板。此外，需要無法相容於
使用SOI基板之半導體製造程序的元件可受惠於本發明之具體實施例，因為這種元件之低洩漏架構現在可經由在該等元件與底部主體半導體材料之間形成一電氣絕緣阻障層而達成。另外，本發明之具體實施例能夠在與通常必須形成在一SOI基板上的finFET元件之一共用基板上形成傳統的平面MOSFET及/或其它半導體元件。
根據一些具體實施例，通道區域104的拓樸藉由在形成電氣絕緣阻障層200的該等向性氧化製程之前暴露主體半導體結構450的該等側壁而改善。第5A圖至第5C圖例示這種具體實施例。第5A圖至第5C圖所示為根據本發明一具體實施例形成的電氣絕緣阻障層200之示意側視圖。第5A圖至第5C圖例示根據本發明一具體實施例自第2圖之截面3-3取得之橫截面的主體半導體基板101之視圖。
第5A圖例示在共形氧化阻障層420自場效氧化層110的表面選擇性地移除之後，及在用於氧化底部主體半導體材料201的一部份之該等向性氧化製程之前的表面區域410。此外，場效氧化層110已經受損到一需要的深度501來產生一受損氧化層510。深度501根據主體半導體結構450的厚度505、構成主體半導體結構450的該特定半導體材料、及要在表面區域410上執行的該後續等向性氧化製程之處理溫度而定。因此，深度501可立即由本技術專業人士針對finFET元件100的一特定組態來決定。在一具體實施例中，場效氧化層110使用一離子植入製程來受損，其可允許精確地控制深度501。
第5B圖例示已經移除受損氧化層510之後的表面區域410。在一些具體實施例中，受損氧化層510使用一濕蝕刻製程來移除，例如一氟化氫為主(HF-based，Hydrogen fluoride based)的製程，而在其它具體實施例中，可使用其它材料移除製程。自場效氧化層110之表面移除材料暴露出側壁451上的表面551及主體半導體結構450的側壁452上的表面552。受
損氧化層510會比場效氧化層110的該未受損部份受到較高的蝕刻速率，所以受損氧化層510的形成造成僅有受損氧化層510會由一後續的化學蝕刻製程移除。另外，在一些具體實施例中，受損氧化層510並未形成在場效氧化層110中，如上所述。另外，未受損的氧化材料自場效氧化層110的該暴露表面移除而暴露表面551、552，如第5B圖所示。在這些具體實施例中，可使用一向異性蝕刻製程來自場效氧化層110移除未受損的氧化材料，例如RIE。在一些具體實施例中，用於選擇性地移除形成在場效氧化層110之表面411上的共形氧化阻障層420部份的相同蝕刻製程與用於自場效氧化層110移除未受損的氧化材料為相同的製程。
第5C圖例示在使用一向異性氧化製程來氧化底部主體半導體材料201鄰接於主體半導體結構450用來形成通道區域104之該部份的部份509後的表面區域410。部份509的氧化形成電氣絕緣阻障層200。如第5C圖所示，當表面551、552於該氧化製程之前被暴露時，氧化物側向地成長，即在正交於表面551、552的方向上，其實質上比垂直地成長要快，即在平行於表面551、552的方向上。因此，該等向性氧化製程形成與電氣絕緣阻障層200的一實質上平面的介面508，其相較於當該氧化製程由未暴露的側壁表面(例如表面551、552)開始時，為通道區域104之底部表面的一更為均勻與需要的表面幾何外型。請注意到由於用於氧化底部主體半導體材料201的部份509之該等向性氧化製程，場效氧化層110變得較厚，部份地覆蓋主體半導體結構450上先前暴露的表面551、552。
第6圖為根據本發明一具體實施例之具有多鰭片結構的一finFET元件600的示意透視圖。FinFET 600在組織與作業上實質上類似於finFET元件100，除了finFET元件600包括鰭片結構650與660。鰭片結構650包括一源極區域652、一汲極區域653及一通道區域654。同樣地，鰭片結構660包括
一源極區域662、一汲極區域663與一通道區域664。如所示，鰭片結構650藉由電氣絕緣阻障層200與鰭片結構660電氣絕緣。特定而言，如果如所示地不存在有電氣絕緣阻障層200時，鰭片結構650與660之間沿著洩漏路徑670會發生顯著的洩漏。因此，根據本發明之具體實施例，鰭片結構650、660彼此電氣絕緣，而不需要使用一SOI晶圓來製造finFET元件600，或是藉由高度摻雜設置在每一鰭片結構下方之該主體半導體材料的一部份。
本發明之具體實施例已在此處藉由一finFET元件做說明，本技術專業人士將可瞭解到於一主體半導體元件與底部主體半導體材料之間形成一電氣絕緣阻障層對於其它半導體元件而言亦同樣地有好處。同樣地，此處將finFET元件100描述為一非平面電晶體元件的一種特定組態，本技術專業人士將可瞭解到本發明之具體實施例可同等地應用於本技術中已知的任何非平面finFET元件。
第7圖為說明根據本發明一具體實施例之用於在一半導體基板上形成一元件之方法步驟的流程圖。雖然該等方法步驟係針對第1圖之finFET元件100做說明，本技術專業人士將可瞭解到以任何順序執行該等方法步驟來形成任何其它半導體元件皆在本發明的範圍內。
如所示，方法700開始於步驟701，其中主體半導體結構450由該半導體基板形成。主體半導體結構450具有側壁451、452，並包含該半導體基板之材料，例如單晶矽(Monocrystalline silicon)。
在步驟702中，共形氧化阻障層420形成在主體半導體結構450的側壁451、452上。
在步驟703中，一等向性氧化製程，例如熱氧化製程，其被執行來產生電氣絕緣阻障層200，其將主體半導體結構450與半導體基板101的底部主體半導體材料201電氣絕緣。
總而言之，本發明之具體實施例提出一種形成在一半導體基板上且與其絕緣的一半導體元件結構，及其形成方法。本發明一種好處為受益於具有一底部電氣絕緣層的半導體元件(例如一低洩漏finFET元件)可由一主體矽晶圓製成，而非由一絕緣體上矽的晶圓製成。此外，本發明之具體實施例允許元件利用不相容於絕緣體上矽的晶圓之半導體製造程序來形成，而較佳地使用一底部電氣絕緣層。此外，本發明之具體實施例允許利用主體矽基板形成的元件可較佳地具有較低的洩漏、較高的電流密度與較高的元件密度。
前述係關於本發明之具體實施例，本發明之其它及進一步的具體實施例皆可進行，而並不背離其基本範圍，且其範圍由以下的申請專利範圍所決定。
100‧‧‧鰭片場效電晶體(finFET)元件
101‧‧‧主體半導體基板
102‧‧‧源極區域
103‧‧‧汲極區域
104‧‧‧通道區域
105‧‧‧閘極導體
110‧‧‧場效氧化層
200‧‧‧電氣絕緣阻障層
201‧‧‧底部主體半導體材料
202‧‧‧洩漏路徑
203‧‧‧間隙壁
220‧‧‧源極接點
230‧‧‧汲極接點
301‧‧‧部份
403‧‧‧其餘部份
404‧‧‧溝渠
410‧‧‧表面區域
411‧‧‧表面
420‧‧‧共形氧化阻障層
450‧‧‧主體半導體結構
451，452‧‧‧側壁
501‧‧‧深度
505‧‧‧厚度
508‧‧‧介面
509‧‧‧部份
510‧‧‧受損氧化層
551，552‧‧‧表面
600‧‧‧鰭片場效電晶體(finFET)元件
650，660‧‧‧鰭片結構
652‧‧‧源極區域
653‧‧‧汲極區域
654‧‧‧通道區域
660‧‧‧鰭片結構
662‧‧‧源極區域
663‧‧‧汲極區域
664‧‧‧通道區域
所以，可以詳細瞭解本發明上述特徵之方式當中，本發明之一更為特定的說明簡述如上，其可藉由參照具體實施例來進行，其中一些例示於所附圖式中。但是應要注意到，該等附屬圖式僅例示本發明的典型具體實施例，因此其並非要做為本發明之範圍的限制，本發明自可包含其它同等有效的具體實施例。
第1圖為根據本發明一具體實施例之一鰭片場效電晶體(finFET)的示意透視圖；第2圖為自第1圖之截面2-2取得之如第1圖所示之finFET元件的橫截面圖；第3圖為自第2圖之截面3-3取得之如第1圖所示之finFET的橫截面圖；第4A圖至第4E圖例示根據本發明一具體實施例形成的電氣絕緣阻障層200之示意側視圖；
第5A圖至第5C圖例示根據本發明一具體實施例自第2圖之截面3-3取得之橫截面的主體半導體基板之視圖；第6圖為根據本發明一具體實施例之具有多鰭片結構的一finFET元件的示意透視圖；及第7圖為根據本發明一具體實施例之用於在一半導體基板上形成一元件之方法步驟的流程圖。
為了清楚起見，只要可能，皆已使用相同的參考編號用於指定不同圖式之間共用之相同元件。可考慮到一具體實施例之特徵可被加入在其它具體實施例中，而並不另行列舉。
100‧‧‧鰭片場效電晶體元件
101‧‧‧主體半導體基板
102‧‧‧源極區域
103‧‧‧汲極區域
104‧‧‧通道區域
105‧‧‧閘極導體
110‧‧‧場效氧化層
200‧‧‧電氣絕緣阻障層
Claims (10)
- 一種由一半導體基板形成一元件的方法，該方法包含：自該半導體基板形成一結構，其具有一第一側壁與一第二側壁，並由該半導體基板的材料構成；在該結構的該第一側壁上形成一氧化阻障層；及執行一等向性氧化製程來產生一絕緣阻障層，其可將該結構與該半導體基板的其餘部份電氣絕緣。
- 如申請專利範圍第1項之方法，其中在該第一側壁上形成該氧化阻障層包含共形地沉積一氧化阻障層在包括該結構的該半導體基板上，且自該半導體基板之所有表面中除了該結構的表面之外向異性地移除該氧化阻障層。
- 如申請專利範圍第1項之方法，於執行該等向性氧化製程之前另包含自該基板移除額外的材料來增加該結構的高度。
- 如申請專利範圍第1項之方法，另包含在該結構的該第二側壁上形成該氧化阻障層，且其中執行該等向性氧化製程包含自該半導體基板鄰接於該第二側壁的一部份形成該電氣絕緣阻障層的一部份。
- 如申請專利範圍第1項之方法，其中該半導體基板的該其餘部份包含由該半導體基板形成的一鄰接結構。
- 如申請專利範圍第1項之方法，其中該結構包含一通道區域，其電氣地耦合一非平面電晶體結構的一源極區域與該非平面電晶體結構的一汲極區域。
- 一種半導體元件結構，其包含：一具有一第一側壁與一第二側壁的半導體結構，其中該半導體結構由該半導體基板的該材料構成；及一絕緣阻障層，其將該半導體結構與該半導體基板的一其餘部份電氣絕緣，其中該電氣絕緣阻障層藉由一等向性氧化製程由該半導體基板的該材料形成。
- 如申請專利範圍第7項之半導體元件，其中該半導體結構 包括與該電氣絕緣阻障層的一實質上平面的介面。
- 如申請專利範圍第7項之半導體元件，其中該半導體基板上形成有該絕緣阻障層的該其餘部份係鄰接於該半導體結構。
- 如申請專利範圍第7項之半導體元件，其中該半導體結構包含一通道區域，其電氣地耦合一非平面電晶體結構的一源極區域與該非平面電晶體結構的一汲極區域。
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