TW201303361A - 用於微機電系統顯示裝置之閂鎖電路 - Google Patents

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Abstract

所闡述之閂鎖電路可係使用一單一導電類型之電晶體形成。該等電晶體可係n型電晶體或p型電晶體。該等閂鎖電路包含至少一個預充電電晶體及至少一個輸出端子放電電晶體。本發明亦闡述用於操作該等閂鎖電路之時序方案。本發明亦闡述包含此等閂鎖電路之像素電路及顯示裝置。該等顯示裝置係由該等閂鎖電路之一配置形成。

Description

用於微機電系統顯示裝置之閂鎖電路
本發明係關於閂鎖電路之領域。特定而言，本發明係關於包含閂鎖電路之像素電路及顯示裝置。
本發明申請案主張於2011年6月1日提出申請之標題為「Latching Circuits for MEMS Display Devices」之美國臨時專利申請案第61/492201號之優先權。將先前申請案之揭示內容視為本發明申請案之一部分且以引用方式併入本發明申請案中。
顯示裝置使用光調變元件之二維配置來顯示影像及視訊內容。二維陣列之每一像素處之光之選擇性調變產生內容之每一圖框之影像。
某些顯示裝置藉由機械方法致動光調變器(諸如，快門)以便顯示影像或視訊內容。藉由電方法致動一快門之一顯示裝置可促成較快之快門移動，且因此在顯示期間提供較快之像素再新速率。
本發明之系統、方法及裝置每一者具有數項創新態樣，任一單個態樣皆不能單獨決定本文中所揭示之所期望屬性。
本發明中所闡述之標的物之一項創新態樣可實施於一種設備中，該設備具有：複數個MEMS裝置，其配置成一陣列；及一控制矩陣，其包括耦合至該複數個MEMS裝置以 傳遞資料及驅動電壓至該等MEMS裝置之僅n型或僅p型電晶體。針對每一MEMS裝置，該控制矩陣包含經組態以維持一第一輸出端子與一第二輸出端子上之電壓位準之一差之一閂鎖器。該閂鎖器包含：耦合至該第一輸出端子之一第一預充電電晶體及一第一輸出端子放電電晶體；耦合至該第二輸出端子之一第二預充電電晶體及一第二輸出端子放電電晶體；及一像素放電電晶體，其耦合至該第一輸出端子放電電晶體及該第二輸出端子放電電晶體。該閂鎖器經組態以便基於施加至該第一輸出端子放電電晶體之一閘極之該第二輸出端子之一電壓位準而控制該第一輸出端子放電電晶體之一狀態。在某些實施方案中，該第一預充電電晶體可係一個二極體連接式電晶體。在某些實施方案中，該設備係一顯示設備且該MEMS裝置包含基於該第一輸出端子及該第二輸出端子上之該等電壓位準而致動之一快門。在某些實施方案中，該設備亦包含一第一閂鎖控制線，該第一閂鎖控制線藉由該第一預充電電晶體耦合至該第一輸出端子且經組態以施加一第一驅動器電壓且基於該第一驅動器電壓之施加而將該第一輸出端子自一第一電壓位準預充電至不同於該第一電壓位準之一第二電壓位準。該設備可經組態以中斷該第一驅動器電壓以使得該第一輸出端子返回至該第一電壓位準，或基於存留於一保持電容器中之一電壓而將該第一輸出端子維持在該第二電壓位準。
在某些實施方案中，該保持電容器之一端係連接至該第 一閂鎖控制線，且該第一驅動器時脈電壓充當該保持電容器之一偏壓電壓。在某些實施方案中，一第二閂鎖控制線係藉由該第二預充電電晶體耦合至該第二輸出端子且經組態以施加一第二驅動器電壓且基於該第二驅動器電壓之施加而將該第二輸出端子自該第一電壓位準預充電至該第二電壓位準。在某些此等實施方案中，該設備經組態以在比該第一驅動器電壓被中斷稍遲之一時間處中斷該第二驅動器電壓以使得該電壓存留於該保持電容器中。在某些實施方案中，該設備經組態以同時起始該第一驅動器電壓及第二驅動器時脈電壓。在某些實施方案中，該像素放電電晶體透過該第一輸出端子放電電晶體及該第二輸出端子放電電晶體控制該第一輸出端子及該第二輸出端子之一放電。在某些實施方案中，該第一預充電電晶體、該第一輸出端子放電電晶體、該第二預充電電晶體及該第二輸出端子放電電晶體中之每一者經組態為與一共同閘極耦合之兩個電晶體。
本發明中所闡述之標的物之另一創新態樣可實施為一種設備，該設備具有：複數個MEMS裝置，其配置成一陣列；及一控制矩陣，其包含耦合至該複數個MEMS裝置以傳遞資料及驅動電壓至該等MEMS裝置之僅n型或僅p型電晶體。針對每一MEMS裝置，該控制矩陣包含一閂鎖器，該閂鎖器經組態以維持一第一輸出端子與一第二輸出端子上之電壓位準之一差且包含：耦合至該第一輸出端子之一第一預充電電晶體及一第一輸出端子放電電晶體；及一第 二輸出端子放電電晶體，其耦合至該第一輸出端子放電電晶體。該閂鎖器進一步經組態以使得該第二輸出端子放電電晶體之輸出選擇性地控制該第一輸出端子放電電晶體以選擇性地放電儲存於該第一輸出端子上之電壓，藉此控制該第一輸出端子之一電壓位準。在某些實施方案中，該第一預充電電晶體可係一個二極體連接式電晶體。
在某些實施方案中，該設備係一顯示設備且該MEMS裝置包含基於該第一輸出端子及該第二輸出端子上之該等電壓位準而致動之一快門。在某些實施方案中，該設備進一步包含：一第一閂鎖控制線，其藉由該第一預充電電晶體耦合至該第一輸出端子且經組態以施加一第一驅動器電壓；及一第二閂鎖控制線，其耦合至該第二輸出端子放電電晶體且經組態以施加一第二驅動器電壓以切換該第二輸出端子放電電晶體。在某些此等實施方案中，該設備經組態以在比該第一驅動器電壓被中斷稍遲之一時間處中斷該第二驅動器電壓以使得該第二輸出端子放電電晶體控制該第一輸出端子放電電晶體之該放電，藉此控制該第一輸出端子之一電壓位準。在某些實施方案中，該設備經組態以維持該第一輸出端子之該電壓位準直至施加一後續該第一驅動器電壓為止。在某些實施方案中，該設備經組態以同時起始該第一驅動器電壓及第二驅動器時脈電壓。在某些實施方案中，該第一預充電電晶體、該第一輸出端子放電電晶體及該第二輸出端子放電電晶體中之每一者經組態為與一共同閘極耦合之兩個電晶體。
本發明中所闡述之標的物之另一創新態樣可實施為一種設備，該設備具有：複數個MEMS裝置，其配置成一陣列；及一控制矩陣，其包含耦合至該複數個MEMS裝置以傳遞資料及驅動電壓至該等MEMS裝置之僅n型或僅p型電晶體。針對每一MEMS裝置，該控制矩陣包含經組態以維持一第一輸出端子與一第二輸出端子上之電壓位準之一差之一閂鎖器。該閂鎖器包含耦合至該第一輸出端子之一第一預充電電晶體及一第一輸出端子放電電晶體；及一第一閂鎖控制線，其藉由該第一預充電電晶體耦合至該第一輸出端子。該第一輸出端子放電電晶體係耦合至該第一閂鎖控制線之一電極。該設備可經組態以施加一第一驅動器電壓至該第一閂鎖控制線，該一第一驅動器電壓在該第一輸出端子上之一電壓自一第一電壓位準改變至一第二電壓位準時自具有介於該第一電壓位準與該第二電壓位準中間的一量值之一中間電壓位準改變至該第二位準電壓、自該第二電壓位準改變至該第一電壓位準及自該第一電壓位準改變至該中間電壓位準。在某些實施方案中，該閂鎖器經組態以使得施加該第一驅動器電壓將該第一輸出端子之一電壓位準自該第一電壓位準改變至該第二電壓位準。在某些實施方案中，該第一預充電電晶體可係二極體連接式電晶體。在某些實施方案中，該設備係一顯示設備且該MEMS裝置包含基於該第一輸出端子及該第二輸出端子上之該等電壓位準而致動之一快門。
下文之隨附圖式及實施方式中闡明本說明書中所闡述之 標的物之一或多項實施方案之細節。儘管本發明內容中提供之實例係主要在基於MEMS之顯示器方面闡述，但本文中所提供之概念可適用於其他類型之顯示器(諸如LCD、OLED、電泳及場發射顯示器)以及其他非顯示器MEMS裝置(諸如MEMS麥克風、感測器及光學切換器件)。其他特徵、態樣、及優點將自實施方式、圖示及申請專利範圍變得顯而易見。注意，以下圖之相對尺寸可不按比例繪示。
某一顯示設備利用閂鎖電路來控制由該顯示設備採用以產生影像之光調變器(諸如機械快門)之致動。此等閂鎖電路通常係在此項技術中使用CMOS製作技術製作為互補式金屬氧化物半導體(CMOS)電路且其包含N-MOS型電晶體及P-MOS型電晶體兩者。
用於製作閂鎖電路之CMOS製造程序可係複雜的。舉例而言，當使用以多晶矽為基礎之電晶體製作一閂鎖電路時，該程序可需要高達六個且甚至多達十個或十個以上個光處理。
本文中之設備及方法提供閂鎖電路、像素電路及基於由一單一導電類型之電晶體(亦即，僅n型電晶體或僅p型電晶體)製作之閂鎖電路之顯示器。因此，可減少用於製作閂鎖電路之製造程序之複雜性。闡述可促成以比現有閂鎖器稍短之一間隔閂鎖資訊之時序方案。
在某些實施方案中，顯示器中之光調變器之狀態係藉由選擇性地使可吸引一光調變器之兩個輸出端子中之一者放 電而設定。每一端子之放電係由一輸出端子放電電晶體控制。在某些實施方案中，閂鎖電路包含防止輸出端子電荷透過任一輸出端子放電電晶體放電直至此放電係所期望的之一單獨像素級放電電晶體。此電晶體亦幫助隔離儲存指示像素之所期望狀態之一電壓之一保持電容器。如此做防止電荷洩漏且改良可靠性。
本發明中所闡述之標的物之特定實施方案可經實施以實現以下潛在優點中之一或多者。基於一單一導電類型之電晶體製作一閂鎖器可使製作程序減少兩個或兩個以上個光處理步驟，此可減少製造程序之複雜性。本文中所揭示之電流亦可產生增加之切換速度。一資料儲存保持電容器之隔離亦可減少電荷洩漏且增加切換可靠性。此導致經改良之影像品質及一致性。
圖1展示一實例性閂鎖電路。閂鎖電路係由雙導電類型之電晶體形成。圖1之閂鎖電路通常係由n型MOS電晶體(NMT93及NMT94)與p型MOS電晶體(PMT95及PMT96)之一經耦合配置形成。電晶體之經耦合配置係連接於供應一均勻電壓VDD之一電力線(LVDD)與供應一接地電壓GND之一電力線(LGND)之間。
圖1之閂鎖電路可係由多晶矽形成。
圖2展示圖1之閂鎖電路之操作之一實例性時序圖。該時序圖繪示在操作期間可施加至圖1之閂鎖電路之電壓(包含一掃描電壓(φG)及一驅動器時脈電壓(φAC))之一時間順序。圖2亦展示圖1之閂鎖電路中之節點N91、N92、N93及 N94處之電壓之時間變化。電壓VDD及GND係均勻的。
如下係當處於一低位準電壓VL(在本文中亦稱作一L位準電壓)之一資料電壓施加於資料線(LD)上時之圖1之閂鎖電路之操作。
如圖2中所示，在時間t1處，掃描線(LG)上之掃描電壓(φG)自一L位準電壓VL改變至一高位準電壓VH(在本文中稱作一H位準電壓)。n型MOS電晶體NMT91接通，且資料線(LD)上之L位準電壓(VL)經捕獲於一保持電容器(CD)中。因此，節點N91係處於一L位準電壓VL。
在時間t2處，閂鎖控制線(LAC)上之驅動器時脈電壓(φAC)自一L位準電壓(VL)改變至一H位準電壓(VH2)。因此，n型MOS電晶體NMT92係接通且節點N94係處於L位準電壓(VL)。
此致使p型MOS電晶體PMT95及n型MOS電晶體NMT94接通，且p型MOS電晶體PMT96及n型MOS電晶體NMT93關斷。此時，節點N92(亦即，第二輸出端子(OUT 2)係處於接地電壓GND，且節點N93(亦即，第一輸出端子(OUT 1))係處於電壓VDD。因此，第一輸出端子(OUT1)係處於一H位準電壓且第二輸出端子(OUT 2)係處於一L位準電壓。
如下係當處於一H位準電壓VDH之一資料電壓施加於資料線(LD)上時之圖1之閂鎖電路之操作。
如圖2中所示，在時間t3處，掃描線(LG)上之掃描電壓(φG)自一L位準電壓VL改變至一H位準電壓VH。n型MOS電晶體NMT91接通且資料線(LD)上之資料電壓(VDH)儲存 於保持電容器(CD)中。因此，節點N91係處於H位準電壓VH3。
此時，n型MOS電晶體NMT93及p型MOS電晶體PMT96接通，且p型MOS電晶體PMT95及n型MOS電晶體NMT94關斷。節點N92(亦即，第二輸出端子(OUT2))獲得電壓VDD。節點N93(亦即，第一輸出端子(OUT1))獲得接地電壓GND。因此，第一輸出端子(OUT1)獲得一L位準電壓及第二輸出端子(OUT2)獲得一H位準電壓。
圖3展示可用於一顯示器中之一實例性像素電路。像素電路可使用圖1之閂鎖電路及一可移動快門(S)形成。閂鎖電路用於致動一顯示器之每一可移動快門。閂鎖電路藉由電致動(亦即，控制一可移動快門(S)之位置)促成由顯示器進行之影像之顯示。可移動快門(S)之致動係基於閂鎖電路之兩個輸出端子(亦即，閂鎖電路之第一輸出端子(OUT1)及第二輸出端子(OUT2))處之電壓差。一可移動快門(S)可稱作一機械快門。在一實例中，顯示器係一微機電系統(MEMS)顯示器。
在一實例性實施方案中，閂鎖電路用於致動可移動快門(S)以使得該快門沿基於輸出端子之電壓所施加之靜電力之方向迅速移動。當節點N92(第二輸出端子，OUT2)係處於接地位準電壓GND時，節點N93(第一輸出端子，OUT1)係處於電壓VDD。因此，可移動快門(S)朝向節點N93(第一輸出端子，OUT1)迅速移動。當節點N92(第二輸出端子，OUT2)係處於電壓VDD時，節點N93(第一輸出端子， OUT1)係處於電壓GND。可移動快門(S)朝向節點N92(第二輸出端子，OUT2)迅速移動。
可藉由打開及關閉可移動快門(S)來控制一顯示器之像素之發光狀態及不發光狀態。舉例而言，顯示器可係一背光顯示器。當可移動快門(S)朝向節點N92(第二輸出端子，OUT2)移動時，背光顯示器之光線可發射(藉此致使像素處於一發光狀態)。當可移動快門(S)朝向節點N93(第一輸出端子，OUT1)移動時，背光顯示器之光線被阻擋(致使像素處於一不發光狀態)。
可移動快門(S)之致動藉由控制自選擇像素之光線之輸出(類似於藉由一液晶顯示器單元中之一液晶層進行之輸出光線之控制)促進影像顯示。如圖3中所示，LSS係可移動快門(S)之控制線，且φS指示施加至可移動快門(S)之控制信號。可移動快門(S)之控制信號(φS)可係一指定均勻電壓。控制信號(φS)亦可係(諸如)一液晶顯示器單元之一反向驅動中之脈衝電壓。
圖4展示一實例性顯示器之一示意圖。多個像素(PX)定位成一個二維陣列，其中該陣列之每一像素組件(PX)包含一可移動快門及經組態以致動該可移動快門之一像素電路。該顯示器之該等像素電路可係由本文中所闡述之閂鎖電路中之任何者形成。
在圖4中，列係掃描線(LG)之集合且係連接至一垂直驅動電路(XDR)。行係資料線(LD)之集合且係連接至水平驅動電路(YDR)。
電力線(LVDD及LGND)、閂鎖控制線(LAC)及快門控制線(LSS)係為所有像素所共有，且係連接至水平驅動電路。
當資料線(LD)上之資料電壓在寫入週期內經寫入至一既定列中之一既定像素之後，在顯示週期期間顯示一影像，且在可移動快門設定週期期間(亦即，自圖2中之時間點t2直至可移動快門沿一既定方向完全移動)可移動快門朝向閂鎖電路之輸出端子中之一者移動。
下文結合圖5至圖19闡述由僅n型MOS電晶體或p型MOS電晶體形成之閂鎖電路之實例。閂鎖電路可用於形成像素電路，該等像素電路可配置成一陣列以提供一顯示器。
圖5展示一實例性閂鎖電路。更特定而言，圖5展示由一單類型之電晶體形成之一閂鎖電路之一實例。在此實例中，電晶體係n型MOS電晶體(本文中使用符號NMT*指代)。為簡明起見，n型MOS電晶體在本文中簡稱為電晶體。在一實例中，電晶體(NMT*)係使用一多晶矽半導體層形成。
如圖5中所示，閂鎖電路包含一保持電容器(CD)、一資料線(LD)、一掃描線(LG)、用以供應一偏壓電壓(Bias)之一偏壓線(LB)、用以供應一第一驅動器時脈電壓(φAC1)之一第一閂鎖控制線LAC1及用以供應一第二驅動器時脈電壓(φAC2)之一第二閂鎖控制線LAC2。在一實例中，偏壓電壓可係一固定均勻電壓。
圖6展示圖5之閂鎖電路之操作之一實例性時序圖。舉例 而言，圖6展示掃描電壓(φG)、驅動器時脈電壓(φAC1及φAC2)以及圖5之閂鎖電路之節點N1、N2、N3及N4處之電壓之時間變化。
一H位準電壓或一L位準電壓可施加作為資料線(LD)上之資料電壓。該L位準電壓及H位準電壓可分別對應於「0」或「1」之資料。
如下係當處於一L位準電壓VL之一資料電壓施加於資料線(LD)上時之圖5之實例性閂鎖電路之操作。
在時間t1處，掃描電壓(φG)係自一L位準電壓VL改變至一H位準電壓VH1。掃描線(LG)係耦合至一輸入電晶體(NMT1)之閘極。因此，H位準電壓VH1接通輸入電晶體(NMT1)並將資料線(LD)上之資料電壓VL遞送至節點N1。電壓VH1可表達為：VH1VDH+Vth，其中Vth係n型MOS電晶體(NMT*)之臨限電壓且VDH係資料線(LD)上之H位準電壓。出於簡化之目的，認為所有n型MOS電晶體具有相同臨限電壓Vth。
在時間t2處，第一驅動器時脈電壓(φAC1)供應於第一閂鎖控制線(LAC1)上且第二驅動器時脈電壓(φAC2)供應於第二閂鎖控制線(LAC2)上。在圖6之實例中，第一驅動器時脈電壓(φAC1)及第二驅動器時脈電壓(φAC2)係同時供應。此外，在圖6之實例中，第一驅動器時脈電壓(φAC1)及第二驅動器時脈電壓(φAC2)兩者皆係H位準電壓VH2。電晶體NMT4及NMT6中之每一者可係將節點N3及N4分別耦合至閂鎖控制線LAC1及LAC2之一個二極體連接式電晶體。 因此，節點N3及N4兩者透過電晶體NMT4及NMT6獲得一電壓VH3。亦即，電晶體NMT4及NMT6用作各別節點N3及N4之預充電電晶體。電壓VH3可表達為：VH3=VH2-Vth，其中VH2係第一驅動器時脈電壓(φAC1)及第二驅動器時脈電壓(φAC2)之位準。
電晶體NMT2在時間t2處關斷。由於節點N4係處於一H位準電壓VH3，因此電晶體NMT3接通。在電晶體NMT3遞送來自節點N3之電壓之後節點N2獲得H位準電壓VH4。電壓VH4可表達為：VH4=VH3-Vth。
在時間t3處，第一驅動器時脈電壓(φAC1)改變至L位準電壓VL。電流不能自節點N3流動至第一閂鎖控制線(LAC1)，此乃因該電流係與二極體連接式電晶體(NMT4)之方向相反。此外，電晶體NMT2關斷。因此，節點N2及N3之電壓不改變。
在時間t4處，第二驅動器時脈電壓(φAC2)改變至一L位準電壓VL。連接至電晶體NMT5之閘極之節點N2獲得一H位準電壓VH4(VH4>Vth)。因此，電晶體NMT5接通且節點N4獲得L位準電壓VL。
此時，由於節點N4之電壓獲得L位準電壓VL，電晶體NMT3關斷。閂鎖電路之第一輸出端子(OUT1)具有節點N3之H位準電壓VH3且第二輸出端子(OUT2)具有節點N4之L位準電壓VL。
電晶體NMT3及NMT5分別用作第一輸出端子(OUT1)及第二輸出端子(OUT2)之輸出端子放電電晶體。電晶體 NMT2用作一像素放電電晶體且可用於控制兩個輸出端子透過放電電晶體NMT3及NMT5之放電。
在時間t5處，資料線(LD)上之資料電壓自L位準電壓VL改變至H位準電壓VDH。然而，掃描電壓(φG)在時間t5係一L位準電壓且因此電晶體NMT1關斷。由於資料電壓未自資料線(LD)導入，因此節點N1、N2、N3及N4中不發生進一步電壓變化。
下文闡述當處於一H位準電壓VDH之一資料電壓應用於資料線(LD)上時之圖5之實例性閂鎖電路之操作。
在時間t21處，掃描線(LG)上之掃描電壓(φG)改變至一H位準電壓VH1。輸入電晶體NMT1接通且節點N1之電壓獲得資料電壓VDH(VDH>Vth)。因此，電晶體NMT2接通且節點N2之電壓改變至L位準電壓VL。
由於節點(N2)耦合至電晶體NMT5之閘極，電晶體NMT5關斷。節點N4保持處於L位準電壓或獲得一電壓VL-△V1。電壓△V1係當節點N4自H位準電壓VH4改變至L位準電壓VL時自電晶體NMT5之耦合電容導入至該節點之電壓變化。
由於電晶體NMT3關斷，節點N4保持處於L位準電壓VL(或VL-△V1)，且節點N3維持在H位準電壓VH3。
第一輸出端子(OUT1)(節點N3)與第二輸出端子(OUT2)(節點N4)之間的電壓差在時間(t21)處實質上係VH3-VL，亦即，電壓偏移△V1基於圖5之閂鎖電路之輸出端子之間的電壓差而對快門之致動幾乎無影響。
在時間t22處，第一驅動器時脈電壓(φAC1)及第二驅動器時脈電壓(φAC2)皆改變至H位準電壓VH2，節點N3及N4之電壓獲得電壓VH3(類似於時間t2處之電壓)。由於節點N1之電壓係一H位準電壓且電晶體NMT2接通，因此節點N2之電壓改變至H位準電壓VH4。
在時間t23處，第一驅動器時脈電壓(φAC1)獲得L位準電壓VL。電晶體(NMT2)接通。由於節點(N4)係處於一H位準電壓VH3，因此電晶體(NMT3)接通。節點N2及N3獲得L位準電壓VL。
在時間t24處，第二驅動器時脈電壓(φAC2)獲得L位準電壓VL。由於節點(N2)之電壓係L位準電壓VL，因此電晶體(NMT5)關斷。電流不能自節點(N4)流動至第二閂鎖控制線(LAC2)，此乃因該電流係與二極體連接式電晶體(NMT6)之方向相反。因此，節點(N4)之電壓不自H位準電壓VH3改變。
此時，第一輸出端子(OUT1)係處於節點(N3)之L位準電壓VL，且第二輸出端子(OUT2)係處於節點(N4)之H位準電壓VH3。
在時間t25處，資料線(LD)上之電壓自H位準電壓VDH改變至L位準電壓VL。然而，掃描電壓(φG)係處於L位準電壓VL，因此輸入電晶體(NMT1)不接通。因此，資料電壓不自資料線(LD)導入，且節點(N1、N2、N3及N4)之電壓中不發生改變。
如以上所闡述，圖5之實例性閂鎖電路在其如結合圖6所 闡述驅動之情形下可操作為一閂鎖器。亦即，圖5之閂鎖電路可用於使用僅一單一導電類型之電晶體(此處，n型MOS電晶體)提供閂鎖功能。此外，使用圖6中所示之時序圖，可能以比使用雙導電類型電晶體形成之一閂鎖電路稍短之一時間週期閂鎖資訊。
圖7展示一實例性閂鎖電路。更特定而言，一閂鎖電路係由圖5之閂鎖電路形成，且亦包含經組態以連接至一快門(S)之一可移動快門控制線(LSS)。圖7之像素電路可用於致動移動快門(S)。圖7之一像素電路陣列可用於形成一顯示器。該顯示器可藉由使用對應閂鎖電路之輸出之間的電壓差電致動與每一像素相關聯之可移動快門(S)來顯示影像。
包含本文中所闡述之一閂鎖電路之一顯示器可用於使用一場序方法來顯示彩色影像。場序顯示方法係基於一觀看者對由三個次像素所發射之光之感知。在此實例中，本文中所闡述之每一像素電路可用於形成一次像素。每一次像素對應於一基色(紅色(R)、綠色(G)及藍色(B))。在一實例中，該等次像素可顯示副色。此等次像素中之每一者用作一不同色彩及強度之光之一源。某一基色之整個場(但其中強度隨影像平面變化)可依序對一觀看者顯示。若一影像之不同基色成分成分係迅速連續顯示，則觀看者之大腦將該等基色成分合併成一單個影像，藉此形成具有預期著色組合物之一單個統一彩色影像。在一實施例中，1/60Hz之圖框可劃分成顯示R、G及B色彩(或副色)之子圖框。 每一像素之強度將係基於一次像素處於一發光狀態中之時間長度。
圖5之實例性閂鎖電路與使用雙導電類型電晶體之一CMOS電路不同之處在於圖5之實例在輸出端子上動態存留H位準電壓及L位準電壓。動態所存留之電荷可洩漏於MOS電晶體之一電流中，甚至在關斷狀態下(例如，在其保持達較長一段時間之情形下)。上述情況可導致由於電壓變化所致之可移動快門(S)之不穩定致動。由於圖7之像素電路可經組態以週期性重設可移動快門顯示器，因此可控制電壓及保持週期。
如下係圖7之像素電路在一顯示器中之一實例性使用。當在寫入週期(在圖6中為TA)內資料電壓供應至資料線(LD)用於任何列中之任何像素之後，在可移動快門重設週期期間(在圖6中為TB)可移動快門(S)朝向節點(N3)或節點(N4)移動。在顯示週期期間(在圖6中為TC)，顯示影像。在一實例中，可移動快門(S)之重設可花費比圖6中所示長之時間。舉例而言，重設週期可在持續時間上比週期TB長。亦即，一顯示週期之切換時間可不同於圖6中t4與t5之間的時間間隔。
圖8展示另一實例性閂鎖電路。其係基於圖5之電路。
圖8之閂鎖電路係由用使用一共同閘極連接耦合之兩(2)個電晶體替代圖5之五(5)個n型MOS電晶體(即，NMT2、NMT3、NMT4、NMT5及NMT6)中之每一者形成。舉例而言，圖5之電晶體(NMT2)係用與一共同閘極連接(且因此接 收相同閘極電壓)之電晶體(NMT21)及電晶體(NMT22)替代。圖5之電晶體NMT3、NMT4、NMT5及NMT6各自可類似地用與一共同閘極連接耦合之雙電晶體替代，如圖8中所示。
在雙閘極電晶體結構之情況下，圖8之閂鎖電路可處置較高電壓且可具有對源極至汲極洩漏之一較高有效抵抗性。
圖8之實例不展示電晶體NMT1之一雙電晶體替代。圖8之實例中所使用之單個電晶體NMT1可係足以滿足將一H位準電壓(VDH)遞送至節點(N1)。然而，在另一實例性實施方案中，輸入電晶體NMT1可係用一雙電晶體替代。
圖8之實例中之閂鎖電路展示圖5之電晶體NMT2、NMT3、NMT4、NMT5及NMT6之全部可用雙電晶體替代。然而，在另一實例中，電晶體NMT2、NMT3、NMT4、NMT5及NMT6中之僅一者係用一雙電晶體替代。在另一實例中，電晶體NMT2、NMT3、NMT4、NMT5及NMT6中之兩者或兩者以上可用雙電晶體替代。
圖9展示另一實例性閂鎖電路。
在此實例中，消除在圖5及圖8中供應偏壓電壓(Bias)之偏壓線(LB)。代替地，保持電容器(CD)連接至第一閂鎖控制線(如圖9所示)。
由於節點(N1)上之電壓現在係基於第一驅動器時脈電壓(φAC1)之改變(例如，自一L位準電壓VL至一H位準電壓VH2)，因此該電壓根據以下公式自電壓VL增加至電壓 VDH2或自電壓VDH增加至電壓VDH3：VDH2=VL+(VH2-VL)×CD/(CD+CS) (1)
VDH3=VDH+(VH2-VL)×CD/(CD+CS) (2)
此處，CS表示節點(N1)處保持電容器(CD)上之電容之一增加。如以上結合圖5所闡述，當第一驅動器時脈電壓(φAC1)獲得一H位準電壓及此外當第一驅動器時脈電壓(φAC1)減少至一L位準電壓時，電晶體(NMT2)主要起作用。亦即，第一驅動器時脈電壓(φAC1)之電壓可在約時間t3及時間t23(圖6中所示)或稍遲處變得低於節點(N1)之H位準電壓VDH。
由於第一驅動器時脈電壓(φAC1)自L位準電壓VL改變至H位準電壓VH2所致之節點(N1)處之電壓變化對閂鎖電路之操作幾乎無影響。亦即，圖9之實例之閂鎖電路展現類似於本文中所闡述之任何其他閂鎖電路之閂鎖行為。消除偏壓線(LB)可簡化電路之佈線佈局，且藉此可減少製作程序之複雜性。
圖10展示另一實例性閂鎖電路。其係基於圖9之實例。
在此實例中，圖9之五(5)個n型MOS電晶體(即，電晶體NMT2、NMT3、NMT4、NMT5及NMT6)中之每一者係用使用一共同閘極連接耦合之兩(2)個電晶體替代。舉例而言，電晶體(NMT2)係用共用一共同閘極(且因此接收相同閘極電壓)之電晶體(NMT21)及電晶體(NMT22)替代。圖9之電晶體NMT3、NMT4、NMT5及NMT6各自可類似地用與一共同閘極連接之雙電晶體替代，如圖10中所示。
在雙閘極電晶體結構之情況下，圖10之閂鎖電路可處置較高電壓且具有對源極至汲極洩漏之一較高有效抵抗性。
圖10之實例不展示電晶體NMT1之一雙電晶體替代。圖8之實例中所使用之單個電晶體NMT1可係足以滿足將一H位準電壓(VDH)遞送至節點(N1)。然而，在另一實例性實施方案中，輸入電晶體NMT1可係用一雙電晶體替代。
圖10之實例中之閂鎖電路展示圖5之電晶體NMT2、NMT3、NMT4、NMT5及NMT6之全部可用雙電晶體替代。然而，在另一實例中，電晶體NMT2、NMT3、NMT4、NMT5及NMT6中之僅一者係用一雙電晶體替代。在另一實例中，電晶體NMT2、NMT3、NMT4、NMT5及NMT6中之兩者或兩者以上係用雙電晶體替代。
圖11展示另一實例性閂鎖電路。先前實例係基於具有兩(2)個反向輸出(第一輸出(OUT1)及第二輸出(OUT2))之一差動閂鎖電路。圖11之實例係與輸出端子之一不同組態。
圖12展示圖11之閂鎖電路之操作之一實例性時序圖。圖12之實例性時序圖展示掃描電壓(φG)、第一驅動器時脈電壓(φAC11)、第二驅動器時脈電壓(φAC12)及圖11之節點N11、N12及N13處之電壓之時間變化。
如下係當處於一L位準電壓VL之一資料電壓施加於資料線(LD)上時之圖11之實例性閂鎖電路之操作。
在時間t1處，掃描線(LG)上之掃描電壓(φG)自一L位準電壓VL改變至一H位準電壓VH1，輸入電晶體NMT11接通且節點(N11)之電壓獲得資料線(LD)上之資料電壓VL。
若節點(N11)先前係處於一H位準VDH，則節點(N12)中之電壓由於電晶體(NMT12)之閘極電容而自VL減少至VL2(如圖12中所示)。節點(N12)之自VL至VL2之電壓差△V2可使用以下公式表達：△V2=(VDH-VL)×Cg/(Cg+CS11) (3)
此處，Cg係電晶體(NMT12)之閘極電容，且CS11係節點(N11)超過閘極電容Cg之電容。
節點(N13)處存在一類似變化。然而，節點(N13)中之電壓降可較少。由於節點(N13)具有連接至第一輸出端子(OUT1)之一負載能力，因此可消除二極體連接式電晶體之一寄生電容。
在時間t2處，第一閂鎖控制線(LAC11)上之第一驅動器時脈電壓(φAC11)及第二閂鎖控制線(LAC12)上之第二驅動器時脈電壓(φAC12)自一L位準電壓VL改變至一H位準電壓VH2。
如圖12之實例中所示，在第一驅動器時脈電壓(φAC11)在時間(t16)處開始自一H位準電壓下降之前，第二驅動器時脈電壓(φAC12)增加至一H位準電壓。另外，雖然圖12展示第一驅動器時脈電壓(φAC11)及第二驅動器時脈電壓(φAC12)實質上同時自L位準電壓VL改變至H位準電壓VH2，但其係非必需的。其中第二驅動器時脈電壓(φAC12)在第一驅動器時脈電壓(φAC11)達到一H位準電壓之後達到一H位準電壓之任何時序結構係可適用的。藉助此時序方案，避免因自節點(N12)至第一閂鎖控制線(LAC11)之反 向電流可發生之一汲極崩潰。
在時間t2處，節點(N11)之電壓基於保持電容器(CD)上之電荷升高至H位準電壓VDH2。此處，VDH2可類似於以上公式(1)表示。
節點(N13)獲得一電壓VH3(VH3=VH2-Vth)，其中第一驅動器時脈電壓(φAC11)之H位準電壓VH2減去電晶體(NMT14)之臨限電壓Vth之值。
節點(N12)獲得一電壓VH3，其中第一驅動器時脈電壓(φAC11)之H位準電壓VH2減去僅電晶體(NMT14)之臨限值Vth，此乃因電晶體(NMT13)接通。
在時間t3處，第一驅動器時脈電壓(φAC11)自一H位準電壓VH2改變至一L位準電壓VL。節點(N11)之電壓獲得一L位準電壓VL且電晶體(NMT12)關斷。
隨後，節點(N13)之電壓維持在一H位準電壓VH3。由於電晶體(NMT13)接通，節點(N12)獲得一L位準電壓VL。
在時間t4處，第二驅動器時脈電壓(φAC 12)自一H位準電壓VH2改變至一L位準電壓VL。節點(N12)維持在電壓VL，此乃因電晶體(NMT1)關斷。自時間t4起，第一輸出端子(OUT1)保持處於H位準電壓VH3。
下文闡述在處於一H位準VDH之一資料電壓應用於資料線(LD)上時之圖11之實例性閂鎖電路之操作。
在時間t21處，掃描線(LG)上之掃描電壓(φG)自一L位準電壓VL改變至一H位準電壓VH1。輸入電晶體(NMT11)接通且節點(N11)之電壓獲得資料電壓VDH。
基於自節點(N13)之電荷之注入(此乃因電晶體(NM12)接通)，節點(N12)之電壓變成VH42(其係電壓VDH減去電晶體(NMT11)之臨限電壓Vth)。基於此發射，節點(N13)之電壓亦減去一量。然而，由於節點(N13)之高電容，圖12中不展示上述情況。
在時間t22處，第一驅動器時脈電壓(φAC11)及第二驅動器時脈電壓(φAC12)同時自一L位準電壓VL改變至一H位準電壓VH2。如先前所提及，第一驅動器時脈電壓(φAC11)及第二驅動器時脈電壓(φAC12)不必同時升高。然而，針對可適用時序方案，第二驅動器時脈電壓(φAC12)在第一驅動器時脈電壓(φAC11)經引導至一H位準電壓之後到達一H位準電壓。此可消除由於自節點(N12)至第一閂鎖控制線(LAC11)之一反向電流可發生之一汲極崩潰。
此時，基於保持電容器(CD)上之電荷，節點(N11)之電壓改變至一H位準VDH3。可使用以上公式(2)判定電壓VDH3。
節點(N13)獲得電壓VH3(VH3=CH2-Vth)，該電壓係第一驅動器時脈電壓(φAC11)之H位準電壓VH2減去電晶體(NMT14)之臨限電壓Vth。
節點(N12)亦獲得H位準電壓VH3，該H位準電壓VH3係第一驅動器時脈電壓(φAC11)之H位準電壓VH2減去電晶體(NMT13)之臨限電壓Vth(此乃因電晶體(NMT13)接通)。
在時間t23處，第一驅動器時脈電壓(φAC11)自一H位準電壓VH2改變至一L位準電壓VL。電晶體(NMT13)接通。 施加至節點(N11)且在電晶體(NMT12)之閘電極處之電壓自VDH3改變至VDH，其中電晶體(NMT12)保持接通。因此，節點(N13)係透過電晶體(NMT12)及電晶體(NMT13)與第一閂鎖控制線(LAC11)連接且獲得一L位準電壓VL。由於電晶體(NMT13)接通，節點(N12)亦獲得電壓VL。
在時間t24處，第二驅動器時脈電壓(φAC12)自一H位準電壓VH2增加至一L位準電壓VL。電晶體(NMT13)關斷且節點(N12及N13)維持在電壓VL。
自時間t24起，第一輸出端子(OUT1)保持處於L位準電壓VL。
藉由交換電晶體(NMT12)及電晶體(NMT13)之位置閂鎖能力同樣可行。
圖11之閂鎖電路可用於形成一顯示器之一像素電路以藉由引入受由第三閂鎖線(LAC13)供應之一第三驅動器時脈電壓(φAC3)直接控制之一第二輸出端子(OUT2)而致動一可移動快門(如圖11中所示)。
在時間t14處，第三閂鎖控制線(LAC13)上之第三驅動器時脈電壓(φACI3)自一H位準電壓VH4改變至一L位準電壓VL。在時間t18處，第三驅動器時脈電壓(φAC13)自一L位準電壓VL改變至一H位準電壓VH4。類似地，在時間t34處，第三驅動器時脈電壓(φAC13)自一H位準電壓VH4改變至一L位準電壓VL，且在時間t38處，自一L位準電壓VL改變至一H位準電壓VH4。
當第一輸出端子(OUT1)在時間t14與時間t18之間獲得H 位準電壓VH3時，可移動快門(S)朝向第一輸出端子(OUT1)移動。在時間t18處，可移動快門(S)之位置保持不改變，即使第二輸出端子(OUT2)獲得一H位準電壓VH4。
可移動快門(S)在時間t34與時間t38之間並不移動同時第一輸出端子(OUT1)係處於L位準電壓VL。在時間t34處，可移動快門(S)在第二輸出端子(OUT2)獲得一H位準電壓VH4時朝向第二輸出端子(OUT2)移動。
圖13展示一實例性像素電路。圖13之像素電路係基於圖11之閂鎖電路且可用於致動一可移動快門(S)。
在圖11之實例中，且如下文結合圖14、圖15及圖16所闡述，偏壓線可消除，且代替地，保持電容器(CD)可連接至第一閂鎖控制線(LAC1)。
圖14展示另一實例性閂鎖電路。
在此實例中，三(3)個n型MOS電晶體NMT12、NMT13及NMT14中之每一者係用使用一共同閘極連接耦合之兩(2)個電晶體替代。舉例而言，圖11之電晶體(NMT12)可用與一共同閘極連接(且因此接收相同閘極電壓)之電晶體(NMT121)及電晶體(NMT122)替代。電晶體NMT13或電晶體NMT14或電晶體NMT13及電晶體NMT14兩者可類似地用與一共同閘極連接之雙電晶體替代，如圖14中所示。
在雙閘極電晶體結構之情況下，圖14之閂鎖電路可處置較高電壓且具有對源極至汲極洩漏之一較高有效抵抗性。
圖14之實例不包含電晶體NMT11之一雙電晶體替代。圖14之實例中所使用之單個電晶體NMT11可係足以滿足將一 H位準電壓(VDH)遞送至節點(N11)。在另一實例中，輸入電晶體NMT11可係用一雙電晶體替代。
圖15展示另一實例性閂鎖電路。
在此實例中，電晶體(NMT13)及第二閂鎖控制線(φACI2)係自閂鎖電路消除。電晶體(NMT12)之第一電極連接至第一閂鎖控制線(LAC11)。
圖16展示圖15之閂鎖電路之操作之一實例性時序圖。圖16之實例性時序圖展示掃描電壓(φG)、第一驅動器時脈電壓(φAC11)、第三驅動器時脈電壓(φAC13)及節點(N11及N13)處之電壓之時間變化。
在此時序方案中，閂鎖控制線(LAC1)供應維持在一中間位準VH10(惟在時間t14與t18之間的時間間隔與時間t34與時間t38之間的時間間隔期間除外)之一電壓。在此等時間間隔期間，閂鎖控制線(LAC1)之電壓在一H位準電壓VH2與一L位準電壓VL之間變化。
亦即，如圖16中展示，第一驅動器時脈電壓(φAC11)自一中間位準電壓VH10改變至H位準電壓VH2，自H位準電壓VH2改變至L位準電壓VL以及自L位準電壓VL改變至中間位準電壓VH10。
在此實例中，節點(N13)處之電壓自H位準電壓VDH(資料電壓)改變至H位準電壓VDH2(其在量值上高於VDH-Vth)。
因此，當一資料電壓施加於資料線(LD)上時閂鎖條件不改變，此乃因電晶體(NMTI2)甚至在節點(N11)之電壓係H 位準電壓VDH時關斷。
下文基於圖16闡述圖15中所示之閂鎖電路之操作。
首先，處於一L位準電壓VL之一資料電壓施加於資料線(LD)上。
在時間t1處，掃描線(LG)上之掃描電壓(φG)自L位準電壓VL改變至H位準電壓VH1。輸入電晶體(NMT11)接通且節點(N11)之電壓獲得資料電壓VL。
在時間t2處，第一驅動器時脈電壓(φAC11)自中間位準電壓VH10改變至H位準電壓VH2。因此，節點(N11)之電壓亦基於保持電容器(CD)增加，且經設定為H位準電壓VDH2。電壓VDH2係如先前所闡述計算。
節點(N13)獲得H位準電壓VH3，該H位準電壓VH3係第一驅動器時脈電壓(φAC11)之H位準電壓VH2減去電晶體(NMTI4)之臨限電壓。
在時間t3處，第一驅動器時脈電壓(φAC11)自H位準電壓VH2改變至L位準電壓VL。節點(NH11)之電壓亦獲得L位準電壓VL且電晶體(NMT12)關斷。因此，節點(N13)維持H位準電壓VH3。
在時間t4處，第一驅動器時脈電壓(φAC11)自L位準電壓VL改變至中間位準電壓VH10。
類似於圖11至圖14之實例，第一輸出端子(OUT1)處之輸出係用於以L位準電壓VL供應於資料線(LD)上之一資料電壓之一H位準電壓VH3。
如下係當處於一H位準電壓VDH之一資料電壓應用於資 料線(LD)上時之圖15之實例性閂鎖電路之操作。
在時間t21處，掃描線(LG)上之掃描電壓(φG)自L位準電壓VL改變至H位準電壓VH1。輸入電晶體(NMT11)接通且節點(N11)之電壓經設定為H位準資料電壓VDH。
中間位準電壓VH10係高於(VDH-Vth)，因此電晶體(NMT12)保持關斷。
在時間t22處，第一驅動器時脈電壓(φAC11)自中間位準電壓VH10改變至H位準電壓VH2。節點(N11)之電壓基於保持電容器(CD)增加且經設定為H位準電壓VDH3。因此，電晶體(NMT12)接通。H位準電壓VDH3係如先前所闡述計算。
節點(N13)獲得H位準電壓VH3，該H位準電壓VH3可計算為第一驅動器時脈電壓(φAC11)之H位準電壓VH2減去電晶體(NMT14)之臨限電壓。
在時間t23處，第一驅動器時脈電壓(φAC11)自H位準電壓VH2改變至L位準電壓VL。節點(N11)之電壓自電壓H位準電壓VH3減少至H位準電壓VDH。由於第一驅動器時脈電壓(φAC11)具有L位準電壓VL，因此電晶體(NMT12)保持接通。因此，節點(N13)經設定為L位準電壓VL。
在時間t24處，第一閂鎖控制線(LAC11)上之第一驅動器時脈電壓(φAC11)自L位準電壓VL改變至中間位準電壓VH10，且電晶體(NMT12)接通。
中間位準電壓VH10係大於(VL+Vth)。因此，在時間t24處，節點(N13)之電壓透過電晶體(NMT14)增加且達到 (VH10-Vth)。若第二輸出端子(OUT2)之電壓VH4在彼時改變至一H位準電壓，則電壓可以使得第一輸出端子(OUT1)之電壓(VH10-Vth)係一L位準電壓之一方式設定。舉例而言，若此實例之閂鎖電路用於一顯示器中以致動一可移動快門，則中間位準電壓VH10可經設定以使得用於致動可移動快門(S)之臨限電壓係高於(VH10-Vth)。
自時間t24起，第一輸出端子(OUT1)具有電壓位準(VH10-Vth)。
圖17展示另一實例性閂鎖電路。
圖17之閂鎖電路係由用使用一共同閘極連接耦合之兩(2)個電晶體替代圖15之兩(2)個n型MOS電晶體(即，NMT12及NMT14)中之每一者形成。舉例而言，圖15之電晶體(NMT12)係用與一共同閘極連接(且因此接收相同閘極電壓)之電晶體(NMT121)及電晶體(NMT122)替代。圖15之電晶體NMT14可類似地用與一共同閘極連接之雙電晶體替代，如圖17中所示。
在雙閘極電晶體結構之情況下，圖17之閂鎖電路可處置較高電壓且具有對源極至汲極洩漏之一較高有效抵抗性。
儘管圖17中展示一單個輸入電晶體(NMT11)，但其可用一雙閘極電晶體結構替代。
雖然圖5至圖17之實例性閂鎖電路係基於n型MOS電晶體之使用展示，但僅p型MOS電晶體亦可用於形成一閂鎖電路。
圖18展示形成有p型MOS電晶體之一實例性閂鎖電路。 圖19展示圖18之閂鎖電路之操作之一實例性時序圖。圖19之實例性時序圖展示掃描電壓(φG)、每一驅動器時脈電壓(φAC1及φAC2)以及圖18之每一節點(N1、N2、N3及N4)之電壓之時間變化。
此實施方案中之閂鎖電路構造有p型MOS電晶體。因此，電晶體(PMT2)可不關斷，即使節點(N1)之電壓低於來自第一驅動器時脈電壓(φAC1)之一H位準電壓。因此，資料線(LD)上之一H位準電壓(VDH)應大於第一驅動器時脈電壓(φAC1)之H位準電壓(VH2)。舉例而言，VDH可經設定等於VH2。
資料線(LD)上之一L位準電壓應低於此實施方案之p型MOS電晶體之臨限電壓Vth。因此，資料線(LD)上之一L位準電壓、圖19中所示之偏壓電壓及VL(亦即，第一驅動器時脈電壓(φAC1)之L位準電壓)可不必相等。結合圖18及圖19之實例，資料線(LD)上之一L位準電壓係由符號VDL表示。掃描線(LG)上之掃描電壓(φG)之H位準電壓(VH1)應高於第一驅動器時脈電壓(φAC1)之H位準電壓(VH2)。舉例而言，VH1可等於VH2。
在此實例性實施方案中，掃描線(LG)上之掃描電壓(φG)之L位準電壓VL3可經設定為小於資料線(LD)上之L位準電壓VDL減去臨限電壓Vth。因此，資料線(LD)上之L位準、圖19中所示之偏壓電壓、及VL(第一驅動器時脈電壓(φAC1)之L位準電壓)不必相等。資料線(LD)上之L位準電壓可大於VL。在此實例性實施方案中，電壓可具有以下 關係：VLVL3VDL-Vth。
如下係當處於一H位準電壓VDH之一資料電壓應用於資料線(LD)上時之圖18之實例性閂鎖電路之操作。
在時間t1處，掃描線(LG)上之掃描電壓(φG)自H位準電壓VH1改變至L位準電壓VL3。輸入電晶體(PMT1)接通且節點(N1)經設定為資料電壓VDH。
在時間t2處，第一閂鎖控制線(LAC1)上之第一驅動器時脈電壓(φAC1)及第二閂鎖控制線(LAC2)上之第二驅動器時脈電壓(φAC2)經設定為L位準電壓VL。節點(N3及N4)分別透過電晶體(PMT4及PMT6)獲得L位準電壓VL1。電晶體(PMT4及PMT6)中之每一者用作用於對應輸出端子之一預充電電晶體。此外，電晶體(PMT4及PMT6)中之每一者可係一個二極體連接式電晶體。此處，VL1=VL+Vth。
此時，電晶體(PMT2)關斷。電晶體(PMT3)接通，此乃因節點(N4)獲得L位準電壓VL1。因此，節點(N2)獲得L位準電壓VL2。此處，VL2=VL1+Vth。
在時間t3處，第一驅動器時脈電壓(φAC1)經設定為H位準電壓VH2。電晶體(PMT3)保持接通且電晶體(PMT2)保持關斷。由於電晶體(PMT4)係一個二極體連接式電晶體，因此電路不自第一閂鎖控制線(LAC1)流動至節點(N3)。因此，L位準電壓VL1係維持於節點(N3)上。
在時間t4處，第二驅動器時脈電壓(φAC2)經設定為H位準電壓VH2。當節點(N2)之電壓係L位準VL2時，電晶體(PMT5)接通。當電晶體(PMT6)係一個二極體連接式電晶 體時，電流不能自第二閂鎖控制線(LAC2)流動至節點(N4)。因此，H位準電壓VH2維持於節點(N4)上。因此，電晶體(PMT3)關斷。因此，節點(N3)經設定處於L位準電壓VL1(第一輸出端子(OUT1))且節點(N4)經設定處於H位準電壓VH2(第二輸出端子(OUT2))。
如下係當處於一L位準電壓VDL之一資料電壓施加於資料線(LD)上時圖18之實例性閂鎖電路之操作。
在時間t21處，掃描線(LG)上之掃描電壓(φG)改變至L位準電壓VL3。輸入電晶體(PMT1)接通且節點(N1)經設定為電壓VDL。此處，VDL<Vth，電晶體(PMT2)接通且節點(N2)之電壓改變至H位準電壓VH2。
因此，電晶體(PMT5)關斷。節點(N4)之電壓保持H位準電壓VH2，或變成VH2+△V3。電壓△V3係在節點(N4)自L位準電壓VL2改變至H位準電壓VH2時自電晶體(PMT5)之耦合電容導入至該節點之電壓變化。
由於節點(N4)處於H位準電壓VH2(或VH2+△V3)，電晶體(PMT3)關斷且節點(N3)維持在L位準電壓VL1。
在時間t22處，第一驅動器時脈電壓(φAC1)及第二驅動器時脈電壓(φAC2)在實質上同時經設定為L位準電壓VL。 與在時間t2處類似，節點(N3及N4)之電壓經設定為L位準電壓VL1；節點(N2)之電壓經設定為L位準電壓VL2。
在時間t23處，第一驅動器時脈電壓(φAC1)經設定為H位準電壓VH2。在彼時，由於節點(N1)之電壓不改變至L位準電壓VDL，因此電晶體(PMT2)保持接通。此外，由於節 點(N4)之電壓不改變至L位準電壓VL1，電晶體(PMT3)亦保持接通。因此，節點(N2及N3)經設定為H位準電壓VH2。
在時間t24處，第二驅動器時脈電壓(φAC2)經設定為H位準電壓VH2。在彼時，節點(N2)之電壓保持處於H位準電壓VH2。因此，電晶體(PMT5)保持關斷。由於電晶體(PMT6)係一個二極體連接式電晶體，電流不自第二閂鎖控制線(LAC2)流動至節點(N4)。因此，節點(N4)保持處於L位準電壓VL1。
因此，第一輸出端子(OUT1)經設定處於(節點(N3)之)H位準電壓VH2且第二輸出端子(OUT2)經設定處於(節點(N4)之)L位準電壓VL1。
在一實例中，一像素電路可係基於圖18之閂鎖電路形成且一可移動快門控制線(LSS)經組態以連接至一快門(S)。此一像素電路可用於致動一可移動快門(S)。此等像素電路之一配置(例如，二維陣列)可用於形成一顯示器。該顯示器可藉由使用圖18之閂鎖電路之輸出之間的電壓差來電致動與每一像素相關聯之可移動快門(S)而顯示影像。
術語定義
NMT* n型MOS電晶體
PMT* p型MOS電晶體
CD 保持電容器
LD 資料線
LG 掃描線
LB 偏壓線
LAC* 閂鎖控制線
LDVV、LGND 電力線
LSS 可移動快門控制線
S 可移動快門
N* 節點
XDR 垂直驅動電路
YDR 水平驅動電路
本發明闡述用於致動一顯示器之一可移動快門之各種像素電路之閂鎖電路。然而，本文中所闡述之閂鎖電路可適用於可應用於顯示器中而非用於致動一可移動快門之一像素電路之任何類似操作。另外，可在不背離本發明之範疇之情況下對本文中所闡述之系統、設備及方法作出各種改變。
Bias‧‧‧偏壓電壓
CD‧‧‧保持電容器
GND‧‧‧接地電壓/電壓/接地位準電壓
LAC‧‧‧閂鎖控制線
LAC1‧‧‧第一閂鎖控制線
LAC2‧‧‧第二閂鎖控制線
LAC11‧‧‧第一閂鎖控制線
LAC12‧‧‧第二閂鎖控制線
LAC13‧‧‧第三閂鎖控制線
LB‧‧‧偏壓線
LD‧‧‧資料線
LG‧‧‧掃描線
LGND‧‧‧電力線
LSS‧‧‧控制線/快門控制線/可移動快門控制線
LVDD‧‧‧電力線
S‧‧‧可移動快門/快門
TA‧‧‧寫入週期
TB‧‧‧可移動快門重設週期
TC‧‧‧顯示週期
VDD‧‧‧電壓
VDH‧‧‧H位準電壓/資料電壓/電壓/H位準/H位準 資料電壓
VDH2‧‧‧電壓/H位準電壓
VDH3‧‧‧電壓/H位準/H位準電壓
VDL‧‧‧L位準電壓/電壓
VH1‧‧‧H位準電壓/電壓
VH2‧‧‧H位準電壓
VH3‧‧‧H位準電壓/電壓
VH4‧‧‧H位準電壓/電壓
VH10‧‧‧中間位準/中間位準電壓
VH10-Vth‧‧‧第一輸出端子(OUT1)之電壓
VH42‧‧‧節點(N12)之電壓
VL‧‧‧低位準電壓/L位準電壓/資料電壓/電壓
VL1‧‧‧L位準電壓
VL2‧‧‧L位準電壓
VL3‧‧‧L位準電壓
N1‧‧‧節點
N2‧‧‧節點
N3‧‧‧節點
N4‧‧‧節點
N11‧‧‧節點
N12‧‧‧節點
N13‧‧‧節點
N91‧‧‧節點
N92‧‧‧節點
N93‧‧‧節點
N94‧‧‧節點
NMT1‧‧‧輸入電晶體/電晶體
NMT2‧‧‧電晶體/n型金屬氧化物半導體電晶體
NMT3‧‧‧電晶體/n型金屬氧化物半導體電晶體/放電電晶體
NMT4‧‧‧電晶體/n型金屬氧化物半導體電晶體/二極體連接式電晶體
NMT5‧‧‧電晶體/n型金屬氧化物半導體電晶體/放電電晶體
NMT6‧‧‧電晶體/n型金屬氧化物半導體電晶體/二極體連接式電晶體
NMT11‧‧‧輸入電晶體/電晶體
NMT12‧‧‧電晶體
NMT13‧‧‧電晶體
NMT14‧‧‧電晶體
NMT21‧‧‧電晶體
NMT22‧‧‧電晶體
NMT91‧‧‧n型金屬氧化物半導體電晶體
NMT92‧‧‧n型金屬氧化物半導體電晶體
NMT93‧‧‧n型金屬氧化物半導體電晶體
NMT94‧‧‧n型金屬氧化物半導體電晶體
NMT121‧‧‧電晶體
NMT122‧‧‧電晶體
OUT1‧‧‧第一輸出端子/第一輸出
OUT2‧‧‧第二輸出端子/第二輸出
PX‧‧‧像素/像素組件
PMT1‧‧‧輸入電晶體
PMT2‧‧‧電晶體
PMT3‧‧‧電晶體
PMT4‧‧‧電晶體
PMT5‧‧‧電晶體
PMT6‧‧‧電晶體
PMT95‧‧‧p型金屬氧化物半導體電晶體
PMT96‧‧‧p型金屬氧化物半導體電晶體
t1‧‧‧時間
t2‧‧‧時間
t3‧‧‧時間
t4‧‧‧時間
t5‧‧‧時間
t14‧‧‧時間
t16‧‧‧時間
t18‧‧‧時間
t21‧‧‧時間
t22‧‧‧時間
t23‧‧‧時間
t24‧‧‧時間
t25‧‧‧時間
t34‧‧‧時間
t38‧‧‧時間
XDR‧‧‧垂直驅動電路
YDR‧‧‧水平驅動電路
φAC‧‧‧驅動器時脈電壓
φAC1‧‧‧第一驅動器時脈電壓
φAC2‧‧‧第二驅動器時脈電壓
φAC11‧‧‧第一驅動時脈電壓
φAC12‧‧‧第二驅動時脈電壓
φAC13‧‧‧第三驅動器時脈電壓
φG‧‧‧掃描電壓
φS‧‧‧控制信號
圖1展示一實例性閂鎖電路。
圖2展示圖1之閂鎖電路之操作之一實例性時序圖。
圖3展示可用於一顯示器中之一實例性像素電路。
圖4展示一實例性顯示器之一示意圖。
圖5展示一實例性閂鎖電路。
圖6展示圖5之閂鎖電路之操作之一實例性時序圖。
圖7展示一實例性閂鎖電路。
圖8展示另一實例性閂鎖電路。
圖9展示另一實例性閂鎖電路。
圖10展示另一實例性閂鎖電路。
圖11展示另一實例性閂鎖電路。
圖12展示圖11之閂鎖電路之操作之一實例性時序圖。
圖13展示一實例性像素電路。
圖14展示另一實例性閂鎖電路。
圖15展示另一實例性閂鎖電路。
圖16展示圖15之閂鎖電路之操作之一實例性時序圖。
圖17展示另一實例性閂鎖電路。
圖18展示形成有p型MOS電晶體之另一實例性閂鎖電路結構。
圖19展示圖18之閂鎖電路之操作之一實例性時序圖。
Bias‧‧‧偏壓電壓
CD‧‧‧保持電容器
LAC1‧‧‧第一閂鎖控制線
LAC2‧‧‧第二閂鎖控制線
LB‧‧‧偏壓線
LD‧‧‧資料線
LG‧‧‧掃描線
N1‧‧‧節點
N2‧‧‧節點
N3‧‧‧節點
N4‧‧‧節點
NMT1‧‧‧輸入電晶體/電晶體
NMT2‧‧‧電晶體/n型金屬氧化物半導體電晶體
NMT3‧‧‧電晶體/n型金屬氧化物半導體電晶體/放電電晶體
NMT4‧‧‧電晶體/n型金屬氧化物半導體電晶體/二極體連接式電晶體
NMT5‧‧‧電晶體/n型金屬氧化物半導體電晶體/放電電晶體
NMT6‧‧‧電晶體/n型金屬氧化物半導體電晶體/二極體連接式電晶體
OUT1‧‧‧第一輸出端子/第一輸出
OUT2‧‧‧第二輸出端子/第二輸出
φAC1‧‧‧第一驅動器時脈電壓
φAC2‧‧‧第二驅動器時脈電壓
φG‧‧‧掃描電壓

Claims (20)

  1. 一種設備，其包括：複數個MEMS裝置，其配置成一陣列；及一控制矩陣，其包括耦合至該複數個MEMS裝置以傳遞資料及驅動電壓至該等MEMS裝置之僅n型或僅p型電晶體，其中針對每一MEMS裝置，該控制矩陣包括：一閂鎖器，其經組態以維持一第一輸出端子與一第二輸出端子上之電壓位準之一差，該閂鎖器包括：耦合至該第一輸出端子之一第一預充電電晶體及一第一輸出端子放電電晶體；耦合至該第二輸出端子之一第二預充電電晶體及一第二輸出端子放電電晶體；及一像素放電電晶體，其耦合至該第一輸出端子放電電晶體及該第二輸出端子放電電晶體；其中該閂鎖器經組態以便基於施加至該第一輸出端子放電電晶體之一閘極之該第二輸出端子之一電壓位準而控制該第一輸出端子放電電晶體之一狀態。
  2. 如請求項1之設備，其中該第一預充電電晶體包括一個二極體連接式電晶體。
  3. 如請求項1之設備，其中該設備係一顯示設備且該MEMS裝置包括一快門，且其中該快門係基於該第一輸出端子及該第二輸出端子上之該等電壓位準而致動。
  4. 如請求項1之設備，其進一步包括一第一閂鎖控制線， 該第一閂鎖控制線藉由該第一預充電電晶體耦合至該第一輸出端子且經組態以施加一第一驅動器電壓；其中該第一預充電電晶體經組態以基於該第一驅動器電壓之施加而將該第一輸出端子自一第一電壓位準預充電至不同於該第一電壓位準之一第二電壓位準；且其中該設備經組態以中斷該第一驅動器電壓以使得該第一輸出端子返回至該第一電壓位準，或基於存留於一保持電容器中之一電壓而將該第一輸出端子維持在該第二電壓位準。
  5. 如請求項4之設備，其中該保持電容器之一端係連接至該第一閂鎖控制線，且其中第一驅動器時脈電壓充當該保持電容器之一偏壓電壓。
  6. 如請求項4之設備，其進一步包括一第二閂鎖控制線，該第二閂鎖控制線藉由該第二預充電電晶體耦合至該第二輸出端子且經組態以施加一第二驅動器電壓；其中該第二預充電電晶體經組態以基於該第二驅動器電壓之施加而將該第二輸出端子自該第一電壓位準預充電至該第二電壓位準；且；其中該設備經組態以在比該第一驅動器電壓被中斷稍遲之一時間處中斷該第二驅動器電壓以使得該電壓存留於該保持電容器中。
  7. 如請求項6之設備，其中該設備經組態以同時起始該第一驅動器電壓及第二驅動器時脈電壓。
  8. 如請求項1之設備，其中該像素放電電晶體透過該第一 輸出端子放電電晶體及該第二輸出端子放電電晶體控制該第一輸出端子及該第二輸出端子之一放電。
  9. 如請求項1之設備，其中該第一預充電電晶體、該第一輸出端子放電電晶體、該第二預充電電晶體及該第二輸出端子放電電晶體中之每一者經組態為與一共同閘極耦合之兩個電晶體。
  10. 一種設備，其包括：複數個MEMS裝置，其配置成一陣列；及一控制矩陣，其包括耦合至該複數個MEMS裝置以傳遞資料及驅動電壓至該等MEMS裝置之僅n型或僅p型電晶體，其中針對每一MEMS裝置，該控制矩陣包括：一閂鎖器，其經組態以維持一第一輸出端子與一第二輸出端子上之電壓位準之一差，該閂鎖器包括：耦合至該第一輸出端子之一第一預充電電晶體及一第一輸出端子放電電晶體；及一第二輸出端子放電電晶體，其耦合至該第一輸出端子放電電晶體；其中該閂鎖器經組態以使得該第二輸出端子放電電晶體之輸出選擇性地控制該第一輸出端子放電電晶體以選擇性地放電儲存於該第一輸出端子上之電壓，藉此控制該第一輸出端子之一電壓位準。
  11. 如請求項10之設備，其中該第一預充電電晶體包括一個二極體連接式電晶體。
  12. 如請求項10之設備，其中該設備係一顯示設備且該MEMS裝置包括一快門，且其中該快門係基於該第一輸出端子及該第二輸出端子上之該等電壓位準而致動。
  13. 如請求項10之設備，其進一步包括：一第一閂鎖控制線，其藉由該第一預充電電晶體耦合至該第一輸出端子且經組態以施加一第一驅動器電壓；及一第二閂鎖控制線，其耦合至該第二輸出端子放電電晶體且經組態以施加一第二驅動器電壓以切換該第二輸出端子放電電晶體；其中該設備經組態以在比該第一驅動器電壓被中斷稍遲之一時間處中斷該第二驅動器電壓以使得該第二輸出端子放電電晶體控制該第一輸出端子放電電晶體之該放電，藉此控制該第一輸出端子之一電壓位準。
  14. 如請求項13之設備，其中該設備經組態以維持該第一輸出端子之該電壓位準直至施加一後續該第一驅動器電壓為止。
  15. 如請求項13之設備，其中該設備經組態以同時起始該第一驅動器電壓及第二驅動器時脈電壓。
  16. 如請求項13之設備，其中該第一預充電電晶體、該第一輸出端子放電電晶體及該第二輸出端子放電電晶體中之每一者經組態為與一共同閘極耦合之兩個電晶體。
  17. 一種設備，其包括：複數個MEMS裝置，其配置成一陣列；及一控制矩陣，其包括耦合至該複數個MEMS裝置以傳 遞資料及驅動電壓至該等MEMS裝置之僅n型或僅p型電晶體，其中針對每一MEMS裝置，該控制矩陣包括：一閂鎖器，其經組態以維持一第一輸出端子與一第二輸出端子上之電壓位準之一差，該閂鎖器包括：耦合至該第一輸出端子之一第一預充電電晶體及一第一輸出端子放電電晶體；及一第一閂鎖控制線，其藉由該第一預充電電晶體耦合至該第一輸出端子；其中該第一輸出端子放電電晶體係耦合至該第一閂鎖控制線之一電極；且其中該設備經組態以施加一第一驅動器電壓至該第一閂鎖控制線，該第一驅動器電壓在該第一輸出端子上之一電壓自一第一電壓位準改變至一第二電壓位準時，自具有介於該第一電壓位準與該第二電壓位準中間的一量值之一中間電壓位準改變至該第二位準電壓、自該第二電壓位準改變至該第一電壓位準及自該第一電壓位準改變至該中間電壓位準。
  18. 如請求項17之設備，其中該閂鎖器經組態以使得施加該第一驅動器電壓將該第一輸出端子之一電壓位準自該第一電壓位準改變至該第二電壓位準。
  19. 如請求項17之設備，其中該第一預充電電晶體包括一個二極體連接式電晶體。
  20. 如請求項17之設備，其中該設備係一顯示設備且該 MEMS裝置包括一快門，且其中該快門係基於該第一輸出端子及該第二輸出端子上之該等電壓位準而致動。
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