JP2014522509A - Ｍｅｍｓ表示デバイス用のラッチ回路 - Google Patents

Ｍｅｍｓ表示デバイス用のラッチ回路 Download PDF

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Abstract

説明するラッチ回路は、単一の伝導タイプのトランジスタを使用して形成され得る。トランジスタは、n型トランジスタまたはp型トランジスタであり得る。ラッチ回路は、少なくとも1つの事前充電トランジスタおよび少なくとも1つの出力端子放電トランジスタを含む。ラッチ回路を動作させるためのタイミング方式も説明する。これらのラッチ回路を含む、ピクセル回路および表示デバイスも説明する。表示デバイスは、ラッチ回路の配列から形成される。

Description

関連出願の相互参照
本特許出願は、「Latching Circuits for MEMS Display Devices」と題する、2011年6月1日に出願した米国仮特許出願第61/492201号、および「Latching Circuits for MEMS Display Devices」と題する、2012年5月30日に出願した、その本出願第13/483975号の優先権を主張するものである。先行出願の開示内容は、本特許出願の一部と見なされ、参照によって本特許出願に組み込まれている。
本開示は、ラッチ回路の分野に関する。詳細には、本開示は、ラッチ回路を含む、ピクセル回路および表示デバイスに関する。
表示デバイスは、画像およびビデオコンテンツを表示するために光変調素子の2次元構成を使用する。2次元アレイの各ピクセルにおける光の選択的変調によって、コンテンツの各フレームの画像が生成される。
いくつかの表示デバイスは、画像またはビデオコンテンツを表示するために機械的手段によって(シャッタなどの)光変調器を動かす。電気的手段によってシャッタを動かす表示デバイスは、より速いシャッタ運動を容易にし、したがって、表示中のより速いピクセルリフレッシュ速度をもたらすことができる。
本開示のシステム、方法、およびデバイスは各々、いくつかの革新的な態様を有し、これらのうちの単一のもののみが、本明細書で開示する所望の属性に貢献するのではない。
本開示で説明する対象の1つの革新的な態様は、アレイ状に配置された複数のMEMSデバイスと、データを通信し、MEMSデバイスに電圧を送るために複数のMEMSデバイスに結合するn型トランジスタのみ、またはp型トランジスタのみを含む制御マトリクスとを有する装置に実装され得る。各MEMSデバイスにおいて、制御マトリクスは、第1の出力端子と第2の出力端子の電圧レベルの差を維持するように構成されたラッチを含む。ラッチは、第1の出力端子に結合する第1の事前充電トランジスタ(pre-charge transistor)および第1の出力端子放電トランジスタ(output terminal discharge transistor)と、第2の出力端子に結合する第2の事前充電トランジスタおよび第2の出力端子放電トランジスタと、第1の出力端子放電トランジスタおよび第2の出力端子放電トランジスタに結合するピクセル放電トランジスタとを含む。ラッチは、第1の出力端子放電トランジスタのゲートに印加される第2の出力端子の電圧レベルに基づいて、第1の出力端子放電トランジスタの状態が制御されるように構成される。いくつかの実装形態では、第1の事前充電トランジスタは、ダイオード接続トランジスタであり得る。いくつかの実装形態では、装置は表示装置であり、MEMSデバイスには、第1の出力端子と第2の出力端子の電圧レベルに基づいて動かされるシャッタが含まれる。いくつかの実装形態では、装置は、第1の事前充電トランジスタによって第1の出力端子に結合され、第1のドライバ電圧を印加し、第1のドライバ電圧の印加に基づいて、第1の電圧レベルから、第1の電圧レベルと異なる第2の電圧レベルに第1の出力端子を事前充電するように構成された第1のラッチ制御線をさらに含む。装置は、第1の出力端子が第1の電圧レベルに戻るように第1のドライバ電圧を遮断するように構成することができるか、または保持コンデンサ(retention capacitor)内に保持される電圧に基づいて第1の出力端子を第2の電圧レベルに維持する。
いくつかの実装形態では、保持コンデンサの端部は、第1のラッチ制御線に接続され、第1のドライバクロック電圧は、保持コンデンサのバイアス電圧として作用する。いくつかの実装形態では、第2のラッチ制御線は、第2の事前充電トランジスタによって第2の出力端子に結合され、第2のドライバ電圧を印加し、第2のドライバ電圧の印加に基づいて、第1の電圧レベルから第2の電圧レベルに第2の出力端子を事前充電するように構成される。いくつかのそのような実装形態では、装置は、電圧が保持コンデンサ内に保持されるように第1のドライバ電圧が遮断される時刻よりも遅い時刻に、第2のドライバ電圧を遮断するように構成される。いくつかの実装形態では、装置は、第1のドライバ電圧および第2のドライバクロック電圧を同時に起動するように構成される。いくつかの実装形態では、ピクセル放電トランジスタは、第1の出力端子放電トランジスタおよび第2の出力端子放電トランジスタを通して、第1の出力端子および第2の出力端子の放電を制御する。いくつかの実装形態では、第1の事前充電トランジスタ、第1の出力端子放電トランジスタ、第2の事前充電トランジスタ、および第2の出力端子放電トランジスタの各々は、共通のゲートと結合する2つのトランジスタとして構成される。
本開示で説明する対象の別の革新的な態様は、アレイ状に配置された複数のMEMSデバイスと、データを通信し、MEMSデバイスに電圧を送るために複数のMEMSデバイスに結合するn型トランジスタのみ、またはp型トランジスタのみを含む制御マトリクスとを有する装置に実装され得る。各MEMSデバイスにおいて、制御マトリクスは、第1の出力端子と第2の出力端子の電圧レベルの差を維持するように構成され、第1の出力端子に結合する第1の事前充電トランジスタおよび第1の出力端子放電トランジスタと、第1の出力端子放電トランジスタに結合する第2の出力端子放電トランジスタとを含む。ラッチは、さらに、第1の出力端子に蓄積された電圧を選択的に放電するために、第2の出力端子放電トランジスタの出力が第1の出力端子放電トランジスタを選択的に制御し、それによって、第1の出力端子の電圧レベルを制御するように構成される。いくつかの実装形態では、第1の事前充電トランジスタは、ダイオード接続トランジスタであり得る。
いくつかの実装形態では、装置は表示装置であり、MEMSデバイスには、第1の出力端子および第2の出力端子の電圧レベルに基づいて動かされるシャッタが含まれる。いくつかの実装形態では、装置は、第1の事前充電トランジスタによって第1の出力端子に結合され、第1のドライバ電圧を印加するように構成された第1のラッチ制御線と、第2の出力端子放電トランジスタに結合され、第2の出力端子放電トランジスタを切り替えるために第2のドライバ電圧を印加するように構成された第2のラッチ制御線とをさらに含む。いくつかのそのような実装形態では、装置は、第2の出力端子放電トランジスタが第1の出力端子放電トランジスタの放電を制御し、それによって、第1の出力端子の電圧レベルを制御するように第1のドライバ電圧が遮断される時刻よりも遅い時刻に、第2のドライバ電圧を遮断するように構成される。いくつかの実装形態では、装置は、後続の第1のドライバ電圧が印加されるまで、第1の出力端子の電圧レベルを維持するように構成される。いくつかの実装形態では、装置は、第1のドライバ電圧および第2のドライバクロック電圧を同時に起動するように構成される。いくつかの実装形態では、第1の事前充電トランジスタ、第1の出力端子放電トランジスタ、および第2の出力端子放電トランジスタの各々は、共通のゲートと結合する2つのトランジスタとして構成される。
本開示で説明する対象の別の革新的な態様は、アレイ状に配置された複数のMEMSデバイスと、データを通信し、MEMSデバイスに電圧を送るために複数のMEMSデバイスに結合するn型トランジスタのみ、またはp型トランジスタのみを含む制御マトリクスとを有する装置に実装され得る。各MEMSデバイスにおいて、制御マトリクスは、第1の出力端子と第2の出力端子の電圧レベルの差を維持するように構成されたラッチを含む。ラッチは、第1の出力端子に結合する第1の事前充電トランジスタおよび第1の出力端子放電トランジスタと、第1の事前充電トランジスタによって第1の出力端子に結合する第1のラッチ制御線とを含む。第1の出力端子放電トランジスタは、第1のラッチ制御線の電極に結合する。装置は、第1の出力端子の電圧が第1の電圧レベルから第2の電圧レベルに変化するとき、第1の電圧レベルと第2の電圧レベルの中間の振幅を有する中間電圧レベルから第2の電圧レベルに、第2の電圧レベルから第1の電圧レベルに、および第1の電圧レベルから中間電圧レベルに変化する第1のドライバ電圧を第1のラッチ制御線に印加するように構成され得る。いくつかの実装形態では、ラッチは、第1のドライバ電圧を印加することによって、第1の出力端子の電圧レベルが第1の電圧レベルから第2の電圧レベルに変化するように構成される。いくつかの実装形態では、第1の事前充電トランジスタは、ダイオード接続トランジスタであり得る。いくつかの実装形態では、装置は表示装置であり、MEMSデバイスには、第1の出力端子と第2の出力端子の電圧レベルに基づいて動かされるシャッタが含まれる。
本明細書で説明する対象の1つまたは複数の実装形態の詳細は、添付の図面および以下の説明に記載される。本概要に提供された例は、主に、MEMSベースのディスプレイに関して説明され、本明細書で与えられる概念は、LCD、OLED、電気泳動、および電界放出ディスプレイなどの他のタイプのディスプレイ、ならびにMEMSマイクロフォン、センサ、および光スイッチなどの他の非表示MEMSデバイスに適用され得る。他の特徴、態様、および利点は、説明、図面、および特許請求の範囲から明らかになるであろう。次の図の相対的寸法は、原寸に比例して描かれていない可能性があることに留意されたい。
ラッチ回路の例を示す図である。 図1のラッチ回路の動作に関するタイミング図の例である。 ディスプレイに使用され得るピクセル回路の例を示す図である。 ディスプレイの例の概略図である。 ラッチ回路の例を示す図である。 図5のラッチ回路の動作に関するタイミング図の例である。 ラッチ回路の例を示す図である。 ラッチ回路の別の例を示す図である。 ラッチ回路の別の例を示す図である。 ラッチ回路の別の例を示す図である。 ラッチ回路の別の例を示す図である。 図11のラッチ回路の動作に関するタイミング図の例である。 ピクセル回路の例を示す図である。 ラッチ回路の別の例を示す図である。 ラッチ回路の別の例を示す図である。 図15のラッチ回路の動作に関するタイミング図の例である。 ラッチ回路の別の例を示す図である。 p型MOSトランジスタを用いて形成されるラッチ回路構造の別の例を示す図である。 図18のラッチ回路の動作に関するタイミング図の例である。
いくつかの表示装置は、画像を生成するための表示装置によって使用される機械式シャッタなどの光変調器の動きを制御するためにラッチ回路を利用する。これらのラッチ回路は、典型的には、当技術分野における相補型金属酸化膜半導体(CMOS)作成技法を使用した、n型MOSトランジスタとp型MOSトランジスタの両方を含むCMOS回路として作成される。
ラッチ回路を作成するためのCMOS製造プロセスは、複雑である可能性がある。たとえば、このプロセスには、多結晶シリコンベースのトランジスタを使用してラッチ回路を作成する際、6つまでの光プロセス、さらには10以上もの光プロセスが必要である可能性がある。
本明細書内の装置および方法は、単一の伝導タイプのトランジスタ(すなわち、n型トランジスタのみ、またはp型トランジスタのみ)から作成されたラッチ回路に基づく、ラッチ回路、ピクセル回路、およびディスプレイを提供する。その結果、ラッチ回路を作成するための製造プロセスの複雑性が低減され得る。現行のラッチよりも比較的短い間隔における情報のラッチを容易にし得るタイミング方式について説明する。
いくつかの実装形態では、ディスプレイ内の光変調器の状態は、光変調器を引き付け得る2つの出力端子のうちの1つを選択的に放電することによって設定される。各端子の放電は、出力端子放電トランジスタによって制御される。いくつかの実装形態では、ラッチ回路は、放電が望まれるまで、どちらか一方の出力端子放電トランジスタを通して出力端子電荷の放電を防ぐ、別個のピクセルレベル放電トランジスタを含む。また、このトランジスタは、ピクセルの所望の状態を示す電圧を蓄積する保持コンデンサを遮断するのを助ける。そのようにすることによって、電荷漏れを防ぎ、信頼性を向上させる。
本開示で説明する対象の特定の実装形態は、以下の潜在的な利点のうちの1つまたは複数を実現するために実装され得る。単一の伝導タイプのトランジスタに基づくラッチを作成することによって、その作成プロセスを2つ以上の光プロセスステップ分低減することができ、製造プロセスの複雑性を低減することができる。本明細書で開示する回路は、スイッチング速度の増大をもたらすこともできる。また、データ記憶保持コンデンサの遮断によって、電荷漏れは低減され、スイッチングの信頼性は増大され得る。これによって、画像の質および調和性が改善される。
図1は、ラッチ回路の例を示す。ラッチ回路は、両伝導タイプのトランジスタから形成される。図1のラッチ回路は、典型的には、n型MOSトランジスタ(NMT93およびNMT94)とp型MOSトランジスタ(PMT95およびPMT96)との結合構成部から形成される。トランジスタの結合構成部は、一定の電圧VDDを供給する電力線(LVDD)と、グランド電圧GNDを供給する電力線(LGND)との間に接続される。
図1のラッチ回路は、多結晶シリコンから形成され得る。
図2は、図1のラッチ回路の動作に関するタイミング図の例を示す。タイミング図は、走査電圧(scanning voltage)(φG)およびドライバクロック電圧(φAC)を含む、動作中に図1のラッチ回路に印加され得る電圧の時間系列を示す。図2は、図1のラッチ回路内のノードN91、N92、N93、およびN94における電圧の時間変化も示す。電圧VDDおよびGNDは、一定である。
データ線(LD)上に低レベル電圧VL(本明細書ではLレベル電圧とも呼ぶ)のデータ電圧が印加される際の図1のラッチ回路の動作は、次のようになる。
図2に示すように、時刻t1において、走査線(LG)上の走査電圧(φG)が、Lレベル電圧VLから高レベル電圧VH(本明細書ではHレベル電圧と呼ぶ)に変化する。n型MOSトランジスタNMT91がオンに切り替えられ、データ線(LD)上のLレベル電圧(VL)が、保持コンデンサ(CD)内に取り込まれる。その結果、ノードN91がLレベル電圧VLになる。
時刻t2において、ラッチ制御線(LAC)上のドライバクロック電圧(φAC)が、Lレベル電圧(VL)からHレベル電圧(VH2)に変化する。その結果、n型MOSトランジスタNMT92がオンに切り替えられ、ノードN94がLレベル電圧(VL)になる。
これによって、p型MOSトランジスタPMT95およびn型MOSトランジスタNMT94がオンに切り替えられ、p型MOSトランジスタPMT96およびn型MOSトランジスタNMT93がオフに切り替えられる。この時点において、ノードN92すなわち第2の出力端子(OUT2)はグランド電圧GNDになり、ノードN93すなわち第1の出力端子(OUT1)は電圧VDDになる。その結果、第1の出力端子(OUT1)は、Hレベル電圧になり、第2の出力端子(OUT2)は、Lレベル電圧になる。
データ線(LD)上にHレベル電圧VDHのデータ電圧が印加される際の図1のラッチ回路の動作は、次のようになる。
図2に示すように、時刻t3において、走査線(LG)上の走査電圧(φG)が、Lレベル電圧VLからHレベル電圧VHに変化する。n型MOSトランジスタNMT91がオンに切り替えられ、データ線(LD)上のデータ電圧(VDH)が保持コンデンサ(CD)内に蓄積される。その結果、ノードN91は、Hレベル電圧VH3になる。
この時刻において、n型MOSトランジスタNMT93およびp型MOSトランジスタPMT96がオンに切り替わり、p型MOSトランジスタPMT95およびn型MOSトランジスタNMT94がオフに切り替えられる。ノードN92すなわち第2の出力端子(OUT2)は、電圧VDDを獲得する。ノードN93すなわち第1の出力端子(OUT1)は、グランド電圧GNDを獲得する。したがって、第1の出力端子(OUT1)は、Lレベル電圧を獲得し、第2の出力端子(OUT2)は、Hレベル電圧を獲得する。
図3は、ディスプレイに使用され得るピクセル回路の例を示す。ピクセル回路は、図1のラッチ回路および可動シャッタ(S)を使用して形成され得る。ラッチ回路は、ディスプレイの各可動シャッタを動かすために使用される。ラッチ回路は、可動シャッタ(S)を電気的に動かす、すなわち可動シャッタ(S)の位置を制御することによって、ディスプレイによる画像の表示を容易にする。可動シャッタ(S)の動きは、ラッチ回路の2つの出力端子、すなわちラッチ回路の第1の出力端子(OUT1)および第2の出力端子(OUT2)の電圧差に基づいている。可動シャッタ(S)は、機械式シャッタと呼んでもよい。一例では、ディスプレイは、微小電気機械システム(MEMS)ディスプレイである。
実装形態の例では、ラッチ回路は、可動シャッタ(S)を動かすために使用され、その結果、可動シャッタ(S)は、出力端子の電圧に基づいて印加する静電気力の方向に沿って迅速に動く。ノードN92(第2の出力端子、OUT2)がグランドレベル電圧GNDになるとき、ノードN93(第1の出力端子、OUT1)は、電圧VDDになる。したがって、可動シャッタ(S)は、ノードN93(第1の出力端子、OUT1)の方に迅速に動く。ノードN92(第2の出力端子、OUT2)が電圧VDDになるとき、ノードN93(第1の出力端子、OUT1)は、電圧GNDになる。可動シャッタ(S)は、ノードN92(第2の出力端子、OUT2)の方に迅速に動く。
ディスプレイのピクセルの発光状態および非発光状態は、可動シャッタ(S)を開放および閉鎖させることによって制御され得る。たとえば、ディスプレイは、バックライトディスプレイであり得る。可動シャッタ(S)がノードN92(第2の出力端子、OUT2)の方に動くとき、バックライトディスプレイの光線は、透過し得る(それによって、ピクセルを発光状態にする)。可動シャッタ(S)がノードN93(第1の出力端子、OUT1)の方に動くとき、バックライトディスプレイの光線は、遮蔽される(ピクセルを非発光状態にする)。
可動シャッタ(S)の動きは、(液晶ディスプレイユニット内の液晶層による出力光線の制御と同様に)選択されたピクセルからの光線の出力を制御することによって画像表示を容易にする。図3に示すように、LSSは、可動シャッタ(S)の制御線であり、φSは、可動シャッタ(S)に印加される制御信号を示す。可動シャッタ(S)の制御信号(φS)は、指定された一定の電圧となり得る。また、制御信号(φS)は、液晶ディスプレイユニットの反転駆動などにおけるパルス電圧であり得る。
図4は、ディスプレイの例の概略図を示す。複数のピクセル(PX)が、2次元アレイ内に配置され、アレイの各ピクセル素子(PX)は、可動シャッタと、可動シャッタを動かすように構成されたピクセル回路とを含む。ディスプレイのピクセル回路は、本明細書で説明するラッチ回路のいずれかより形成され得る。
図4では、行は、走査線(LG)の組であり、垂直駆動回路(XDR)に接続される。列は、データ線(LD)の組であり、水平駆動回路(YDR)に接続される。
電力線(LVDDおよびLGND)、ラッチ制御線(LAC)、およびシャッタ制御線(LSS)は、すべてのピクセルに共通しており、水平駆動回路に接続される。
書込時間内にデータ線(LD)上のデータ電圧が所与の行の所与のピクセルに書き込まれた後の表示時間中に、画像が表示され、可動シャッタ設定時間中(すなわち、図2の時点t2から、可動シャッタが所与の方向に完全に動かされるまで)に、可動シャッタがラッチ回路の出力端子のうちの1つの方に動かされる。
n型MOSトランジスタのみ、またはp型MOSトランジスタのみのいずれかより形成されるラッチ回路の例は、図5〜図19に関連して以下に説明する。ラッチ回路は、表示を与えるためにアレイ内に配置され得るピクセル回路を形成するために使用され得る。
図5は、ラッチ回路の例を示す。より具体的には、図5は、単一のタイプのトランジスタから形成されるラッチ回路の例を示す。この例では、トランジスタは、n型MOSトランジスタ(本明細書では符号NMT*を使用して参照される)である。簡単にするために、n型MOSトランジスタは、本明細書では単純にトランジスタと呼ぶ。一例では、トランジスタ(NMT*)は、多結晶シリコン半導体層を使用して形成される。
図5に示すように、ラッチ回路は、保持コンデンサ(CD)、データ線(LD)、走査線(LG)、バイアス電圧(Bias)を供給するためのバイアス線(LB)、第1のドライバクロック電圧(φAC1)を供給するための第1のラッチ制御線LAC1、および第2のドライバクロック電圧(φAC2)を供給するための第2のラッチ制御線LAC2を含む。一例では、バイアス電圧は、固定された一定の電圧となり得る。
図6は、図5のラッチ回路の動作に関するタイミング図の例を示す。たとえば、図6は、図5のラッチ回路の、走査電圧(φG)、ドライバクロック電圧(φAC1およびφAC2)、ならびにノードN1、N2、N3、およびN4の電圧の時間変化を示す。
Hレベル電圧またはLレベル電圧は、データ線(LD)上のデータ電圧として印加され得る。Lレベル電圧またはHレベル電圧は、それぞれ、「0」または「1」のいずれかのデータに対応し得る。
データ線(LD)上にLレベル電圧VLのデータ電圧が印加される際の図5のラッチ回路の例の動作は、次のようになる。
時刻t1において、走査電圧(φG)が、Lレベル電圧VLからHレベル電圧VH1に変化する。走査線(LG)は、入力トランジスタ(NMT1)のゲートに結合する。したがって、Hレベル電圧VH1は、入力トランジスタ(NMT1)をオンに切り替え、データ線(LD)上のデータ電圧VLをノードN1に渡す。電圧VH1は、VH1≧VDH+Vthと表現され得るが、ここで、Vthは、n型MOSトランジスタ(NMT*)の閾値電圧であり、VDHは、データ線(LD)上のHレベル電圧である。簡単にするために、n型MOSトランジスタのすべては、同じ閾値電圧Vthを有するものと見なされる。
時刻t2において、第1のドライバクロック電圧(φAC1)が第1のラッチ制御線(LAC1)に供給され、第2のドライバクロック電圧(φAC2)が第2のラッチ制御線(LAC2)に供給される。図6の例では、第1のドライバクロック電圧(φAC1)および第2のドライバクロック電圧(φAC2)が、同時に供給される。また、図6の例では、第1のドライバクロック電圧(φAC1)と第2のドライバクロック電圧(φAC2)のどちらもHレベル電圧VH2である。トランジスタNMT4およびNMT6の各々は、ノードN3およびN4をそれぞれラッチ制御線LAC1およびLAC2に結合するダイオード接続トランジスタであり得る。その結果、ノードN3とN4のどちらも、トランジスタNMT4およびNMT6を通して電圧VH3を獲得する。すなわち、トランジスタNMT4およびNMT6は、それぞれのノードN3およびN4用の事前充電トランジスタとして機能する。電圧VH3は、VH3=VH2-Vthとして表現され得るが、ここで、VH2は、第1のドライバクロック電圧(φAC1)および第2のドライバクロック電圧(φAC2)のレベルである。
トランジスタNMT2が、時刻t2においてオフに切り替えられる。ノードN4がHレベル電圧VH3となるので、トランジスタNMT3は、オンに切り替えられる。トランジスタNMT3がノードN3からの電圧を渡した後、ノードN2は、Hレベル電圧VH4を獲得する。電圧VH4は、VH4=VH3-Vthとして表現され得る。
時刻t3において、第1のドライバクロック電圧(φAC1)が、Lレベル電圧VLに変化する。電流は、ダイオード接続トランジスタ(NMT4)の方向と反対であるので、ノードN3から第1のラッチ制御線(LAC1)に流れることができない。また、トランジスタNMT2が、オフに切り替えられる。その結果、ノードN2およびN3の電圧は、変化しない。
時刻t4において、第2のドライバクロック電圧(φAC2)が、Lレベル電圧VLに変化する。トランジスタNMT5のゲートに接続されるノードN2が、Hレベル電圧VH4(VH4>Vth)を獲得する。その結果、トランジスタNMT5がオンに切り替えられ、ノードN4がLレベル電圧VLを獲得する。
この時、ノードN4の電圧がLレベル電圧VLを獲得するので、トランジスタNMT3は、オフに切り替えられる。ラッチ回路の第1の出力端子(OUT1)は、ノードN3のHレベル電圧VH3を有し、第2の出力端子(OUT2)は、ノードN4のLレベル電圧VLを有する。
トランジスタNMT3およびNMT5は、それぞれ、第1の出力端子(OUT1)および第2の出力端子(OUT2)用の出力端子放電トランジスタとして機能する。トランジスタNMT2は、ピクセル放電トランジスタとして機能し、放電トランジスタNMT3およびNMT5を通して両出力端子の放電を制御するために使用され得る。
時刻t5において、データ線(LD)上のデータ電圧が、Lレベル電圧VLからHレベル電圧VDHに変化する。しかしながら、時刻t5における走査電圧(φG)がLレベル電圧であるので、トランジスタNMT1は、オフに切り替えられる。データ電圧がデータ線(LD)から取り込まれないので、ノードN1、N2、N3、およびN4には、さらなる電圧変化は起こらない。
データ線(LD)上にHレベル電圧VDHのデータ電圧が印加される際の図5のラッチ回路の例の動作を以下に説明する。
時刻t21において、走査線(LG)上の走査電圧(φG)が、Hレベル電圧VH1に変化する。入力トランジスタNMT1がオンに切り替えられ、ノードN1の電圧は、データ電圧VDH(VDH>Vth)を獲得する。その結果、トランジスタNMT2がオンに切り替えられ、ノードN2の電圧は、Lレベル電圧VLに変化する。
ノード(N2)がトランジスタNMT5のゲートに結合するので、トランジスタNMT5は、オフに切り替えられる。ノードN4は、Lレベル電圧のままか、または電圧VL-ΔV1を獲得するかのいずれかである。電圧ΔV1は、ノードN4がHレベル電圧VH4からLレベル電圧VLに変化する際にトランジスタNMT5の結合容量からノードN4に取り込まれる電圧変化である。
トランジスタNMT3がオフに切り替えられるので、ノードN4は、Lレベル電圧VL(またはVL-ΔV1)のままであり、ノードN3は、Hレベル電圧VH3に維持される。
第1の出力端子(OUT1)(ノードN3)と第2の出力端子(OUT2)(ノードN4)との間の電圧差は、時刻(t21)において、ほぼVH3-VLである。(すなわち、電圧オフセット量ΔV1は、図5のラッチ回路の出力端子間の電圧差に基づいてシャッタの動きにほとんど影響を及ぼさない。)
時刻t22において、第1のドライバクロック電圧(φAC1)および第2のドライバクロック電圧(φAC2)は、どちらもHレベル電圧VH2に変化し、ノードN3およびN4の電圧は、(時刻t2における電圧と同様に)電圧VH3を獲得する。ノードN1の電圧がHレベル電圧となり、トランジスタNMT2がオンに切り替えられるので、ノードN2の電圧は、Hレベル電圧VH4に変化する。
時刻t23において、第1のドライバクロック電圧(φAC1)が、Lレベル電圧VLを獲得する。トランジスタ(NMT2)がオンに切り替えられる。ノード(N4)がHレベル電圧VH3であるので、トランジスタ(NMT3)は、オンに切り替えられる。ノードN2およびN3は、Lレベル電圧VLを獲得する。
時刻t24において、第2のドライバクロック電圧(φAC2)が、Lレベル電圧VLを獲得する。ノード(N2)の電圧がLレベル電圧VLであるので、トランジスタ(NMT5)は、オフに切り替えられる。電流は、ダイオード接続トランジスタ(NMT6)の方向と反対であるので、ノード(N4)から第2のラッチ制御線(LAC2)に流れることができない。その結果、ノード(N4)の電圧は、Hレベル電圧VH3から変化しない。
この時点において、第1の出力端子(OUT1)は、ノード(N3)のLレベル電圧VLであり、第2の出力端子(OUT2)は、ノード(N4)のHレベル電圧VH3である。
時刻t25において、データ線(LD)上の電圧は、Hレベル電圧VDHからLレベル電圧VLに変化する。しかしながら、走査電圧(φG)がLレベル電圧VLであるので、入力トランジスタ(NMT1)は、オンに切り替えられない。したがって、データ電圧は、データ線(LD)から取り込まれず、ノード(N1、N2、N3、およびN4)の電圧に変化は起きない。
上記で説明したように、図5のラッチ回路の例は、図6に関連して説明したように駆動される場合、ラッチとして動作し得る。すなわち、図5のラッチ回路は、単一の伝導タイプのみのトランジスタ(ここでは、n型MOSトランジスタ)を使用してラッチ機能を与えるために使用され得る。また、図6に示すタイミング方式を使用すると、両伝導タイプのトランジスタを使用して形成されるラッチ回路よりも比較的短い時間で情報をラッチすることが可能である。
図7は、ラッチ回路の例を示す。より具体的には、これは、図5のラッチ回路から形成されるラッチ回路であり、シャッタ(S)に接続するように構成された可動シャッタ制御線(LSS)も含む。図7のピクセル回路は、可動シャッタ(S)を動かすために使用され得る。図7のピクセル回路のアレイは、ディスプレイを形成するために使用され得る。ディスプレイは、対応するラッチ回路の出力間の電圧差を使用して各ピクセルに関連する可動シャッタ(S)を電気的に動かすことによって、画像を表示し得る。
本明細書で説明するラッチ回路を含むディスプレイは、フィールド順次方式を使用してカラー画像を表示するために使用され得る。フィールド順次表示方式は、3つのサブピクセルによって放射された光に対する観察者の知覚に基づいている。この例では、本明細書で説明する各ピクセル回路は、サブピクセルを形成するために使用され得る。各サブピクセルは、原色(赤(R)、緑(G)、および青(B))に対応する。一例では、サブピクセルは、二次色を表示し得る。これらのサブピクセルの各々は、異なる色および輝度の光源として機能する。ある原色の全フィールドは、画像平面全体にわたって輝度が変化するが、観察者に順次表示され得る。画像の異なる原色成分が立て続けに表示される場合、観察者の脳は、原色成分を統合して単一の画像にし、それによって、意図した色合成を有する単一の統一色画像を形成する。一例では、1/60Hzのフレームは、R色、G色、およびB色(または、二次色)を表示するサブフレームに分割され得る。各ピクセルの輝度は、サブピクセルが発光状態にある時間長さに基づくであろう。
図5のラッチ回路の例は、図5の例が出力端子上のHレベル電圧およびLレベル電圧を動的に保持する点で、両伝導タイプのトランジスタを使用するCMOS回路と異なる。動的に保持された電荷は、たとえば、長時間保持される場合、オフ状態においてさえ、MOSトランジスタの電流内に漏れる可能性がある。これは、電圧変化による、可動シャッタ(S)の不安定な動きをもたらす可能性がある。図7のピクセル回路が、可動シャッタディスプレイを周期的にリセットするように構成され得るので、電圧および保持時間が制御され得る。
ディスプレイにおける図7のピクセル回路の使用法の例は、次のようになる。書込時間(図6のTA)内にいずれかの行のいずれかのピクセルのためにデータ電圧がデータ線(LD)に供給された後、可動シャッタリセット時間(図6のTB)中に、可動シャッタ(S)は、ノード(N3)またはノード(N4)の方に動く。表示時間(図6のTC)中に、画像が表示される。一例では、可動シャッタ(S)のリセットは、図6に示すものよりも長くかかる可能性がある。たとえば、リセット時間は、時間TBよりも持続時間が長くなる可能性がある。すなわち、表示時間の間のスイッチング時間は、図6のt4からt5の間の時間間隔と異なる可能性がある。
図8は、ラッチ回路の別の例を示す。このラッチ回路は、図5の回路に基づいている。
図8のラッチ回路は、図5の5つのn型MOSトランジスタ、すなわちNMT2、NMT3、NMT4、NMT5、およびNMT6の各々を、共通のゲート接続部を使用して結合する2つのトランジスタに置き換えることから形成される。たとえば、図5のトランジスタ(NMT2)は、共通のゲートに接続される(したがって、同じゲート電圧を受け取る)トランジスタ(NMT21)およびトランジスタ(NMT22)に置き換えられる。同様に、図5のトランジスタNMT3、NMT4、NMT5、およびNMT6は各々、図8に示すように、共通のゲート接続部に結合する二重トランジスタに置き換えられ得る。
図8のラッチ回路は、二重ゲートトランジスタ構造を用いると、より高い電圧を処理することができ、ソースからドレインへの漏洩に対するより高い実効抵抗値を有することができる。
図8の例は、トランジスタNMT1に対する二重トランジスタ代用物を示さない。図8の例において使用される単一のトランジスタNMT1は、Hレベル電圧(VDH)をノード(N1)に渡すのに十分である可能性がある。しかしながら、別の実装形態の例では、入力トランジスタNMT1は、二重トランジスタに置き換えられ得る。
図8の例におけるラッチ回路は、図5のトランジスタNMT2、NMT3、NMT4、NMT5、およびNMT6のすべてが二重トランジスタに置き換えられ得ることを示す。しかしながら、別の例では、トランジスタNMT2、NMT3、NMT4、NMT5、およびNMT6のうちの1つだけが、二重トランジスタに置き換えられる。別の例では、トランジスタNMT2、NMT3、NMT4、NMT5、およびNMT6のうちの2つ以上が、二重トランジスタに置き換えられ得る。
図9は、ラッチ回路の別の例を示す。
この例では、図5および図8においてバイアス電圧(Bias)を供給するバイアス線(LB)が除去される。代わりに、(図9に示すように)保持コンデンサ(CD)が、第1のラッチ制御線に接続される。
ここで、ノード(N1)上の電圧は、たとえばLレベル電圧VLからHレベル電圧VH2への、第1のドライバクロック電圧(φAC1)の変化に基づいているので、次の式に従って、電圧VLから電圧VDH2まで、または電圧VDHから電圧VDH3まで増大する。
VDH2=VL+(VH2-VL)xCD/(CD+CS) (1)
VDH3=VDH+(VH2-VL)xCD/(CD+CS) (2)
ここで、CSは、ノード(N1)における保持コンデンサ(CD)上の容量の増大を表す。図5に関連して上記に説明したように、トランジスタ(NMT2)は、主に、第1のドライバクロック電圧(φAC1)がHレベル電圧VHを獲得する際、および再び第1のドライバクロック電圧(φAC1)がLレベル電圧に低減される際に機能する。すなわち、第1のドライバクロック電圧(φAC1)の電圧は、(図6に示す)ほぼ時刻t3およびt23またはそれ以降に、ノード(N1)のHレベル電圧VDHよりも低くなるかもしれない。
第1のドライバクロック電圧(φAC1)がLレベル電圧VLからHレベル電圧VH2に変化することによる、ノード(N1)の電圧変化は、ラッチ回路の動作にほとんど、またはまったく影響を及ぼさない。すなわち、図9の例のラッチ回路は、本明細書で説明する他の任意のラッチ回路と同様のラッチ挙動を示す。バイアス線(LB)を除去することによって、回路の配線レイアウトを簡単にすることができ、それによって、作成プロセスの複雑性を低減することができる。
図10は、ラッチ回路の別の例を示す。このラッチ回路は、図9の例に基づいている。
この例では、図9の5つのn型MOSトランジスタ、すなわちトランジスタNMT2、NMT3、NMT4、NMT5、およびNMT6の各々が、共通のゲート接続部を使用して結合する2つのトランジスタに置き換えられる。たとえば、トランジスタ(NMT2)は、共通のゲートを共有する(したがって、同じゲート電圧を受け取る)トランジスタ(NMT21)およびトランジスタ(NMT22)に置き換えられる。同様に、図10のトランジスタNMT3、NMT4、NMT5、およびNMT6は各々、図9に示すように、共通のゲートに接続する二重トランジスタに置き換えられ得る。
図10のラッチ回路は、二重ゲートトランジスタ構造を用いると、より高い電圧を処理することができ、ソースからドレインへの漏洩に対するより高い実効抵抗値を有する。
図10の例は、トランジスタNMT1に対する二重トランジスタ代用物を示さない。図8の例において使用される単一のトランジスタNMT1は、Hレベル電圧(VDH)をノード(N1)に渡すのに十分である可能性がある。しかしながら、別の実装形態の例では、入力トランジスタNMT1は、二重トランジスタに置き換えられ得る。
図10の例におけるラッチ回路は、図5のトランジスタNMT2、NMT3、NMT4、NMT5、およびNMT6のすべてが二重トランジスタに置き換えられ得ることを示す。しかしながら、別の例では、トランジスタNMT2、NMT3、NMT4、NMT5、およびNMT6のうちの1つだけが、二重トランジスタに置き換えられる。別の例では、トランジスタNMT2、NMT3、NMT4、NMT5、およびNMT6のうちの2つ以上が、二重トランジスタに置き換えられる。
図11は、ラッチ回路の別の例を示す。先の例は、2つの逆方向出力部(第1の出力部(OUT1)および第2の出力部(OUT2))を含む差動ラッチ回路に基づいていた。図11の例は、出力端子の異なる構成に基づいている。
図12は、図11のラッチ回路の動作に関するタイミング図の例を示す。図12のタイミング図の例は、図11の走査電圧(φG)、第1のドライバクロック電圧(φAC11)、第2のドライバクロック電圧(φAC12)、およびノードN11、N12、およびN13の電圧の時間変化を示す。
データ線(LD)上にLレベル電圧VLのデータ電圧が印加される際の図11のラッチ回路の例の動作は、次のようになる。
時刻t1において、走査線(LG)上の走査電圧(φG)がLレベル電圧VLからHレベル電圧VH1に変化し、入力トランジスタNMT11は、オンに切り替えられ、ノード(N11)の電圧は、データ線(LD)上のデータ電圧VLを獲得する。
事前にノード(N11)がHレベルVDHであった場合、ノード(N12)の電圧は、トランジスタ(NMT12)のゲート容量のために、(図12に示すように)VLからVL2に低減される。ノード(N12)のVLからVL2までの電圧差ΔV2は、次の式を使用して表現され得る。
ΔV2=(VDH-VL)xCg/(Cg+CS11) (3)
ここで、Cgはトランジスタ(NMT12)のゲート容量であり、CS11はゲート容量Cgを超えるノード(N11)の容量である。
ノード(N13)において同様の変化がある。しかしながら、ノード(N13)の電圧降下は、比較的小さいかもしれない。ノード(N13)が第1の出力端子(OUT1)に接続する負荷容量を有するので、ダイオード接続トランジスタの寄生容量は、除去され得る。
時刻t2において、第1のラッチ制御線(LAC11)上の第1のドライバクロック電圧(φAC11)および第2のラッチ制御線(LAC12)上の第2のドライバクロック電圧(φAC12)は、Lレベル電圧VLからHレベル電圧VH2に変化する。
図12の例に示すように、第2のドライバクロック電圧(φAC12)は、時刻(t16)において第1のドライバクロック電圧(φAC11)がHレベル電圧から降下し始める前に、Hレベル電圧まで増大する。加えて、図12は、第1のドライバクロック電圧(φAC11)および第2のドライバクロック電圧(φAC12)がLレベル電圧VLからHレベル電圧VH2にほぼ同時に変化することを示すが、これは必要ではない。第1のドライバクロック電圧(φAC11)がHレベル電圧に達した後、第2のドライバクロック電圧(φAC12)がHレベル電圧に達する、任意のタイミング構造が適用可能である。このタイミング方式を用いると、ノード(N12)から第1のラッチ制御線(LAC11)への逆方向電流によって起こり得るドレインアバランシェ(drain avalanche)が回避される。
時刻t2において、ノード(N11)の電圧は、保持コンデンサ(CD)上の電荷に基づいてHレベル電圧VDH2まで上昇する。ここで、VDH2は、上記の式(1)と同様に表現され得る。
ノード(N13)は、電圧VH3(VH3=VH2-Vth)を獲得するが、第1のドライバクロック電圧(φAC11)のHレベル電圧VH2は、トランジスタ(NMT14)の閾値電圧の値Vthだけ低減する。
ノード(N12)は、電圧VH3を獲得するが、第1のドライバクロック電圧(φAC11)のHレベル電圧VH2は、トランジスタ(NMT13)がオンに切り替えられるので、トランジスタ(NMT14)の閾値Vth分だけ低減する。
時刻t3において、第1のドライバクロック電圧(φAC11)は、Hレベル電圧VH2からLレベル電圧VLに変化する。ノード(N11)の電圧がLレベル電圧VLを獲得し、トランジスタ(NMT12)は、オフに切り替えられる。
続いて、ノード(N13)の電圧は、Hレベル電圧VH3に維持される。トランジスタ(NMT13)がオンに切り替えられるので、ノード(N12)は、Lレベル電圧VLを獲得する。
時刻t4において、第2のドライバクロック電圧(φAC12)は、Hレベル電圧VH2からLレベル電圧VLに変化する。ノード(N12)は、トランジスタ(NMT1)がオフに切り替えられるので、電圧VLに維持される。時刻t4以降、第1の出力端子(OUT1)は、Hレベル電圧VH3のままである。
データ線(LD)上にHレベル電圧VDHのデータ電圧が印加される際の図11のラッチ回路の例の動作を以下に説明する。
時刻t21において、走査線(LG)上の走査電圧(φG)は、Lレベル電圧VLからHレベル電圧VH1に変化する。入力トランジスタ(NMT11)がオンに切り替えられ、ノード(N11)の電圧は、データ電圧VDHを獲得する。
ノード(N12)の電圧は、トランジスタ(NMT12)がオンに切り替えられるので、ノード(N13)からの電荷の注入に基づいてトランジスタ(NMT11)の閾値電圧Vthだけ低減した電圧VDHであるVH42になる。また、ノード(N13)の電圧は、この放出に基づく量だけ低減する。しかしながら、これは、ノード(N13)の大容量のために、図12には示さない。
時刻t22において、第1のドライバクロック電圧(φAC11)および第2のドライバクロック電圧(φAC12)は、Lレベル電圧VLからHレベル電圧VH2に同時に変化する。先に述べたように、第1のドライバクロック電圧(φAC11)および第2のドライバクロック電圧(φAC12)は、同時に上昇する必要がない。しかしながら、適用可能なタイミング方式では、第1のドライバクロック電圧(φAC11)がHレベル電圧になった後、第2のドライバクロック電圧(φAC12)がHレベル電圧に達する。これは、ノード(N12)から第1のラッチ制御線(LAC11)への逆方向電流によって起こり得るドレインアバランシェを除去し得る。
この時刻において、ノード(N11)の電圧は、保持コンデンサ(CD)上の電荷に基づいてHレベルVDH3に変化する。電圧VDH3は、上記の式(2)を使用して決定され得る。
ノード(N13)は、電圧VH3(VH3=VH2-Vth)を獲得する。ここで、第1のドライバクロック電圧(φAC11)のHレベル電圧VH2は、トランジスタ(NMT14)の閾値電圧Vthの値だけ低減される。
ノード(N12)も、(トランジスタ(NMT13)がオンに切り替えられるので)トランジスタ(NMT13)の閾値電圧Vthだけ低減した第1のドライバクロック電圧(φAC11)のHレベル電圧VH2である、Hレベル電圧VH3を獲得する。
時刻t23において、第1のドライバクロック電圧(φAC11)は、Hレベル電圧VH2からLレベル電圧VLに変化する。トランジスタ(NMT13)がオンに切り替えられる。ノード(N11)およびトランジスタ(NMT12)のゲート電極に印加される電圧は、トランジスタ(NMT12)がオンに切り替えられたまま、VDH3からVDHに変化する。したがって、ノード(N13)は、トランジスタ(NMT12)およびトランジスタ(NMT13)を通して第1のラッチ制御線(LAC11)に接続され、Lレベル電圧VLを獲得する。トランジスタ(NMT13)がオンに切り替えられるので、ノード(N12)も電圧VLを獲得する。
時刻t24において、第2のドライバクロック電圧(φAC12)は、Hレベル電圧VH2からLレベル電圧VLに増大する。トランジスタ(NMT13)がオフに切り替えられ、ノード(N12およびN13)は、電圧VLに維持される。
時刻t24以降、第1の出力端子(OUT1)は、Lレベル電圧VLのままである。
同様に、ラッチ機能は、トランジスタ(NMT12)およびトランジスタ(NMT13)の位置を入れ替えることによって可能になる。
図11のラッチ回路は、(図11に示すように)第3のラッチ線(LAC13)により供給される第3のドライバクロック電圧(φAC13)によって直接制御される第2の出力端子(OUT2)を導入することにより、可動シャッタを動かすための、ディスプレイのピクセル回路を形成するために使用され得る。
時刻t14において、第3のラッチ制御線(LAC13)上の第3のドライバクロック電圧(φAC13)は、Hレベル電圧VH4からLレベル電圧VLに変化する。時刻t18において、第3のドライバクロック電圧(φAC13)は、Lレベル電圧VLからHレベル電圧VH4に変化する。同様に、時刻t34において、第3のドライバクロック電圧(φAC13)は、Hレベル電圧VH4からLレベル電圧VLに変化し、時刻t38において、Lレベル電圧VLからHレベル電圧VH4に変化する。
時刻t14から時刻t18の間で第1の出力端子(OUT1)がHレベル電圧VH3を獲得する際、可動シャッタ(S)は、第1の出力端子(OUT1)の方に動く。時刻t18において、第2の出力端子(OUT2)がHレベル電圧VH4を獲得しても、可動シャッタ(S)の位置は変化しないままである。
時刻t34から時刻t38の間で、第1の出力端子(OUT1)がLレベル電圧VLである間、可動シャッタ(S)は動かない。時刻t34において、第2の出力端子(OUT2)がHレベル電圧VH4を獲得する際、可動シャッタ(S)は、第2の出力端子(OUT2)の方に動く。
図13は、ピクセル回路の例を示す。図13のピクセル回路は、図11のラッチ回路に基づいており、可動シャッタ(S)を動かすために使用され得る。
図11の例では、図14、図15、および図16に関連して以下に説明するように、バイアス線を除去することができ、代わりに、保持コンデンサ(CD)を第1のラッチ制御線(LAC1)に接続することができる。
図14は、ラッチ回路の別の例を示す。
この例では、3つのn型MOSトランジスタNMT12、NMT13、およびNMT14の各々は、共通のゲート接続部を使用して結合する2つのトランジスタに置き換えられる。たとえば、図11のトランジスタ(NMT12)は、共通のゲートに接続される(したがって、同じゲート電圧を受け取る)トランジスタ(NMT121)およびトランジスタ(NMT122)に置き換えられ得る。図14に示すように、トランジスタNMT13もしくはトランジスタNMT14のいずれか、またはトランジスタNMT13とトランジスタNMT14の両方は、同様に、共通のゲートに接続される二重トランジスタに置き換えられ得る。
図14のラッチ回路は、二重ゲートトランジスタ構造を用いると、より高い電圧を処理することができ、ソースからドレインへの漏洩に対するより高い実効抵抗値を有する。
図14の例は、トランジスタNMT11に対する二重トランジスタ代用物を含まない。図14の例に使用される単一のトランジスタNMT11は、Hレベル電圧(VDH)をノード(N11)に渡すのに十分である可能性がある。別の例では、入力トランジスタNMT11は、二重トランジスタに置き換えられ得る。
図15は、ラッチ回路の別の例を示す。
この例では、トランジスタ(NMT13)および第2のラッチ制御線(φAC12)は、ラッチ回路から除去される。トランジスタ(NMT12)の第1の電極は、第1のラッチ制御線(LAC11)に接続される。
図16は、図15のラッチ回路の動作に関するタイミング図の例を示す。図16のタイミング図の例は、走査電圧(φG)、第1のドライバクロック電圧(φAC11)、第3のドライバクロック電圧(φAC13)、およびノード(N11およびN13)の電圧の時間変化を示す。
このタイミング方式では、ラッチ制御線(LAC1)は、時刻t14から時刻t18の間の時間間隔中および時刻t34から時刻t38の間の時間間隔中を除いて、中間レベルVH10に維持される電圧を供給する。これらの時間間隔中、ラッチ制御線(LAC1)の電圧は、Hレベル電圧VH2とLレベル電圧VLとの間で変化する。
すなわち、図16に示すように、第1のドライバクロック電圧(φAC11)は、中間レベル電圧VH10からHレベル電圧VH2に、Hレベル電圧VH2からLレベル電圧VLに、およびLレベル電圧VLから中間レベル電圧VH10に変化する。
この例では、ノード(N13)の電圧は、Hレベル電圧VDH(データ電圧)からHレベル電圧VDH2(VDH-Vthよりも振幅が大きい)に変化する。
その結果、ノード(N11)の電圧がHレベル電圧VDHであるときも、トランジスタ(NMT12)がオフに切り替えられるので、ラッチ状態は、データ電圧がデータ線(LD)上に印加される際に変化しない。
図15に示すラッチ回路の動作を図16に基づいて以下に説明する。
最初に、Lレベル電圧VLのデータ電圧が、データ線(LD)上に印加される。
時刻t1において、走査線(LG)上の走査電圧(φG)は、Lレベル電圧VLからHレベル電圧VH1に変化する。入力トランジスタ(NMT11)がオンに切り替えられ、ノード(N11)の電圧は、データ電圧VLを獲得する。
時刻t2において、第1のドライバクロック電圧(φAC11)は、中間レベル電圧VH10からHレベル電圧VH2に変化する。したがって、ノード(N11)の電圧も、保持コンデンサ(CD)に基づいて増大し、Hレベル電圧VDH2に設定される。電圧VDH2は、先に説明したように計算される。
ノード(N13)は、トランジスタ(NMT14)の閾値電圧だけ低減した第1のドライバクロック電圧(φAC11)のHレベル電圧VH2である、Hレベル電圧VH3を獲得する。
時刻t3において、第1のドライバクロック電圧(φAC11)は、Hレベル電圧VH2からLレベル電圧VLに変化する。ノード(N11)の電圧もLレベル電圧VLを獲得し、トランジスタ(NMT12)は、オフに切り替えられる。結果的に、ノード(N13)は、Hレベル電圧VH3を維持する。
時刻t4において、第1のドライバクロック電圧(φAC11)は、Lレベル電圧VLから中間レベル電圧VH10に変化する。
図11から図14の例と同様に、第1の出力端子(OUT1)の出力は、データ線(LD)上に供給されるLレベル電圧VLのデータ電圧に対するHレベル電圧VH3である。
データ線(LD)上にHレベル電圧VDHのデータ電圧が印加される際の図15のラッチ回路の例の動作は、次のようになる。
時刻t21において、走査線(LG)上の走査電圧(φG)は、Lレベル電圧VLからHレベル電圧VH1に変化する。入力トランジスタ(NMT11)がオンに切り替えられ、ノード(N11)の電圧は、Hレベルデータ電圧VDHに設定される。
中間レベル電圧VH10は、(VDH-Vth)よりも高く、したがって、トランジスタ(NMT12)は、オフに切り替えられたままである。
時刻t22において、第1のドライバクロック電圧(φAC11)は、中間レベル電圧VH10からHレベル電圧VH2に変化する。ノード(N11)の電圧は、保持コンデンサ(CD)に基づいて増大し、Hレベル電圧VDH3に設定される。したがって、トランジスタ(NMT12)は、オンに切り替えられる。Hレベル電圧VDH3は、先に説明したように計算される。
ノード(N13)は、トランジスタ(NMT14)の閾値電圧だけ低減した第1のドライバクロック電圧(φAC11)のHレベル電圧VH2として計算され得る、Hレベル電圧VH3を獲得する。
時刻t23において、第1のドライバクロック電圧(φAC11)は、Hレベル電圧VH2からLレベル電圧VLに変化する。ノード(N11)の電圧は、Hレベル電圧VH3からHレベル電圧VDHに減少する。第1のドライバクロック電圧(φAC11)がLレベル電圧VLを有するので、トランジスタ(NMT12)は、オンのままである。結果的に、ノード(N13)は、Lレベル電圧VLに設定される。
時刻t24において、第1のラッチ制御線(LAC11)上の第1のドライバクロック電圧(φAC11)は、Lレベル電圧VLから中間レベル電圧VH10に変化し、トランジスタ(NMT12)は、オンに切り替えられる。
中間レベル電圧VH10は、(VL+Vth)よりも大きい。結果的に、時刻t24において、ノード(N13)の電圧は、トランジスタ(NMT14)を通して増大し、(VH10-Vth)に達する。その時刻における第2の出力端子(OUT2)の電圧VH4がHレベル電圧に変化する場合、この電圧は、第1の出力端子(OUT1)の電圧(VH10-Vth)がLレベル電圧となるように設定され得る。たとえば、この例のラッチ回路が、可動シャッタを動かすためにディスプレイ内に使用される場合、中間レベル電圧VH10は、可動シャッタ(S)を動かすための閾値電圧が(VH10-Vth)よりも高くなるように設定され得る。
時刻t24以降、第1の出力端子(OUT1)は、電圧レベル(VH10-Vth)を有する。
図17は、ラッチ回路の別の例を示す。
図17のラッチ回路は、図15の2つのn型MOSトランジスタ、すなわちNMT12およびNMT14の各々を、共通のゲート接続部を使用して結合する2つのトランジスタに置き換えることから形成される。たとえば、図15のトランジスタ(NMT12)は、共通のゲートに接続される(したがって、同じゲート電圧を受け取る)トランジスタ(NMT121)およびトランジスタ(NMT122)に置き換えられる。同様に、図15のトランジスタNMT14は、図17に示すように、共通のゲートに接続する二重トランジスタに置き換えられ得る。
図17のラッチ回路は、二重ゲートトランジスタ構造を用いると、より高い電圧を処理することができ、ソースからドレインへの漏洩に対するより高い実効抵抗値を有する。
単一の入力トランジスタ(NMT11)を図17に示すが、単一の入力トランジスタ(NMT11)を二重ゲートトランジスタ構造に置き換えてもよい。
図5〜図17のラッチ回路の例は、n型MOSトランジスタの使用に基づいて示されるが、ラッチ回路を形成するために、p型MOSトランジスタだけを使用することもできる。
図18は、p型MOSトランジスタを用いて形成されるラッチ回路の例を示す。図19は、図18のラッチ回路の動作に関するタイミング図の例を示す。図19のタイミング図の例は、図18の走査電圧(φG)、各ドライバクロック電圧(φAC1およびφAC2)、および各ノード(N1、N2、N3、およびN4)の電圧の時間変化を示す。
本実装形態のラッチ回路は、p型MOSトランジスタを用いて構築される。したがって、ノード(N1)の電圧が第1のドライバクロック電圧(φAC1)からのHレベル電圧よりも低くなっても、トランジスタ(PMT2)は、オフに切り替えることができない。結果的に、データ線(LD)上のHレベル電圧(VDH)は、第1のドライバクロック電圧(φAC1)のHレベル電圧(VH2)よりも高くなるはずである。たとえば、VDHは、VH2に等しく設定され得る。
データ線(LD)上のLレベル電圧は、本実装形態のp型MOSトランジスタの閾値電圧Vthよりも低くなるはずである。したがって、データ線(LD)上のLレベル電圧、図19に示すバイアス電圧、およびVL(すなわち、第1のドライバクロック電圧(φAC1)のLレベル電圧)は、必ずしも等しくなくてよい。図18および図19の例に関連して、データ線(LD)上のLレベル電圧は、符号VDLによって表される。走査線(LG)上の走査電圧(φG)のHレベル電圧(VH1)は、第1のドライバクロック電圧(φAC1)のHレベル電圧(VH2)よりも高くなるはずである。たとえば、VH1は、VH2と等しくてもよい。
本実装形態の例では、走査線(LG)上の走査電圧(φG)のLレベル電圧VL3は、閾値電圧Vthだけ低減した、データ線(LD)上のLレベル電圧VDLよりも低くなるように設定され得る。したがって、データ線(LD)上のLレベル、図19に示すバイアス電圧、およびVL(第1のドライバクロック電圧(φAC1)のLレベル電圧)は、等しくなる必要がない。データ線(LD)上のLレベル電圧は、VLよりも大きくてもよい。この実装形態の例では、電圧は、次の関係、すなわち、VL≦VL3≦VDL-Vthを有し得る。
データ線(LD)上にHレベル電圧VDHのデータ電圧が印加される際の図18のラッチ回路の例の動作は、次のようになる。
時刻t1において、走査線(LG)上の走査電圧(φG)は、Hレベル電圧VH1からLレベル電圧VL3に変化する。入力トランジスタ(PMT1)がオンに切り替えられ、ノード(N1)は、データ電圧VDHに設定される。
時刻t2において、第1のラッチ制御線(LAC1)上の第1のドライバクロック電圧(φAC1)および第2のラッチ制御線(LAC2)上の第2のドライバクロック電圧(φAC2)は、Lレベル電圧VLに設定される。ノード(N3およびN4)は、それぞれ、トランジスタ(PMT4およびPMT6)を通してLレベル電圧VL1を獲得する。トランジスタ(PMT4およびPMT6)の各々は、対応する出力端子に関する事前充電トランジスタとして機能する。また、トランジスタ(PMT4およびPMT6)の各々は、ダイオード接続トランジスタであり得る。ここで、VL1=VL+Vthである。
この時刻において、トランジスタ(PMT2)はオフに切り替えられる。ノード(N4)がLレベル電圧VL1を獲得するので、トランジスタ(PMT3)は、オンに切り替えられる。したがって、ノード(N2)は、Lレベル電圧VL2を獲得する。ここで、VL2=VL1+Vthである。
時刻t3において、第1のドライバクロック電圧(φAC1)は、Hレベル電圧VH2に設定される。トランジスタ(PMT3)はオンに切り替えられたままであり、トランジスタ(PMT2)はオフに切り替えられたままである。トランジスタ(PMT4)がダイオード接続トランジスタであるので、電流は、第1のラッチ制御線(LAC1)からノード(N3)に流れない。したがって、Lレベル電圧VL1は、ノード(N3)上に維持される。
時刻t4において、第2のドライバクロック電圧(φAC2)は、Hレベル電圧VH2に設定される。ノード(N2)の電圧がLレベルVL2であるとき、トランジスタ(PMT5)は、オンに切り替えられる。トランジスタ(PMT6)がダイオード接続トランジスタであるので、電流は、第2のラッチ制御線(LAC2)からノード(N4)に流れない。したがって、Hレベル電圧VH2は、ノード(N4)上に維持される。したがって、トランジスタ(PMT3)は、オフに切り替えられる。結果的に、ノード(N3)は、Lレベル電圧VL1(第1の出力端子(OUT1))に設定され、ノード(N4)は、Hレベル電圧VH2(第2の出力端子(OUT2))に設定される。
データ線(LD)上にLレベル電圧VDLのデータ電圧が印加される際の図18のラッチ回路の例の動作は、次のようになる。
時刻t21において、走査線(LG)上の走査電圧(φG)は、Lレベル電圧VL3に変化する。入力トランジスタ(PMT1)がオンに切り替えられ、ノード(N1)は、電圧VDLに設定される。ここで、VDL<Vthであり、トランジスタ(PMT2)がオンに切り替えられ、ノード(N2)の電圧は、Hレベル電圧VH2に変化する。
その結果、トランジスタ(PMT5)はオフに切り替えられる。ノード(N4)の電圧は、Hレベル電圧VH2のままか、またはVH2+ΔV3になる。電圧ΔV3は、ノードN4がLレベル電圧VL2からHレベル電圧VH2に変化する時刻にトランジスタ(PMT5)の結合容量からノード(N4)に取り込まれる電圧変化である。
ノード(N4)がHレベル電圧VH2(またはVH2+ΔV3)であるので、トランジスタ(PMT3)はオフに切り替えられ、ノード(N3)はLレベル電圧VL1に維持される。
時刻t22において、第1のドライバクロック電圧(φAC1)および第2のドライバクロック電圧(φAC2)は、ほぼ同時にLレベル電圧VLに設定される。時刻t2と同様に、ノード(N3およびN4)の電圧は、Lレベル電圧VL1に設定され、ノード(N2)の電圧は、Lレベル電圧VL2に設定される。
時刻t23において、第1のドライバクロック電圧(φAC1)は、Hレベル電圧VH2に設定される。この時刻において、ノード(N1)の電圧がLレベル電圧VDLに変化しないので、トランジスタ(PMT2)は、オンに切り替えられたままである。また、ノード(N4)の電圧がLレベル電圧VL1に変化しないので、トランジスタ(PMT3)も、オンに切り替えられたままである。したがって、ノード(N2およびN3)は、Hレベル電圧VH2に設定される。
時刻t24において、第2のドライバクロック電圧(φAC2)は、Hレベル電圧VH2に設定される。この時刻において、ノード(N2)の電圧は、Hレベル電圧VH2のままである。したがって、トランジスタ(PMT5)は、オフに切り替えられたままである。トランジスタ(PMT6)がダイオード接続トランジスタであるので、電流は、第2のラッチ制御線(LAC2)からノード(N4)に流れない。したがって、ノード(N4)は、Lレベル電圧VL1のままである。
結果的に、第1の出力端子(OUT1)は、(ノード(N3)の)Hレベル電圧VH2に設定され、第2の出力端子(OUT2)は、(ノード(N4)の)Lレベル電圧VL1に設定される。
一例では、ピクセル回路は、図18のラッチ回路、およびシャッタ(S)に接続するように構成された可動シャッタ制御線(LSS)に基づいて形成され得る。そのようなピクセル回路は、可動シャッタ(S)を動かすために使用され得る。これらのピクセル回路の配列(たとえば、2次元アレイ)は、ディスプレイを形成するために使用され得る。ディスプレイは、図18のラッチ回路の出力間の電圧差を使用して、各ピクセルに関連する可動シャッタ(S)を電気的に動かすことによって画像を表示し得る。
用語の定義
NMT* n型MOSトランジスタ
PMT* p型MOSトランジスタ
CD 保持コンデンサ
LD データ線
LG 走査線
LB バイアス線
LAC* ラッチ制御線
LVDD、LGND 電力線
LSS 可動シャッタ制御線
S 可動シャッタ
N* ノード
XDR 垂直駆動回路
YDR 水平駆動回路
本開示は、ディスプレイの可動シャッタを動かすための、様々なピクセル回路のラッチ回路を説明した。しかしながら、本明細書で説明したラッチ回路は、可動シャッタを動かすためのピクセル回路以外のディスプレイに適用され得る任意の同様の動作に適用可能である。加えて、本開示の範囲から逸脱することなく、本明細書で説明したシステム、装置、および方法に様々な変更を行うことができる。
CD 保持コンデンサ
LAC* ラッチ制御線
LB バイアス線
LD データ線
LG 走査線
LGND 電力線
LVDD 電力線
LSS 可動シャッタ制御線
N* ノード
NMT* n型MOSトランジスタ
PMT* p型MOSトランジスタ
S 可動シャッタ
XDR 垂直駆動回路
YDR 水平駆動回路

Claims (20)

  1. アレイ状に配置された複数のMEMSデバイス、および
    データを通信し、前記MEMSデバイスに電圧を送るために前記複数のMEMSデバイスに結合するn型トランジスタのみ、またはp型トランジスタのみを含む制御マトリクス
    を含む、装置であって、
    前記制御マトリクスは、各MEMSデバイスにおいて、
    第1の出力端子と第2の出力端子の電圧レベルの差を維持するように構成されたラッチを含み、前記ラッチは、
    前記第1の出力端子に結合する第1の事前充電トランジスタおよび第1の出力端子放電トランジスタと、
    前記第2の出力端子に結合する第2の事前充電トランジスタおよび第2の出力端子放電トランジスタと、
    前記第1の出力端子放電トランジスタおよび前記第2の出力端子放電トランジスタに結合するピクセル放電トランジスタと
    を含み、前記ラッチは、
    前記第1の出力端子放電トランジスタのゲートに印加される前記第2の出力端子の電圧レベルに基づいて、前記第1の出力端子放電トランジスタの状態が制御されるように構成される、装置。
  2. 前記第1の事前充電トランジスタには、ダイオード接続トランジスタが含まれる、請求項1に記載の装置。
  3. 前記装置は表示装置であり、前記MEMSデバイスには、前記第1の出力端子および前記第2の出力端子の前記電圧レベルに基づいて動かされるシャッタが含まれる、請求項1に記載の装置。
  4. 前記第1の事前充電トランジスタによって前記第1の出力端子に結合され、第1のドライバ電圧を印加するように構成された第1のラッチ制御線をさらに含む、装置であって、
    前記第1の事前充電トランジスタは、前記第1のドライバ電圧の印加に基づいて、第1の電圧レベルから、前記第1の電圧レベルと異なる第2の電圧レベルに前記第1の出力端子を事前充電するように構成され、
    前記装置は、前記第1の出力端子が前記第1の電圧レベルに戻るように前記第1のドライバ電圧を遮断するように構成されるか、または保持コンデンサ内に保持される電圧に基づいて前記第1の出力端子を前記第2の電圧レベルに維持する、請求項1に記載の装置。
  5. 前記保持コンデンサの端部は、前記第1のラッチ制御線に接続され、前記第1のドライバクロック電圧は、前記保持コンデンサのバイアス電圧として作用する、請求項4に記載の装置。
  6. 前記第2の事前充電トランジスタによって前記第2の出力端子に結合され、第2のドライバ電圧を印加するように構成された第2のラッチ制御線をさらに含む、装置であって、
    前記第2の事前充電トランジスタは、前記第2のドライバ電圧の印加に基づいて、前記第1の電圧レベルから前記第2の電圧レベルに前記第2の出力端子を事前充電するように構成され、
    前記装置は、前記電圧が前記保持コンデンサ内に保持されるように前記第1のドライバ電圧が遮断される時刻よりも遅い時刻に、前記第2のドライバ電圧を遮断するように構成される、請求項4に記載の装置。
  7. 前記第1のドライバ電圧および前記第2のドライバクロック電圧を同時に起動するように構成される、請求項6に記載の装置。
  8. 前記ピクセル放電トランジスタは、前記第1の出力端子放電トランジスタおよび前記第2の出力端子放電トランジスタを通して、前記第1の出力端子および前記第2の出力端子の放電を制御する、請求項1に記載の装置。
  9. 前記第1の事前充電トランジスタ、前記第1の出力端子放電トランジスタ、前記第2の事前充電トランジスタ、および前記第2の出力端子放電トランジスタの各々は、共通のゲートと結合する2つのトランジスタとして構成される、請求項1に記載の装置。
  10. アレイ状に配置された複数のMEMSデバイス、および
    データを通信し、前記MEMSデバイスに電圧を送るために前記複数のMEMSデバイスに結合するn型トランジスタのみ、またはp型トランジスタのみを含む制御マトリクス
    を含む、装置であって、
    前記制御マトリクスは、各MEMSデバイスにおいて、
    第1の出力端子と第2の出力端子の電圧レベルの差を維持するように構成されたラッチを含み、前記ラッチは、
    前記第1の出力端子に結合する第1の事前充電トランジスタおよび第1の出力端子放電トランジスタと、
    前記第1の出力端子放電トランジスタに結合する第2の出力端子放電トランジスタと
    を含み、
    前記ラッチは、さらに、前記第1の出力端子に蓄積された電圧を選択的に放電するために、前記第2の出力端子放電トランジスタの出力が前記第1の出力端子放電トランジスタを選択的に制御し、それによって、前記第1の出力端子の電圧レベルを制御するように構成される、装置。
  11. 前記第1の事前充電トランジスタには、ダイオード接続トランジスタが含まれる、請求項10に記載の装置。
  12. 前記装置は表示装置であり、前記MEMSデバイスには、前記第1の出力端子および前記第2の出力端子の電圧レベルに基づいて動かされるシャッタが含まれる、請求項10に記載の装置。
  13. 前記第1の事前充電トランジスタによって前記第1の出力端子に結合され、第1のドライバ電圧を印加するように構成された第1のラッチ制御線と、
    前記第2の出力端子放電トランジスタに結合され、前記第2の出力端子放電トランジスタを切り替えるために第2のドライバ電圧を印加するように構成された第2のラッチ制御線と
    をさらに含む、装置であって、
    前記第2の出力端子放電トランジスタが前記第1の出力端子放電トランジスタの前記放電を制御し、それによって、前記第1の出力端子の電圧レベルを制御するように前記第1のドライバ電圧が遮断される時刻よりも遅い時刻に、前記第2のドライバ電圧を遮断するように構成される、請求項10に記載の装置。
  14. 後続の前記第1のドライバ電圧が印加されるまで、前記第1の出力端子の前記電圧レベルを維持するように構成される、請求項13に記載の装置。
  15. 前記第1のドライバ電圧および前記第2のドライバクロック電圧を同時に起動するように構成される、請求項13に記載の装置。
  16. 前記第1の事前充電トランジスタ、前記第1の出力端子放電トランジスタ、および前記第2の出力端子放電トランジスタの各々は、共通のゲートと結合する2つのトランジスタとして構成される、請求項13に記載の装置。
  17. アレイ状に配置された複数のMEMSデバイス、および
    データを通信し、前記MEMSデバイスに電圧を送るために前記複数のMEMSデバイスに結合するn型トランジスタのみ、またはp型トランジスタのみを含む制御マトリクス
    を含む、装置であって、
    前記制御マトリクスは、各MEMSデバイスにおいて、
    第1の出力端子と第2の出力端子の電圧レベルの差を維持するように構成されたラッチを含み、前記ラッチは、
    前記第1の出力端子に結合する第1の事前充電トランジスタおよび第1の出力端子放電トランジスタと、
    前記第1の事前充電トランジスタによって前記第1の出力端子に結合する第1のラッチ制御線と
    を含み、
    前記第1の出力端子放電トランジスタは、前記第1のラッチ制御線の電極に結合し、
    前記装置は、前記第1の出力端子の電圧が第1の電圧レベルから第2の電圧レベルに変化するとき、前記第1の電圧レベルと第2の電圧レベルの中間の振幅を有する中間電圧レベルから前記第2の電圧レベルに、前記第2の電圧レベルから前記第1の電圧レベルに、および前記第1の電圧レベルから前記中間電圧レベルに変化する第1のドライバ電圧を前記第1のラッチ制御線に印加するように構成される、装置。
  18. 前記ラッチは、前記第1のドライバ電圧を印加することによって、前記第1の出力端子の電圧レベルが前記第1の電圧レベルから前記第2の電圧レベルに変化するように構成される、請求項17に記載の装置。
  19. 前記第1の事前充電トランジスタには、ダイオード接続トランジスタが含まれる、請求項17に記載の装置。
  20. 前記装置は表示装置であり、前記MEMSデバイスには、前記第1の出力端子と前記第2の出力端子の電圧レベルに基づいて動かされるシャッタが含まれる、請求項17に記載の装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013090086A (ja) * 2011-10-17 2013-05-13 Japan Display East Co Ltd ラッチ回路および表示装置
JP2014186116A (ja) * 2013-03-22 2014-10-02 Pixtronix Inc 表示装置
US9698170B2 (en) 2014-10-07 2017-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
US10068927B2 (en) 2014-10-23 2018-09-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
US10071904B2 (en) 2014-09-25 2018-09-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
US10503040B2 (en) 2016-07-29 2019-12-10 Semiconductor Energy Laboratory Co., Ltd. Display device, input/output device, and semiconductor device

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013088510A (ja) * 2011-10-14 2013-05-13 Japan Display East Co Ltd 表示装置およびその駆動方法
JP2013134275A (ja) * 2011-12-26 2013-07-08 Japan Display East Co Ltd 表示装置およびその駆動方法
JP6456598B2 (ja) 2013-04-19 2019-01-23 株式会社半導体エネルギー研究所 表示装置
US20150325180A1 (en) * 2013-12-18 2015-11-12 Pixtronix, Inc. Fast Symmetric Drive Pixel Circuits And Methods
US9322869B2 (en) * 2014-01-03 2016-04-26 Pixtronix, Inc. Display apparatus including dummy display element for TFT testing
US20150192772A1 (en) * 2014-01-06 2015-07-09 Pixtronix, Inc. Display aperture pixel circuit architecture including planarization layer
CN105185306A (zh) * 2015-09-18 2015-12-23 京东方科技集团股份有限公司 像素电路及其驱动方法、显示基板及显示装置
CN108630141B (zh) * 2017-03-17 2019-11-22 京东方科技集团股份有限公司 像素电路、显示面板及其驱动方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07199156A (ja) * 1993-12-27 1995-08-04 Semiconductor Energy Lab Co Ltd 液晶表示装置
WO2003036606A1 (fr) * 2001-10-19 2003-05-01 Sony Corporation Circuit de conversion de niveau, appareil d'affichage et appareil terminal cellulaire
JP2008197668A (ja) * 2005-02-23 2008-08-28 Pixtronix Inc 表示方法および装置
JP2009229522A (ja) * 2008-03-19 2009-10-08 Seiko Epson Corp アクティブマトリクス基板の画素データ読み出し方法、アクティブマトリクス基板の検査方法及び検査装置、アクティブマトリクス基板、電気泳動表示装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5798746A (en) 1993-12-27 1998-08-25 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US8339339B2 (en) 2000-12-26 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Light emitting device, method of driving the same, and electronic device
TW533389B (en) * 2001-08-13 2003-05-21 Samsung Electronics Co Ltd Shift register and liquid crystal display using the same
US8482496B2 (en) * 2006-01-06 2013-07-09 Pixtronix, Inc. Circuits for controlling MEMS display apparatus on a transparent substrate
KR101588850B1 (ko) * 2008-12-03 2016-01-27 삼성디스플레이 주식회사 표시장치
KR101752640B1 (ko) * 2009-03-27 2017-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07199156A (ja) * 1993-12-27 1995-08-04 Semiconductor Energy Lab Co Ltd 液晶表示装置
WO2003036606A1 (fr) * 2001-10-19 2003-05-01 Sony Corporation Circuit de conversion de niveau, appareil d'affichage et appareil terminal cellulaire
JP2008197668A (ja) * 2005-02-23 2008-08-28 Pixtronix Inc 表示方法および装置
JP2009229522A (ja) * 2008-03-19 2009-10-08 Seiko Epson Corp アクティブマトリクス基板の画素データ読み出し方法、アクティブマトリクス基板の検査方法及び検査装置、アクティブマトリクス基板、電気泳動表示装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013090086A (ja) * 2011-10-17 2013-05-13 Japan Display East Co Ltd ラッチ回路および表示装置
JP2014186116A (ja) * 2013-03-22 2014-10-02 Pixtronix Inc 表示装置
US10071904B2 (en) 2014-09-25 2018-09-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
US9698170B2 (en) 2014-10-07 2017-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
US10068927B2 (en) 2014-10-23 2018-09-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
US10503040B2 (en) 2016-07-29 2019-12-10 Semiconductor Energy Laboratory Co., Ltd. Display device, input/output device, and semiconductor device
US10942392B2 (en) 2016-07-29 2021-03-09 Semiconductor Energy Laboratory Co., Ltd. Display device, input/output device, and semiconductor device

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