TW201246004A - Interface device and wiring board - Google Patents

Description

201246004 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種介面裝置及一種布線板，且更特定言 之係關於允許高速串列傳送之PCI-Express、USB 3.0及類 似物之一介面裝置及其上安裝有該裝置之一布線板。 【先前技術】 近來，在包含一個人電腦（PC)之一資訊處理設備之一領 域中，諸如PCI-Express(快速週邊組件互連，在下文中稱 為PCI-e)及USB(通用串列匯流排）3·0之採用一高速串列傳 輸系統之一介面裝置已被商業化。此PCI-e並非採用一習 知並列傳輸系統而係一串列傳輸系統（其中PCI-e之一串列 通訊線係稱為一道）且酌情使用複數個道以企圖增加速 度。在PCI-e Gen2中，已經實現最高5 Gbps之資料傳送速 度。 圖3係展示配備一 PCI-e介面之一習知介面裝置之一組態 之一方塊圖。在圖中，101指代一系統控制器，102指代一 PIPE(PCI Express架構之PHY介面）介面架橋（在下文中稱為 PIPE I/F架橋），且105指代一PIPE介面（在下文中稱為PIPE I/F)。此處，PIPE I/F係用於實現高速並列匯流排通訊之一 標準I/F，且連接於配備一 PCS(實體編碼子層）功能之一 PHY(實體層）晶片及配備一 MAC(媒體存取控制層）功能之 一 FPGA或一 ASIC之間。 一 PIPE I/F 架橋 102 具有一 PIPE-PHY 架橋 103 及一 PCI-e PHY I/F 104，且 PIPE-PHY 架橋 103具有一 P-S(並列-串列） 163702.doc 201246004 轉換部分103a、一 FIFO(先進先出）i〇3b及一架橋控制部分 103c » PCI-e PHY I/F 104係用於連接一 pci-e相容裝置之一 PCI-e介面（實體層）。一系統控制器ι〇1具有一 pci_e控制器 l〇la’且此PCI-e控制器l〇la係經由一 pipe I/F 105連接至 PIPE-PHY架橋。 PCI-e PHY I/F 104係一串列通訊介面且p!pe ι/p 105係 一並列通訊介面，因而藉由Ρ-S轉換部分i〇3a執行串列-並 列之彼此轉換。圖3之一組態係具有一道之一習知共同 PCI-e介面之一組態，其中pci-e控制器1()la係經由ριρΕ I/F 105連接至 PCI-e PHY I/F 104。PIPE係用作為一標準i/F 使得開發一端點裝置之一供應商或提供一 MAC層中之一 IP(智慧財產權）核心之一供應商基於一共同傳送協定執行 開發係可能的。 此外，USB 3.0係基於上文描述之pci-e Gen2之技術而 開發的，其中相對於作為其之一先前版本之USB 2.0最高 480 Mbps實現最高5 Gbps之資料傳送速度，從而企圖顯著 增加速度。在U S B 2 · 0中’一差分傳輸路徑係經切換以使 用於一上游方向及一下游方向之二者上，然而，在USB 3.0中’ 一專屬差分傳輸路徑係使用於上游方向及下游方 向之各者上以允許同時執行在兩方向上之通訊。此技術係 PCI-e及類似物之高速串列通訊中之一普遍方法。 已採用USB 3.0及PCI-e中已採用之某些共同技術，且舉 例而言，用於增加速度之一技術、LVDS(低電壓差分發訊） 之技術、CRU(時脈回復單元）及類似物。LVDS係使用兩個 163702.doc • 6 · 201246004 傳輸路徑之一差分信號傳輸系統及用於將一並列信號轉換 成一待傳輸之低電壓差分串列信號之一系統。在USB 3 .〇 中’如同PCI-e差分信號振幅係界定在最高〇·8 V及最高u V。另外’關於CRU ’在USB 3.0中係採用一嵌入時脈系統 (其中如同PCI-e—時脈係嵌入於一資料信號中）。所有此等 技術係根據若干標準而界定。 上述USB已經廣泛使用為用於連接一 pc及一週邊裝置之 一通用介面，然而，迄今為止大多數PC已包含如標準裝備 之USB 2.0且亦期望今後廣泛使用USB 3.0。此外，存在包 含除USB以外之如標準裝備之PCI_e之一 pc，且舉例而言 在曰本公開專利申請案第2009-9564號中描述之彼此之間 共用PCI-e之一連接器及USB 2.〇之一連接器之一技術。此 使得有可能於具有不同於彼此之標準之pci_e與USB 2.〇之 間共用一連接器，藉此選擇性連接一 pci_e相容外部裝置 及一 USB 2·0相容外部裝置。 此處’針對上述之PCI-e及USB 3.0 ’亦對一PIPE介面之 資料傳送汁時之規格設定嚴格限制以便以高速執行資料傳 送。因此，當試圖將此等兩個串列通訊介面安裝在諸如一 pc之一資訊處理設備上時，總共需要提供兩種類型之ριρΕ "面（其之各者係提供用於PCI_e&USB 3 〇)，因而形成終 端之數目增加及兩種類型皆擴大用於接受對規格所設定之 限制之板面積之一問題。圖4展示配備？^^介面及usb 3.0介面之一習知介面裝置之一組態。

如圖4中所展示，如同PCI-e亦針對USB 3_0提供一 USB 163702.doc 201246004 3·〇控制器 i〇ia’、一 pipe i/f 架橋 102’、一 PIPE-PHY 架橋 103'、一 p_S轉換部分103^、一 fIF0 i〇3b·、一架橋控制部 分 103c’、一 USB 3.0 PHY I/F 104,及一 PIPE I/F 105·。以此 方式’在安裝PCI-e及USB 3.0之二者之情況下，其各者具 有PIPE介面’因而增加終端數目及擴大板面積。 然而’根據規格，PCI-e之特性阻抗（亦稱為差分阻抗）係 界定為100，，士10%(包含製造誤差），且USB 3.0之差分阻抗 亦係界定為等效於此之90，，±7，，。此外，亦針對諸如操作電 壓之電特性，在PCI-e及USB 3.0中界定等效電特性。接 著，PCI-e及USB 3 ·0亦具有用於連接一 MAC層及一 PHY層 之PIPE介面之等效規格。因此，在安裝pci-e及USB 3.0之 情況下’能夠於彼此之間共用一 PIPE介面，且期望此使得 有可能減少板面積。 此外’在假定一產品係配備PCI-e及USB 3.0之任一者之 情況下’一旦執行PCI-e之PIPE介面之布線，自然不可能 使用USB 3.0。因此，後來如果發生變更成USB 3.0之一設 計變更’則必須變更PIPE介面之布線。即使在此情況下， 亦期望於PCI-e及USB 3.0之間共用PIPE介面以允許選擇該 等串列通訊介面之任一者，使得後來靈活處理設計變更係 可能的。

然而’因為迄今為止習知技術中仍未提出PIPE介面共用 於PCI-e與USB 3.0之間之技術構想，所以不可能解決如上 所述之問題。此外，於上述之日本公開專利申請案第 2009-9564號中描述之技術係僅指示pci-e之連接器及USB 163702.doc 201246004 2.0之連接器係共用於彼此之間，其並非指ριρΕ介面在 卩(：1-6及1；86 3.0之間之共用。 【發明内容】 本發明之一目的係提供在安裝諸如PCI_e及USB 3.0之具 有不同於彼此之標準之兩個_列通訊介面之情況下能夠靈 活處理一設計變更及類似物且減少一板面積之一介面裝置 及其上安裝有該裝置之一布線板。 本發明之一目的係提供一介面裝置，其包括：一第一串 列通訊介面；一第二串列通訊介面，其具有等效於第一串 列通訊介面之規格之一並列通訊介面之規格；及一控制 器，其用於控制第一串列通訊介面及第二串列通訊介面， 其中包含其中提供第一串列通訊介面及第二串列通訊介面 之一架橋部分，且架橋部分選擇性地切換第一串列通訊介 面或第二串列通訊介面經由該等並列通訊介面之一者與控 制器之連接。 本發明之另一目的係提供介面裝置，其中控制器具有用 於控制第一申列通訊介面之一第一控制器、用於控制第二 串列通訊介面之一第二控制器及用於將第一控制器或第二 控制器連接至並列通訊介面之一連接控制部分。 本發明之另-目的係提供介面裝置’其中連接控制部分 根據自第-控制器或第二控制器之一指令輸出用於切換第 -串列通訊介面或第=串列冑訊介面與並列通訊介面之連 接之-切換信號，且架橋部分基於自連接控制部分輸出之 切換信號切換第-串列通訊介面或第二串列通訊介面與並 163702.doc 201246004 列通訊介面之連接。 本發明之另一目的係提供介面裝置，其中架橋部分具有 一轉換部分，其用於將第一串列通訊介面或第二串列通訊 介面之一串列信號及並列通訊介面之一並列信號轉換成彼 此。 本發明之另一目的係提供一布線板，其上安裝有介面裝 置。 【實施方式】 在下文中’將參照附圖對根據本發明中之一介面裝置及 其上安裝有該裝置之一布線板之較佳實施例作出描述。 圖1係展示具有根據本發明之一介面裝置之一資訊處理 設備之一組態實例之一方塊圖。此資訊處理設備係由一介 面裝置1、一 CPU 5、一記憶體6、一 PCI-e裝置7及一 USB 3.0裝置8組成之一共同pc或類似物。介面裝置丨係由一系 統控制器2、一PIPE介面架橋（pipe I/F架橋）3及一 PIPE介 面（PIPE I/F)4組成》 PIPE I/F 架橋 3 具有一 PIPE-PHY 架橋 31、一 PCI-e PHY 介 面（PCI-e PHY I/F)32及一 USB 3.0 PHY介面（USB 3.0 PHY I/F)33。PCI-e裝置 7 係連接至 PCI-e PHY I/F 32 且 USB 3.0 裝置8係連接至USB 3.0 PHY I/F 33。應注意，PHY意謂一 實體層β 系統控制器2對應於本發明之一控制器且包含用於控制 PCI-e PHY I/F 32之一 PCI-e控制器21(對應於本發明之一第 一控制器）及用於控制USB 3.0 PHY I/F 33之一 USB 3.0控 I63702.doc •10- 201246004 制器22(對應於本發明之一第二控制器）。cpu 5及記憶體6 係連接至此系統控制器2。 在本實施例中，PIPE I/F架橋3係經由一 pipe I/F 4連接 至系統控制器2，且PIPE I/F 4對應於待共用於PCI_e控制器 2 1與USB 3 0控制器22之間之本發明之一並列通訊介面。 換言之’此等PCI-e控制器21及USB 3.0控制器22係經組態 以在執行仲裁（匯流排仲裁）時藉由分時使用一 PIPE ι/p 4。 PCI-e PHY I/F 32對應於本發明之一第一串列通信介 面。USB 3·0 PHY I/F 33對應於本發明之一第二串列通訊 介面且具有等效於PCI_e PHY I/F 32之規格iPIPE介面之 規格。應注意，在具有等效於PCl_e PHY I/F 32之規格之 PIPE介面之規格之情況下，除了uSB 3.0以外可應用一串 列通訊I/F。 PIPE I/F架橋3對應於本發明之一架橋部分且選擇性切換 PCI-e PHY I/F 32 或 USB 3.0 PHY I/F 33經由一 PIPE I/F 4與 系統控制器2之連接。即’其經組態以藉由分時在其等之 間共用一 PIPE I/F 4。應注意，在本實施例中指示其中包 S兩個串列通訊介面之組態’然而，其可經組態以包含三 個或三個以上串列通訊介面。 圖2係展示於圖1中所展示之介面裝置丨之一詳細組態實 例之一方塊圖。系統控制器2具有用於控制pci-e phy i/f 32之PCI-e控制器21、用於控制USB 3.0 PHY I/F 33之USB 3.0控制器22及用於將PCI-e控制器21或USB 3.0控制器22連 接至PIPE I/F 4之一 PIPE控制部分23。PIPE控制部分23對 163702.doc 201246004 應於本發明之一連接控制部分且在經由一内部pIPE I/f 24 連接至PCI-e控制器21及經由一内部PIPE I/F 25亦連接至 USB 3.0控制器22時係連接至PIPE I/F 4。 PIPE控制部分23選擇性地將PCI-e控制器21或USB 3.0控 制器22之任一者連接至PIPE I/F 4。具體而言，基於來自 PCI-e控制器21或USB 3.0控制器22之一 PIPE匯流排使用請 求，為了執行匯流排仲裁，至或自PCI-e控制器21發送或 接收一匯流排使用請求信號REQ1及一匯流排使用許可信 號ACK1且至或自USB 3.0控制器22發送或接收一匯流排使 用請求信號REQ2及一匯流排使用許可信號ACK2。 PIPE I/F架橋3具有PIPE-PHY架橋31，且PIPE-PHY架橋 31具有一 P-S轉換部分31a，其用於將PCI-e PHY I/F 32或 USB 3.0 PHY I/F 33之一串列信號及PIPE I/F 4之一並列信 號轉換成彼此；一FIFO 31b，其用於緩衝以便能夠在P-S 轉換部分31a與架橋控制部分31c之間有效地傳送資料；架 橋控制部分31c，其用於執行PCI-e PHY I/F 32或USB 3.0 PHY I/F 33 與 PIPE I/F 4 之架橋連接；FIFO 31d 及 31e，其 等用於緩衝以便能夠在架橋控制部分31c與PCI-e PHY I/F 32之間有效地傳送資料；及FIFO 31 f及31g，其等用於緩 衝以便能夠在架橋控制部分31c與USB 3.0 PHY I/F 33之間 有效地傳送資料。 架橋控制部分31c將一差分信號TX傳輸至PCI-e PHY I/F 32且自PCI-e PHY I/F 32接收一差分信號RX。類似地，架 橋控制部分31c將一差分信號TX傳輸至USB 3.0 PHY I/F 33 I63702.doc 12 201246004 且自USB 3.0 PHY I/F 33接收一差分信號rx。此等PCI_e PHYI/F 32及USB 3·〇 pHYI/F 33具有等效於pipE介面之規 格’因而實現其等之間一 PIPE ι/p 4之共用。 因為PCI-e及USB 3.0中支持一所謂的即插即用功能，因 此當一對應裝置連接至其時自動識別係可能的。在此實例

中 ’ PIPE I/F架橋 3之PCI-e PHY I/F 32及 USB 3.0 PHY I/F 33係經組態以具有凹槽’且當凹槽配備pci_e裝置7及USB 3.0裝置8時架橋控制部分31C分別自動識別，接著傳輸指 示該等裝置係連接至系統控制器2之pipe控制部分23之一 連接信號。同樣適用於在取消該等裝置之連接之一情況， 且架橋控制部分3 1 c自動識別該等裝置之連接取消且將指 示此資訊之一取消信號傳輸至系統控制器2之pipe控制部 分23。 如上文所述，系統控制器2能夠識別一對應裝置是否連 接至 PCI-e PHY I/F 32 及 USB 3.0 PHY I/F 33 之各者之一連 接狀態。 此處’ PIPE控制部分23根據來自PCI-e控制器21或USB 3，0控制器22之一指令輸出切換PCI-e PHY I/F 32或USB 3.0 PHY I/F 33與PIPE I/F 4之連接之一切換信號（在圖中，對 應於一模式切換信號）。接著，架橋控制部分3 lc基於自 PIPE控制部分23輸出之模式切換信號切換pci-e PHY I/F 32或USB 3.0 PHY I/F 33與PIPE I/F 4之連接。模式切換信 號係用於識別經由PIPE I/F 4傳輸/接收之一信號（資料）是 否為PCI-e之一信號或USB 3.0之一信號之一信號，且（例 163702.doc -13- 201246004 如）針對經由PIPE I/F 4傳輸/接收之信號（資料）在pci_e之情 況下係輸出為「高」且在USB3〇之情況下輸出為「低」。 具體而言’當資料傳輸至PCI_e裝置7或USB 3〇裝置8 時，藉由一使用者之操作或類似物指定一裝置作為資料之 一目的地（PCI-e裝置7或USB 3.0裝置8)。此外，當資料係 自PCI-e裝置7或USB 3.0裝置8接收時’類似地藉由一使用 者之操作或類似物指定一裝置作為資料之一來源（pcie裝 置7或USB 3.0裝置8)。 接著，一控制器（PCI-e控制器21或USB 3.0控制器22)對 應於在上文中之指定裝置之串列通訊I/F將一匯流排使用請 求信號REQ傳輸至pipe控制部分23，且據此回應，ριρΕ控 制部分23返回一匯流排使用許可信號ACK。藉此在pci_e 控制器21或USB 3.0控制器22與PIPE控制部分23之間建立 連接。接著’ PIPE控制部分23將用於根據來自PCI_e控制 器21或USB 3.0控制器22之一指令切換PCI-e PHY I/F 32或 USB 3.0 PHY I/F 33與PIPE I/F 4之連接之模式切換信號輸 出至架橋控制部分3 1 c。 舉例而言’在將資料傳輸至PCI_e裝置7之情況下，在 PCI-e控制器21與PIPE控制部分23建立連接之後，根據來 自PCI-e控制器21之一指令，PIPE控制部分23將「高」作 為用於切換至PCI_e之模式切換信號輸出至架橋控制部分 31c。在架橋控制部分31c中，此模式切換信號「高」係經 接收以將連接切換至相對於所接收之模式切換信號「高」 之 PCI-e PHY I/F 32，且在 PCI-e控制器 21 與 PCI-e PHY ι/p 163702.doc -14- 201246004 32之間建立一連接路徑。此使得有可能經由pipE up 4將 資料傳輸至安裝在PCI_e PHY I/F 32上之pci_e裝置7。 此外，在將資料傳輸至USB 3.0裝置8之情況下，在USB 3.0控制器22與刪控制部分23建立連接之後，根據來自 USB 3.0控制器22之一指令，pIPE控制部分23將「低」作 為用於切換至USB 3.G之模式切換信號輸出至架橋控制部 分3 lc。在架橋控制部分3 lc中，此模式切換信號「低」係 經接收以將連接切換至對應於所接收之模式切換信號 低j之USB 3.0 PHY I/F 33，且在USB 3.0控制器22與 USB 3.0 PHY I/F 33之間建立一連接路徑。此使得有可能 經由PIPE I/F 4將資料傳輸至安裝在USB 3 〇 ρΗγ I/F 33上 之USB 3.0裝置8。 基本上同樣適用於自PCl-e裝置7或USB 3〇裝置8接收資 料之情況，且（例如）在自PCI_e裝置7接收資料之情況下， 在PCI-e控制器21與PIPE控制部分23建立連接之後，根據 來自PCI-e控制器21之一指令，PIPE控制部分23將「高」 作為用於切換至PCI-e之模式切換信號輸出至架橋控制部 分31c。在架橋控制部分31(?中，此模式切換信號「高」係 經接收以將連接切換至對應於所接收之模式切換信號 冋」之PCI_e PHY I/F 32，且在PCI-e控制器21與PCI-e PHY I/F 32之間建立一連接路徑。此使得有可能經由ριρΕ W 4自安裝在PCI-e PHY I/F 32上之PCI-e裝置7接收資 料。

此外’在自USB 3.0裝置8接收資料之情況下，在USB 163702.doc •15· 201246004 3.0控制器22與PIPE控制部分23建立連接之後，根據來自 USB 3.0控制器22之-指令，ριρΕ控制部分23將「低」作 為用於切換至USB 3.0之模式切換信號輸出至架橋控制部 分W。在架橋控制部分31e中，此料切換信號「低」係 經接收以將連接切換至對應於所接收之模式切換信號 「低」之⑽3.0 PHY I/F 33,且在刪3〇控制器㈣ USB 3_G PHY I/F 33之間建立-連接路徑。此使得有可能 經由 PIPE I/F 4 自安裝在 USB 3 〇 ρΗγ I/F 33 上之 usb 3 〇 裝置8接收資料。 如上所述，系統控制器2能夠根據一使用者之操作將模 式切換信號輸出至ΡΙΡΕ·ΡΗΥ架橋3丨以切換架橋控制部分 31c之一路徑。由於系統控制器2係連接至在圖丨之資訊處 理設備之側面上之CPU 5，當使用者自一操作部分（未圖解 說明）指定一裝置時，CPU 5偵測及控制系統控制器2。舉 例而言’當使用者指定PCI_e裝置7時，CPU 5指令系統控 制器2輸出對應於PCI-e裝置7之模式切換信號。 如上所述’已對介面裝置1及具有介面裝置1之資訊處理 6又備之實施例作出描述’然而，將介面裝置1安裝在一布 線板上係可能地，且因而本發明可係提供為其上安裝有介 面裝置1之布線板之一形式。具體而言，提供其上安裝構 成介面裝置1之系統控制器2及PIPE I/F架橋3之布線板之— 形式係可能的。 根據本發明，以此方式，PCI-e I/F及USB 3.0 I/F具有等 效於PIPE介面之規格，因而實現其等之間之一pIPE介面之 163702.doc 16 201246004 共用。此使得有可能系統控制器之終端之數目減少幾乎一 半且減少板面積。此外’ 一架橋係提供用於在PCI_e I/F之 一路徑與USB 3.0 I/F之一路徑之間選擇性地切換，因而使 得有可能靈活處理一設計變更及類似物。 如上所述，根據本發明’在安裝諸如pci_e及USB 3.0之 具有不同於彼此之標準之兩個串列通訊介面之情況下，當 提供用於在PCI-e及USB 3.0之間選擇性地切換之一架橋 時’ PCI-e及USB 3.0在其等之間共用pIPE介面，從而使得 靈活處理一設計變更及類似物’減少終端之數目及減少一 板面積係可能的。 【圖式簡單說明】 圖1係展示具有根據本發明之一介面裝置之一資訊處理 設備之一組態實例之一方塊圖； 圖2係展示根據本發明之介面裝置之一組態實例之一方 塊圖； 圖3係展示配備一 PCI-e介面之一習知介面裝置之一組態 之一方塊圖；及 圖4係展示配備PCI-e介面及一 USB 3.0介面之一習知介 面裝置之一組態之一方塊圖》 【主要元件符號說明】 2 3 163702.doc 介面裝置 系統控制器 快速週邊組件互連架構之實體層介面 (PIPE)介面（I/F)架橋 201246004 4 快速週邊組件互連架構之實體層介面 (PIPE)介面（I/F) 5 CPU 6 記憶體 7 快速週邊組件互連（PCI-e)裝置 8 通用串列匯流排（USB)3.0裝置 21 快速週邊組件互連（PCI-e)控制器 22 通用串列匯流排（USB)3.0控制器 23 快速週邊組件互連架構之實體層介面 (PIPE)控制部分 24 内部快速週邊組件互連架構之實體層介面 (PIPE)介面（I/F) 25 内部快速週邊組件互連架構之實體層介面 (PIPE)介面（I/F) 31 快速週邊組件互連架構之實體層介面 (PIPE)-實體層（PHY)架橋 31a 並列-串列（P-S)轉換部分 31b 先進先出（FIFO) 31c 架橋控制部分 31d 先進先出（FIFO) 31e 先進先出（FIFO) 31f 先進先出（FIFO) 31g 先進先出（FIFO) 32 快速週邊組件互連（PCI-e)實體層（PHY)介 163702.doc • 18· 201246004 33 101 101a 102 103 103a 103b 103c 104 105 101a' 102' 103， 103a' 103b' 103c' 163702.doc 面（I/F) 通用串列匯流排（USB)3.0實體層（PHY)介 面（I/F) 系統控制器 快速週邊組件互連（PCI-e)控制器 快速週邊組件互連架構之實體層介面 (PIPE)介面（I/F)架橋 快速週邊組件互連架構之實體層介面 (PIPE)-實體層（PHY)架橋 並列-串列（P-S)轉換部分 先進先出（FIFO) 架橋控制部分 快速週邊組件互連（PCI-e)實體層（PHY)介 面（I/F) 快速週邊組件互連架構之實體層介面 (PIPE)介面（I/F) 通用串列匯流排（USB)3.0控制器 快速週邊組件互連架構之實體層介面 (PIPE)介面（I/F)架橋 快速週邊組件互連架構之實體層介面 (PIPE)-實體層（PHY)架橋 並列-串列（P-S)轉換部分 先進先出（FIFO) 架橋控制部分 -19- 201246004 104' 通用串列匯流排（USB)3.0實體層（PHY)介 面（I/F) 105' 快速週邊組件互連架構之實體層介面 (PIPE)介面（I/F) ACK1 匯流排使用許可信號 ACK2 匯流排使用許可信號 REQ1 匯流排使用請求信號 REQ2 匯流排使用請求信號 RX 差分信號 TX 差分信號 163702.doc •20·

Claims (1)

1. 201246004 七、申請專利範圍·· 一種介面裝置，其包括： 一第—串列通訊介面； 第一串列通訊介面，其具有等效於該第一串列通訊 介面之規格之—並列通訊介面之規格；及 控制器，其用於控制該第一串列通訊介面及該第二 串列通訊介面，其中 13其中提供該第一串列通訊介面及該第二串列通訊 "面之-架橋部分’且該架橋部分選擇性地切換該第一 串列通訊介面或該第二串列通訊介面經由該等並列通訊 介面之一者與該控制器之連接。 2. 如請求項1之介面裝置，其中 該控制器具有用於控制該第-串列通訊介面之一第一 控制器用於控制該第二串列通訊介面之一第二控制器 及用於將該第一控制器或該第二控制器連接至該並列通 訊介面之一連接控制部分。 3. 如請求項2之介面裝置，其令 ’控制部分根據來自該第一控制器或該第二控制 串=指令輸出用於切換該第-宰列通訊介面或該第二 串列通訊介面與該並列通訊介面之連接之 且該架橋部分基於自該連接控制部分輸出之該切二 列通丄串列通訊介面與該並 夕J通訊介面之連接。 4.如請求項1之介面裝置，其中 163702.doc 201246004 該架橋部分具有用於將該第一串列通訊介面或該第二 串列通訊介面之一串列信號及該並列通訊介面之一並列 信號轉換成彼此之一轉換部分。 5. —種布線板，其上安裝有如請求項1之介面裝置。 163702.doc