JP7052929B2 - 情報処理装置及び通信切替方法 - Google Patents

Description

この開示は、データバス、制御バス、割り込みバスの切り替えを行う情報処理装置及び通信切替方法に関するものである。

従来、複数のＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）及び複数の通信ポートから構成される情報処理装置における、ＣＰＵと通信ポートの組合せの切り替えを行う技術がある（例えば、特許文献１参照）。ＣＰＵボードは外部インタフェースを提供するキャリア基板と、そこに搭載される一枚又は二枚のＣＰＵ基板から構成される。ＣＰＵボードは例えば以下の（１）（２）のような目的に使用される。

（１）装置制御：ＣＰＵ基板を１枚搭載し、上位装置および装置内の各部位と通信を行うため、通信路を二系統必要とする。
（２）信号処理：並列に信号処理を行うためＣＰＵ基板を二枚搭載し、上位装置と処理データの送受信を行うため、各ＣＰＵが通信路を一系統ずつ必要とする。

ＣＰＵ基板には通信機能として２つのＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）コントローラである、ＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ）が搭載されている。ＬＡＮコントローラは、キャリア基板上に形成された、物理層(ＰＨＹ：Ｐｈｙｓｉｃａｌ Ｌａｙｅｒ)の機能が実装された回路である物理層デバイスを介して、ＬＡＮコネクタと接続することで通信機能を提供している。以下、物理層デバイスを単にＰＨＹと称する場合がある。

ＣＰＵ基板を二枚搭載し全てのＭＡＣを使用するには、キャリア基板上にＰＨＹ及びＬＡＮコネクタを四系統搭載する必要があるが、前述の装置制御、信号処理の目的においてはＣＰＵボードとして必要な通信路は二系統であり、三系統以上搭載することは機器の大型化やコストアップにつながる。

そのため、これら部品は二系統とすることが望ましい。この場合、ＣＰＵ基板のＭＡＣとキャリア基板のＰＨＹ間の接続が装置制御と信号処理で異なることから、
（ａ）目的に応じＭＡＣとＰＨＹ間の接続を切り替える。
（ｂ）目的に応じＭＡＣとＰＨＹ間の接続が異なる二種類のキャリア基板を用意する。
のいずれかが必要となる。（ｂ）に対し（ａ）はキャリア基板が１種類で済むことから経済的である。前述の特許文献１には、ＣＰＵと通信路の切り替えに関する技術が開示されている。

特開２０１２－１４３８０公報

特許文献１に記載の従来技術は、二つのＣＰＵと外部通信を切り替える仕組みを提供するものの、次の三つのバスを切り替える仕組みには言及されていないという課題がある。すなわち、ＭＡＣとＰＨＹ間の接続には、通信データを送受信するデータバスと、ＭＡＣからＰＨＹを制御するための制御バス、ＰＨＹからの割り込みをＣＰＵに通知するための割り込みバスの３種類のバスが必要であり、接続の変更にはこれらを同時に切り替える必要がある。

この開示は、上記のような課題を解消するためになされたもので、同じタイミングで、データバス切り替え、制御バス切り替え、割り込みバス切り替えを実施することが容易な情報処理装置及び通信切替方法を得ることを目的とする。

この開示に係る情報処理装置及び通信切替方法は、データバス（第２データバス）による第２物理層デバイスとの接続先を、第２ＬＡＮコントローラ及び第３ＬＡＮコントローラのいずれか一方に切り替え、第２物理層デバイスのデータバス（第２データバス）による接続先に応じて、第１ＬＡＮコントローラ及び第３ＬＡＮコントローラのいずれか一方が第２物理層デバイスへアクセスするように制御バスを切り替え、第２物理層デバイスのデータバス（第２データバス）による接続先に応じて、割り込みバスを切り替えて、第１ＣＰＵへの割り込み処理が、第１物理層デバイス及び第２物理層デバイスの両方から送られるか、第１物理層デバイスからのみ送られるかを第１ＣＰＵへ通知することを特徴とするものである。

以上のように、この開示によれば、第２物理層デバイスの第２データバスによる接続先に応じて、制御バス切り替え、割り込みバス切り替えを実施することで、データバス切り替え、制御バス切り替え、割り込みバス切り替えを同じタイミングで実施することが容易な情報処理装置及び通信切替方法を得ることができる。

実施の形態１に係る情報処理装置（ＣＰＵボード部分）の機能ブロック図である。 実施の形態１に係る情報処理装置（ＣＰＵボード部分）の機能ブロック図である。 実施の形態１に係る情報処理装置（ＣＰＵボード部分）の接続テーブルである。 実施の形態１に係る情報処理装置（ＣＰＵボード部分）のデータバス切替部の機能ブロック図である。 実施の形態１に係る情報処理装置（ＣＰＵボード部分）の制御バス切替部の機能ブロック図である。 実施の形態１に係る情報処理装置（ＣＰＵボード部分）の割り込みバス切替部の機能ブロック図である。 実施の形態１に係る情報処理装置（ＣＰＵボード部分）の割り込みバス切替部の機能ブロック図である。 実施の形態１に係る通信切替方法の処理ステップを示すフローチャートである。 実施の形態１に係る情報処理装置の機能ブロック図である。

実施の形態１．
以下、実施の形態１について図１から図９を用いて説明する。実施の形態１に係る情報処理装置については図１から図７、図９を用いて説明する。実施の形態１に係る通信切替方法は、図８及び図９を用いて説明する。実施の形態１に係る情報処理装置は、ＣＰＵボード１００、又は、装置制御用及び信号処理用としてＣＰＵボード１００が複数組み込まれた装置１１０を意味する。つまり、ＣＰＵボード１００のみを指す場合は、情報処理装置１００となり、装置制御用及び信号処理用としてＣＰＵボード１００（例えば、ＣＰＵボード１０１、ＣＰＵボード１０２）が複数組み込まれたものを指す場合は、情報処理装置１１０となる。

図１から図９において、第１ＣＰＵ基板１は、第１ＣＰＵ１０、第１ＬＡＮコントローラ１１（第１ＭＡＣ１１）、第２ＬＡＮコントローラ１２（第２ＭＡＣ１２）が形成されている。第２ＣＰＵ基板２は、第２ＣＰＵ２０、第３ＬＡＮコントローラ２１（第３ＭＡＣ２１）が形成されている。第２ＣＰＵ基板２は、図示するように、第４ＬＡＮコントローラ２２（第４ＭＡＣ２２）が形成されていてもよい。

図１から図９において、キャリア基板３は、外部と通信をするための第１物理層デバイス３０（第１ＰＨＹ３０）、及び、好ましくは第１ＬＡＮコネクタ３１、外部と通信をするための第２物理層デバイス３２（第２ＰＨＹ３２）、及び、好ましくは第２ＬＡＮコネクタ３３が形成されている。切替部４は、第１ＣＰＵ基板１及び第２ＣＰＵ基板２と第１物理層デバイス３０及び第２物理層デバイス３２との接続を切り替えるものである。切替部４は、データバス切替部４０、制御バス切替部４１、割り込みバス切替部４２を有している。切替部４は、図示するようにキャリア基板３に形成してもよい。第１データバス５は、第１物理層デバイス３０と第１ＬＡＮコントローラ１１とを接続するものである。第２データバス６は、第２物理層デバイス３０と、第２ＬＡＮコントローラ１２及び第３ＬＡＮコントローラ２１のいずれか一方とを接続するものである。制御バス７、割り込みバス８については後述する。

図１は、実施の形態１に係る情報処理装置（ＣＰＵボード１００）の機能ブロック図である。図２は、同じく、実施の形態１に係る情報処理装置（ＣＰＵボード１００）の機能ブロック図であり、切替部４の好適な内部構成の例を示している。ＣＰＵボード１００は、二枚のＣＰＵ基板である第１ＣＰＵ基板１及び第２ＣＰＵ基板２、キャリア基板３から構成されている。つまり、ＣＰＵボード１００は、ＣＰＵ基板（第１ＣＰＵ基板１及び第２ＣＰＵ基板２）とキャリア基板３との二種類の基板の組み合わせで構成されている。

実施の形態１に係る情報処理装置（ＣＰＵボード１００）において、第１ＣＰＵ基板１は、ＣＰＵ（第１ＣＰＵ１０）及びＬＡＮ通信の制御を行うＬＡＮコントローラ（第１ＭＡＣ１１、第２ＭＡＣ１２）を搭載している。第２ＣＰＵ基板２は、ＣＰＵ（第２ＣＰＵ２０）及びＬＡＮ通信の制御を行うＬＡＮコントローラ（第３ＭＡＣ２１、第４ＭＡＣ２２）を搭載している。キャリア基板３は、外部とのＬＡＮ通信を行う物理層デバイス（第１ＰＨＹ３０、第２ＰＨＹ３２）およびＬＡＮコネクタ（第１ＬＡＮコネクタ３１、第２ＬＡＮコネクタ３３）を搭載している。

実施の形態１では、一つのキャリア基板３と一つ以上のＣＰＵ基板（前述の第１ＣＰＵ基板１のみ場合）とを組み合わせたものが一つのＣＰＵボード１００となる場合も含んでいる。この場合、つまり、第２ＣＰＵ基板２の実装されていない場合については後述する。まずは、図１及び図２に示すＣＰＵボード１００が、一つのキャリア基板３と二つのＣＰＵ基板（第１ＣＰＵ基板１、第２ＣＰＵ基板２）を組み合わせたものである場合を代表的な例として説明する。ＣＰＵ基板には２つのＭＡＣを搭載しており、図１及び図２ではＣＰＵボード１００に２つのＣＰＵ基板を搭載することからＬＡＮコントローラ（ＭＡＣ）は、第１ＭＡＣ１１、第２ＭＡＣ１２、第３ＭＡＣ２１、第４ＭＡＣ２２の計４つとなる。キャリア基板３は、物理層デバイスおよびＬＡＮコネクタを二系統（第１ＰＨＹ３０及び第１ＬＡＮコネクタ３１の系統、第２ＰＨＹ３２及び第２ＬＡＮコネクタ３３の系統）搭載している。よって、ＣＰＵ基板の持つＬＡＮコントローラ（ＭＡＣ）とキャリア基板３の物理層デバイスを接続することで、ＣＰＵボード１００は最大２ポートのＬＡＮ通信を行うことができる。

実施の形態１に係る情報処理装置（ＣＰＵボード１００）において、切替部４は、外部とＬＡＮ通信を行うための複数の物理層デバイス（ＰＨＹ）と、物理層デバイス（ＰＨＹ）を介して外部とのＬＡＮ通信を行うＬＡＮコントローラ（ＭＡＣ）との間を接続するための回路である。ＬＡＮコントローラ‐物理層デバイス間（ＭＡＣ‐ＰＨＹ間）は、通信データの入出力を行うデータバス（第１データバス５、第２データバス６）、物理層デバイス（第１ＰＨＹ３０、第２ＰＨＹ３２）を制御するための制御バス７、物理層デバイス（第１ＰＨＹ３０、第２ＰＨＹ３２）からＣＰＵ（第１ＣＰＵ１０、第２ＣＰＵ２０）に対して、割り込み処理を要求するための割り込みバス８の三系統のバス接続がある。図１及び図２において、データバス（第１データバス５、第２データバス６）は太い実線で示し、制御バス７は太い実線に比して細い実線で示し、割り込みバス８は太い実線に比して細い破線で示している。

図１及び図２に示すように、切替部４は、第１ＣＰＵ基板１の第１ＭＡＣ１１及び第２ＭＡＣ１２、第２ＣＰＵ基板２の第３ＭＡＣ２１の計３つのＬＡＮコントローラ（ＭＡＣ）と、キャリア基板３の第１ＰＨＹ３０又は第２ＰＨＹ３２の間の接続を切り替える機能を有するものである。詳しくは、切替部４は、第２データバス６、制御バス７、割り込みバス８の切り替えは、同じ選択信号を受けたことをトリガとして実施するものである。切替部４の一部であるデータバス切替部４０、制御バス切替部４１、割り込みバス切替部４２を次に図を用いて説明する。なお、切替部４は、例えば、キャリア基板３に搭載されている。

図２において、データバス切替部４０は、第２データバス６による第２物理層デバイス３２との接続先を、第２ＬＡＮコントローラ１２及び第３ＬＡＮコントローラ２１のいずれか一方に切り替えるものである。制御バス切替部４１は、第２物理層デバイス３２の第２データバス６による接続先に応じて、第１ＬＡＮコントローラ１１及び第３ＬＡＮコントローラ２１のいずれか一方が第２物理層デバイス３２へアクセスするように制御バス７を切り替えるものである。割り込みバス切替部４２は、第２物理層デバイス３２の第２データバス６による接続先に応じて、割り込みバス８を切り替えて、第１ＣＰＵ１０への割り込み処理が、第１物理層デバイス３０及び第２物理層デバイス３２の両方から送られるか、第１物理層デバイス３０からのみ送られるかを第１ＣＰＵ１０へ通知するものである。なお、第２物理層デバイス３２の第２データバス６による接続先とは、例えば、後述する図３に示すＬＡＮコントローラ‐物理層デバイス間（ＭＡＣ‐ＰＨＹ間）の接続と選択信号の対応例を示す接続テーブルを参照することを意味している。

図２において、詳しくは、切替部４は、ＣＰＵ側データポート３４と物理層側データバス３５の間の第２データバス６の接続を切り替えるためのデータバス切替部４０、ＣＰＵ側制御ポート３６と物理層側制御バス３７の間の制御バス７を切り替えるための制御バス切替部４１、ＣＰＵ側割り込みポート３８と物理層側割り込みバス３９の間の割り込みバス８を切り替えるための割り込みバス切替部４２を持つ。なお、ポートやバスの一部の構成は、図１にも図示している。

実施の形態１に係る情報処理装置（ＣＰＵボード１００）は、図示するように、選択信号を生成する切替制御部９をさらに備えてもよい。つまり、データバス切替部４０、制御バス切替部４１、割り込みバス切替部４２の三つに対し、接続先を選択するための切替制御部９及び選択信号を実施の形態１に係る情報処理装置（ＣＰＵボード１００）は有していてもよい。切替制御部９は、第１ＣＰＵ１０からの指示により選択信号を出力し、ＬＡＮコントローラ‐物理層デバイス間（ＭＡＣ‐ＰＨＹ間）の接続の切り替えを各切替部（データバス切替部４０、制御バス切替部４１、割り込みバス切替部４２）に通知する（指示する）。例えば、選択信号は、切替制御部９が第１信号又は第２信号として切替部４へ送られるものが考えられる。本願では、第１信号を「０」とし、第２信号を「１」として説明を行う。

切替制御部９は、第１ＣＰＵ１０からの指示（指示信号）により、「０」又は「１」（第１信号又は第２信号）の選択信号を生成するものである。図２において、指示信号の流れは、データバスの太い実線に比して細い点線（第１ＣＰＵ１０から切替制御部９へ向かうもの）で示している。つまり、この細い点線は、図２の割り込みバス８を示す細い破線に対して、ピッチが細かいといえる。なお、図２において、切替制御部９からデータバス切替部４０へ向かう細い点線は、切替制御部９からデータバス切替部４０へ送られる選択信号を示し、切替制御部９から制御バス切替部４１へ向かう細い点線は、切替制御部９から制御バス切替部４１へ送られる選択信号を示し、切替制御部９から割り込みバス切替部４２へ向かう細い点線は、切替制御部９から割り込みバス切替部４２へ送られる選択信号を示している。

図３は、ＬＡＮコントローラ‐物理層デバイス間（ＭＡＣ‐ＰＨＹ間）の接続と選択信号の対応例を示す接続テーブルである。図３のテーブルにおいて、行はＬＡＮコントローラ（ＭＡＣ）を示し、列は選択信号を示している。全体では接続先や接続状況の対応例を示している。切替制御部９は、図示するようにキャリア基板３に形成してもよい。もちろん、切替部４及び切替制御部９の少なくとも一方が、キャリア基板３に形成されていてもよい。

詳しくは、次の通りとなる。第１ＣＰＵ基板１がＬＡＮ通信ポートを２つ使用する、すなわち第１ＣＰＵ基板１の第１ＭＡＣ１１と第２ＭＡＣ１２をそれぞれ第１ＰＨＹ３０、第２ＰＨＹ３２に接続する場合、切替制御部９は選択信号「０」（第１信号）を出力する。一方、第１ＣＰＵ基板１と第２ＣＰＵ基板２それぞれ１ポートずつＬＡＮ通信ポートを使用する、すなわち第１ＣＰＵ基板１の第１ＭＡＣ１１と第１ＰＨＹ３０、第２ＣＰＵ基板２の第３ＭＡＣ２１と第２ＰＨＹ３２を接続する場合、切替制御部９は選択信号「１」（第２信号）を出力する。

例えば、第１ＣＰＵ基板１と第２ＣＰＵ基板２の間にＬＡＮによる通信以外に、互いにＣＰＵ（第１ＣＰＵ１０と第２ＣＰＵ２０と）が通信可能な通信路をキャリア基板３に設けておき、その通信路を使用して第１ＣＰＵ１０が第２ＣＰＵ２０にアクセスするなどの方法を用いて、第１ＣＰＵ１０が、第２ＣＰＵ基板２の実装の有無を確認する。このように、第１ＣＰＵ１０が、第２ＣＰＵ基板２の実装の有無を確認し、実装されていなければ選択信号として０を選択し、第１ＣＰＵ基板１がＬＡＮ通信ポートをすべて使用できるようにし、第２ＣＰＵ基板２が実装されていれば、選択信号として「１」を選択し、第１ＣＰＵ基板１と第２ＣＰＵ基板２どちらもＬＡＮ通信ポートを１ポート使用できるようにする。この組合せは目的に応じて他の組合せとしてもよい。つまり、第２ＣＰＵ基板２が実装されていると確認できた場合は、必要に応じて、選択信号「０」又は選択信号「１」を生成してもよい。

換言すると、実施の形態１に係る情報処理装置（ＣＰＵボード１００）は、第１ＣＰＵ基板１と、キャリア基板３と、第１ＣＰＵ基板１及び外部基板（実装、非実装の選択が可能なもの）と第１第１ＰＨＹ３０及び第２ＰＨＹ３２との接続を切り替える切替部４とを備え、第１ＰＨＹ３０は、第１ＭＡＣ１１と第１データバス５で接続され、外部基板として、第２ＣＰＵ基板２が接続されたときに、これまで説明した切替部４（データバス切替部４０、制御バス切替部４１、割り込みバス切替部４２）の動作が行われるものといえる。もちろん、この構成においても、切替制御部９を備えていてもよい。

続いて、三系統のバスであるデータバス切替部４０、制御バス切替部４１、割り込みバス切替部４２について説明する。データバス切替部４０、制御バス切替部４１、割り込みバス切替部４２は、それぞれ切替制御部９からの選択信号により、図３に対応して各バスである第２データバス６、制御バス７、割り込みバス８の接続を切り替えるものである。

データバス切替部４０の構成を図４に示す。なお、データバス切替部４０において第１データバス５は、外部に形成してもよい。図４に示すように、データバス切替部４０は、選択信号「０」（第１信号）を受けたとき、データバス用スイッチ４００を第２データバス６が第２物理層デバイス３２と第２ＬＡＮコントローラ１２とを接続状態にし、選択信号「１」（第２信号）を受けたとき、データバス用スイッチ４００を第２データバス６が第２物理層デバイス３２と第３ＬＡＮコントローラ２１とを接続状態にするものである。データバス用スイッチ４００は、選択信号を受けた時点で所望の側に配置されている場合は動作しないことになるがこれも便宜上、切り替えに含める。

さらに、データバス切替部４０では選択信号により図３に対応した接続の切り替えを行うことに加え、バッファ４０１による信号品質の改善を行ってもよい。ＬＡＮ通信の通信速度が１Ｇｂｐｓを超える場合、データ通信が高速であることからデータバス（第１データバス５、第２データバス６）は、一般に差動信号を用いた高速シリアル伝送が使用される。このとき、コネクタを介してＣＰＵ基板（第１ＣＰＵ基板１、第２ＣＰＵ基板２）とキャリア基板３との間が接続されるほか、スイッチによるバスの切替を行うため信号品質の劣化が発生しうる。そこで、図４に示すように、データバス切替部４０ではバッファ４０１をデータバス（第１データバス５、第２データバス６）に挿入し、ＭＡＣ－ＰＨＹ間のコネクタや切り替えスイッチにより劣化した信号を改善することで、信号品質を確保することができる。なお、データバス切替部４０において第１データバス５に形成されたバッファ４０１は、第１データバス５と共に外部に形成してもよい。

制御バス切替部４１の構成を図５に示す。図５に示すように、制御バス切替部４１は、選択信号「０」（第１信号）を受けたとき、三つのバススイッチのうち、制御バス用スイッチ４０３、制御バス用スイッチ４０４を第１ＬＡＮコントローラ１１が第２物理層デバイス３２へアクセスするように切り替え、選択信号「１」（第２信号）を受けたとき、三つのバススイッチのうち、制御バス用スイッチ４０３、制御バス用スイッチ４０４を第３ＬＡＮコントローラ２１が第２物理層デバイス３２へアクセスするように切り替えるものである。いずれの場合でも、制御バス用スイッチ４０２は、常に選択されるため、選択信号を接続せずにイネーブル信号へ「１」を入力する。

図５に示すように、制御バス７は第１ＭＡＣ１１又は第３ＭＡＣ２１を介して第１ＣＰＵ１０又は第２ＣＰＵ２０からＰＨＹ（第１ＰＨＹ３０、第２ＰＨＹ３２）のレジスタ操作を行うことによりＰＨＹの動作を制御するためのバスであり、第２ＰＨＹ３２は切り替えに応じて第１ＣＰＵ基板１と第２ＣＰＵ基板２のいずれか片方からアクセスされる。切り替えには、先のバススイッチである制御バス用スイッチ４０２、４０３、４０４を使用し、制御バス用スイッチ４０３と制御バス用スイッチ４０４を排他的に選択にすることで切り替えを行う。

これらの制御バス用スイッチ４０２、４０３、４０４は電圧変換機能を備え、オープンドレインに対応したものを使用する。そのため、ＣＰＵ基板（第１ＣＰＵ基板１、第２ＣＰＵ基板２）とキャリア基板３でＩ／Ｏ電圧が異なっていてもよい。また、オープンドレインであることから、切り替え後の制御バス信号をＷｉｒｅｄ－ＯＲして、第２ＰＨＹ３２に接続することができる。なお、Ｗｉｒｅｄ－ＯＲは、複数の出力信号を結線した論理ＯＲである。

割り込みバス切替部４２の構成を図６及び図７に示す。図７の構成は後述する。図６に示すように、割り込みバス切替部４２は、選択信号「０」（第１信号）を受けたとき、割り込みバス用スイッチ４０５を制御して、第１ＣＰＵ１０への割り込み処理が、第１物理層デバイス３０及び第２物理層デバイス３２の両方からであると第１ＣＰＵ１０へ通知し、選択信号「１」（第２信号）を受けたとき、割り込みバス用スイッチ４０５を制御して、第１ＣＰＵ１０への割り込み処理が、第１物理層デバイス３０のみであると第１ＣＰＵ１０へ通知するものである。第１ＣＰＵ１０への割り込み処理が第１物理層デバイス３０のみとは、第２物理層デバイス３２からの第１ＣＰＵ１０への割り込み処理はないという意味であり、第２物理層デバイス３２以外から第１ＣＰＵ１０への割り込み処理が第１物理層デバイス３０からのものに限るという意味ではない。

なお、第２ＣＰＵ２０への割り込み処理は、第２物理層デバイス３２のみであるが、割り込みバス切替部４２は、選択信号「０」（第１信号）を受けたとき、第２データバスが接続されていないので、割り込み処理なしと通知する。一方、割り込みバス切替部４２は、選択信号「１」（第２信号）を受けたとき、第２データバスが接続されているので、割り込み処理ありと通知する。もちろん、割り込み処理なしの場合は通知をしないことも考えられる。

割り込みバス用スイッチ４０５は、図６や図７の構成を例示しており、図７は、割り込みバス切替部４２の異なる構成例であり、割り込みバス切替部４２は図７のように構成してもよい。図６では複数のＰＨＹ（第１ＰＨＹ３０、第２ＰＨＹ３２）からの割り込みバスの論理和をとったものを切り替えているが、図７では切り替えた信号の論理和をとってＣＰＵ（第１ＣＰＵ、第２ＣＰＵ）へ出力する。

割り込みバス８は、ＰＨＹ（第１ＰＨＹ３０、第２ＰＨＹ３２）からＣＰＵ（第１ＣＰＵ１０、第２ＣＰＵ２０）に対して、ＬＡＮコネクタ（第１ＬＡＮコネクタ３１、第２ＬＡＮコネクタ３３）に接続されるケーブルの接続状態の変化等を通知し、それに応じた割り込み処理の実施を要求するために使用する。例えば、ケーブルが接続されたことが、ＣＰＵ（第１ＣＰＵ１０、第２ＣＰＵ２０）に通知されると、ＣＰＵ（第１ＣＰＵ１０、第２ＣＰＵ２０）は通信を開始できるように自身を設定する。図３で選択信号を「０」とした場合、第１ＰＨＹ３０、第２ＰＨＹ３２の両方の割り込みを第１ＣＰＵ１０に通知するため、割り込み信号は切り替えではなく第１ＰＨＹ３０からの割り込みバスと第２ＰＨＹ３２からの割り込みバスの論理和を用いる。

本願では、割り込み処理は、不定期なもの以外に、予め定められた周期で実施されるものも含んでいるとする。つまり、本願の割り込み処理は、ポーリング（ｐｏｌｌｉｎｇ）処理と読み替えてもよい。単に、ポーリング処理をポーリングと呼んでもよい。よって、割り込みバス８、ＣＰＵ側割り込みポート３８、物理層側割り込みバス３９、割り込みバス用スイッチ４５は、それぞれ、ポーリングバス８、ＣＰＵ側ポーリングポート３８、物理層側ポーリングバス３９、ポーリングバス用スイッチ４５と読み替えることができる。

次に、実施の形態１に係る通信切替方法について図８を用いて説明する。実施の形態１に係る通信切替方法は、実施の形態１に係る情報処理装置の切替部４、又は、切替部４及び切替制御部９（第１ＣＰＵ１０を含む場合もあり）の動作（処理ステップ）に係る方法である。そのため、実施の形態１に係る通信切替方法は、実施の形態１に係る情報処理装置の切替部４、又は、切替部４及び切替制御部９（第１ＣＰＵ１０を含む場合もあり）で説明したものは、実施の形態２では省略する場合がある。また、実施の形態１に係る情報処理装置で説明した内容を、実施の形態１に係る通信切替方法へ適用することも可能である。

すなわち、実施の形態１に係る通信切替方法は、第１ＣＰＵ基板１及び第２ＣＰＵ基板２と、第１ＰＨＹ３０及び第２ＰＨＹ３２との、接続を切り替えるものであるといえる。図８のフローチャートに示す処理ステップは、実施の形態１に係る通信切替方法の基本的な処理ステップである、データバス切替ステップ（ＳＴＥＰ１１）、制御バス切替ステップ（ＳＴＥＰ１２）、割り込みバス切替ステップ（ＳＴＥＰ１３）を示している。実施の形態１に係る通信切替方法は、データバス切替ステップ、制御バス切替ステップ、割り込みバス切替ステップを、同じトリガで実施することを特徴とするものである。このトリガの処理ステップをＳＴＥＰ１として図８に記載している。ここでいうトリガとは、第２データバス６による第２物理層デバイス３２との接続先を、第２ＬＡＮコントローラ１２又は第３ＬＡＮコントローラ２１のいずれかにするかという情報（第２ＬＡＮコントローラ１２及び第３ＬＡＮコントローラ２１の切替情報）である。この切替情報の取得又は決定がトリガとなる。

図示は省略するが、好ましくは、実装確認ステップ（ＳＴＥＰ０）及び切替制御ステップ（ＳＴＥＰ１）を実施の形態１に係る通信切替方法が備えていてもよい。実装確認ステップ及び切替制御ステップは、図８に示す基本的な処理ステップの説明の後で説明する。切替制御ステップ（ＳＴＥＰ１）は、図８に示すトリガの処理ステップの一例のため、同じＳＴＥＰ１の処理ステップ名としている。

図８において、データバス切替ステップは、データバス切替部４０が第２データバス６による第２ＰＨＹ３２との接続先（図３）を、第２ＭＡＣ１２及び第３ＭＡＣ２１のいずれか一方に切り替える処理ステップである。制御バス切替ステップは、制御バス切替部４１が第２ＰＨＹ３２の第２データバス６による接続先（図３）に応じて、第１ＭＡＣ１１及び第３ＭＡＣ２１のいずれか一方が第２ＰＨＹ３２へアクセスするように制御バス７を切り替える処理ステップである。割り込みバス切替ステップは、割り込みバス切替部４２が第２ＰＨＹ３２の第２データバス６による接続先（図３）に応じて、割り込みバス８を切り替えて、第１ＣＰＵ１０への割り込み処理が、第１ＰＨＹ３０及び第２ＰＨＹ３２の両方から送られるか、第１ＰＨＹ３０からのみ送られるかを第１ＣＰＵ１０へ通知する処理ステップである。第２ＣＰＵ２０への割り込み処理については、実施の形態１に係る情報処理装置の割り込みバス切替部４２に関する説明で行った通りである。

実施の形態１に係る通信切替方法において、データバス切替ステップ、制御バス切替ステップ、割り込みバス切替ステップを、同じトリガで実施するための一例として、切替制御ステップを説明する。切替制御ステップは、ＳＴＥＰ１１、ＳＴＥＰ１２、ＳＴＥＰ１３の前段の処理ステップに当たるため、ＳＴＥＰ１といえる。すなわち、切替制御ステップは、データバス切替ステップ、制御バス切替ステップ、割り込みバス切替ステップの実施よりも前のタイミングで、データバス切替ステップにおける接続先を決定するトリガである第１信号及び第２信号（選択信号）を切替制御部９が生成するものである。詳しくは、切替制御ステップは、第２データバス６が第２ＰＨＹ３２と第２ＭＡＣ１２とを接続状態にする指示である第１信号、又は、第２データバス６が第２ＰＨＹ３２と第３ＭＡＣ２１とを接続状態にする指示である第２信号を切替制御部９が生成するものである。

実施の形態１に係る通信切替方法において、切替制御ステップ（ＳＴＥＰ１）の実施よりも前のタイミングで、第１ＣＰＵ１０が、第２ＣＰＵ基板２の実装の有無を確認する実装確認ステップ（ＳＴＥＰ０）をさらに備えていてもよい。実装確認ステップは、切替制御ステップよりも前の処理ステップであり、切り替えの前段階の処理ステップであることから、ＳＴＥＰ０といえる。実装確認ステップが第２ＣＰＵ基板２の実装の有無を確認するため、切替制御ステップでは、実装確認ステップで第２ＣＰＵ基板２が実装されていないと確認できた場合、第１信号（選択信号「０」）のみを生成すればよい。一方、実装確認ステップで第２ＣＰＵ基板２が実装されていると確認できた場合は、切替制御ステップは必要に応じて、第１信号（選択信号「０」）又は第２信号（選択信号「１」）を生成すればよい。

このように、実施の形態１に係る情報処理装置（切替部４）及び通信切替方法により、ＭＡＣ（ＬＡＮコントローラ）とＰＨＹ（物理層デバイス）間の通信に必要な第２データバス６、制御バス７、割り込みバス８の三つのバスを同時に切り替えることが容易である。ＣＰＵ基板（第１ＣＰＵ基板１、第２ＣＰＵ基板２）とキャリア基板３との組み合わせを目的に応じて組み替えた場合でもＬＡＮ通信ポートを効率的に使用することができる。ＣＰＵ基板の数量を可変とすることで、多くの処理性能が必要な場合は２つのＣＰＵ基板、そうでない場合は１つのＣＰＵ基板を搭載する、といったように必要に応じたハードウェア構成を実現することができる。詳しくは図９を用いて説明する。

図９は、実施の形態１に係る情報処理装置（通信切替方法）を適用した信号処理装置であるＣＰＵボード１１０（ＣＰＵボード１０１、ＣＰＵボード１０２）の一例である。図９において、ＣＰＵボード１０１は、ＣＰＵボード１００そのものである。ＣＰＵボード１０２は、第２ＣＰＵ基板２が非搭載（非実装）であるＣＰＵボード１０１（ＣＰＵボード１００）に相当する。スイッチングハブ１０３は、ＣＰＵボード１０１とＣＰＵボード１０２との間で相互に通信できるよう接続し、通信中継を行うものである。スイッチングハブ１０３は、それぞれ、ＣＰＵボード１０１の第１ＬＡＮコネクタ３１、ＣＰＵボード１０１の第２ＬＡＮコネクタ３３、ＣＰＵボード１０２の第２ＬＡＮコネクタ３３と接続されている。ＣＰＵボード１０２の第１ＬＡＮコネクタ３１は、上位装置と接続されている。

図９に示すものは、前述の通り、情報処理装置１１０の一例であり、ＣＰＵ基板（第１ＣＰＵ基板１）を一つ搭載した装置制御用ＣＰＵボード１０２と、ＣＰＵ基板（第１ＣＰＵ基板１、第２ＣＰＵ基板２）を２つ搭載した信号処理用ＣＰＵボード１０１の二種類の情報処理装置１１０から構成される。装置制御用ＣＰＵボード１０２は、一つのＣＰＵ（第１ＣＰＵ１０）が上位装置との通信と信号処理用ＣＰＵボード１０１との通信の２つのＬＡＮ通信を行う。信号処理用ＣＰＵボード１０１は２つのＣＰＵ（第１ＣＰＵ１０、第２ＣＰＵ２０）で信号処理を行い、処理結果を各ＣＰＵ基板（第１ＣＰＵ基板１、第２ＣＰＵ基板２）からＬＡＮ通信により、スイッチングハブ１０３経由で、装置制御用ＣＰＵボード１０２に伝送する。

図９の構成は、ＣＰＵ基板（第１ＣＰＵ基板１、第２ＣＰＵ基板２）とキャリア基板３との二種類の基板と切替部４の切り替えのみでも実現できるため、装置制御用ＣＰＵボード１０２と信号処理用ＣＰＵボード１０１を別々に用意する場合に比べて低コストで実現することができる。切替部４を構成する回路はデータバス（第１データバス５、第２データバス６）に使用するバッファ４０１を除き、基板上のほかの機能を実現するために用いるＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのプログラマブルロジックに合わせて実装することで、少ない追加部品で実現することが可能である。データバス（第１データバス５、第２データバス６）に使用するバッファ４０１も高速シリアル伝送に対応した一般的なＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）でよい。

以上、実施の形態１に係る情報処理装置及び通信切替方法によれば、ＭＡＣ（ＬＡＮコントローラ）とＰＨＹ（物理層デバイス）と間の通信に必要となる三つのバスを同時に切り替える切替部を有するキャリア基板に設け、ＣＰＵ基板の搭載枚数に応じてＭＡＣ（ＬＡＮコントローラ）とＰＨＹ（物理層デバイス）と間の接続を切り替えることで、ＣＰＵボードに応じた最適なＬＡＮ通信ポートの構成を実現する。これによって、目的に応じＭＡＣ（ＬＡＮコントローラ）とＰＨＹ（物理層デバイス）と間の接続が異なる二種類のキャリア基板を用意する必要がなくなるため、装置のコストダウンを実現することができる。なお、実施の形態１に係る情報処理装置及び通信切替方法は、前述の通り、目的に応じＭＡＣとＰＨＹ間の接続の切り替えに関するものであり、ＭＡＣとＰＨＹ間の三種類のバスを同時に切り替えることも容易である。

１ 第１ＣＰＵ基板、
１０ 第１ＣＰＵ、１１ 第１ＬＡＮコントローラ（第１ＭＡＣ）、
１２ 第２ＬＡＮコントローラ（第２ＭＡＣ）、
２ 第２ＣＰＵ基板、
２０ 第２ＣＰＵ、２１ 第３ＬＡＮコントローラ（第３ＭＡＣ）、
２２ 第４ＬＡＮコントローラ（第４ＭＡＣ）、
３ キャリア基板、
３０ 第１物理層デバイス（第１ＰＨＹ）、３１ 第１ＬＡＮコネクタ、
３２ 第２物理層デバイス（第２ＰＨＹ）、３３ 第２ＬＡＮコネクタ、
３４ ＣＰＵ側データポート、３５ 物理層側データバス、
３６ ＣＰＵ側制御ポート、３７ 物理層側制御バス、
３８ ＣＰＵ側割り込みポート、３９ 物理層側割り込みバス、
４ 切替部、
４０ データバス切替部、４１ 制御バス切替部、４２ 割り込みバス切替部、
４００ データバス用スイッチ、４０１ バッファ、
４０２ 制御バス用スイッチ（バススイッチ）、
４０３ 制御バス用スイッチ（バススイッチ）、
４０４ 制御バス用スイッチ（バススイッチ）、４０５ 割り込みバス用スイッチ、
５ 第１データバス、６ 第２データバス、７ 制御バス、８ 割り込みバス、
９ 切替制御部、
１００ ＣＰＵボード、１０１ ＣＰＵボード、１０２ ＣＰＵボード、
１０３ スイッチングハブ、１１０ 信号処理装置。

Claims (11)

1. 第１ＣＰＵ、第１ＬＡＮコントローラ、第２ＬＡＮコントローラが形成された第１ＣＰＵ基板と、第２ＣＰＵ、第３ＬＡＮコントローラが形成された第２ＣＰＵ基板と、外部と通信をするための第１物理層デバイス、外部と通信をするための第２物理層デバイスが形成されたキャリア基板と、前記第１ＣＰＵ基板及び前記第２ＣＰＵ基板と前記第１物理層デバイス及び前記第２物理層デバイスとの接続を切り替える切替部とを備え、
   前記第１物理層デバイスは、前記第１ＬＡＮコントローラと第１データバスで接続され、
   前記切替部は、第２データバスによる前記第２物理層デバイスとの接続先を、前記第２ＬＡＮコントローラ及び前記第３ＬＡＮコントローラのいずれか一方に切り替えるデータバス切替部と、前記第２物理層デバイスの前記第２データバスによる接続先に応じて、前記第１ＬＡＮコントローラ及び前記第３ＬＡＮコントローラのいずれか一方が前記第２物理層デバイスへアクセスするように制御バスを切り替える制御バス切替部と、前記第２物理層デバイスの前記第２データバスによる接続先に応じて、割り込みバスを切り替えて、前記第１ＣＰＵへの割り込み処理が、前記第１物理層デバイス及び前記第２物理層デバイスの両方から送られるか、前記第１物理層デバイスからのみ送られるかを前記第１ＣＰＵへ通知する割り込みバス切替部とを有し、
   前記切替部は、前記第２データバス、前記制御バス、前記割り込みバスの切り替えは、同じ選択信号を受けたことをトリガとして実施することを特徴とする情報処理装置。
2. 第１ＣＰＵ、第１ＬＡＮコントローラ、第２ＬＡＮコントローラが形成された第１ＣＰＵ基板と、外部と通信をするための第１物理層デバイス、外部と通信をするための第２物理層デバイスが形成されたキャリア基板と、前記第１ＣＰＵ基板及び外部基板と前記第１物理層デバイス及び前記第２物理層デバイスとの接続を切り替える切替部とを備え、前記第１物理層デバイスは、前記第１ＬＡＮコントローラと第１データバスで接続され、前記切替部は、データバス切替部、制御バス切替部、割り込みバス切替部を有し、
   前記外部基板として、第２ＣＰＵ、第３ＬＡＮコントローラが形成された第２ＣＰＵ基板が接続されたとき、
   前記データバス切替部は、第２データバスによる前記第２物理層デバイスとの接続先を、前記第２ＬＡＮコントローラ及び前記第３ＬＡＮコントローラのいずれか一方に切り替え、
   前記制御バス切替部は、前記第２物理層デバイスの前記第２データバスによる接続先に応じて、前記第１ＬＡＮコントローラ及び前記第３ＬＡＮコントローラのいずれか一方が前記第２物理層デバイスへアクセスするように制御バスを切り替え、
   前記割り込みバス切替部は、前記第２物理層デバイスの前記第２データバスによる接続先に応じて、割り込みバスを切り替えて、前記第１ＣＰＵへの割り込み処理が、前記第１物理層デバイス及び前記第２物理層デバイスの両方からか、前記第１物理層デバイスからのみかを前記第１ＣＰＵへ通知し、
   前記切替部は、前記第２データバス、前記制御バス、前記割り込みバスの切り替えは、同じ選択信号を受けたことをトリガとして実施することを特徴とする情報処理装置。
3. 前記選択信号を生成する切替制御部をさらに備え、前記選択信号は、前記切替制御部が第１信号又は第２信号として前記切替部へ送られるものであることを特徴とする請求項１又は請求項２に記載の情報処理装置。
4. 前記データバス切替部は、前記第１信号を受けたとき、データバス用スイッチを、前記第２データバスによる前記第２物理層デバイスの接続先が前記第２ＬＡＮコントローラであるように切り替え、前記第２信号を受けたとき、前記データバス用スイッチを、前記第２データバスによる前記第２物理層デバイスの接続先が前記第３ＬＡＮコントローラであるように切り替えることを特徴とする請求項３に記載の情報処理装置。
5. 前記制御バス切替部は、前記第１信号を受けたとき、制御バス用スイッチを前記第１ＬＡＮコントローラが前記第２物理層デバイスへアクセスするように切り替え、前記第２信号を受けたとき、前記制御バス用スイッチを前記第３ＬＡＮコントローラが前記第２物理層デバイスへアクセスするように切り替えることを特徴とする請求項３又は請求項４に記載の情報処理装置。
6. 前記割り込みバス切替部は、前記第１信号を受けたとき、割り込みバス用スイッチを制御して、前記第１ＣＰＵへの割り込み処理が、前記第１物理層デバイス及び前記第２物理層デバイスの両方からであると前記第１ＣＰＵへ通知し、前記第２信号を受けたとき、前記割り込みバス用スイッチを制御して、前記第１ＣＰＵへの割り込み処理が、前記第１物理層デバイスのみであると前記第１ＣＰＵへ通知することを特徴とする請求項３から請求項５のいずれか１項に記載の情報処理装置。
7. 前記切替制御部は、前記第１ＣＰＵからの指示により前記選択信号を生成することを特徴とする請求項３から請求項６のいずれか１項に記載の情報処理装置。
8. 前記切替部及び前記切替制御部の少なくとも一方は、前記キャリア基板に形成されていることを特徴とする請求項３から請求項７のいずれか１項に記載の情報処理装置。
9. 第１ＣＰＵ、第１ＬＡＮコントローラ、第２ＬＡＮコントローラが形成された第１ＣＰＵ基板、及び、第２ＣＰＵ、第３ＬＡＮコントローラが形成された第２ＣＰＵ基板と、
   外部と通信をするための第１物理層デバイス、及び、外部と通信をするための第２物理層デバイスとの、
   接続を切り替える通信切替方法において、
   第２データバスによる前記第２物理層デバイスとの接続先を、前記第２ＬＡＮコントローラ及び前記第３ＬＡＮコントローラのいずれか一方に切り替えるデータバス切替ステップと、前記第２物理層デバイスの前記第２データバスによる接続先に応じて、前記第１ＬＡＮコントローラ及び前記第３ＬＡＮコントローラのいずれか一方が前記第２物理層デバイスへアクセスするように制御バスを切り替える制御バス切替ステップと、前記第２物理層デバイスの前記第２データバスによる接続先に応じて、割り込みバスを切り替えて、前記第１ＣＰＵへの割り込み処理が、前記第１物理層デバイス及び前記第２物理層デバイスの両方から送られるか、前記第１物理層デバイスからのみ送られるかを前記第１ＣＰＵへ通知する割り込みバス切替ステップとを備え、
   前記データバス切替ステップ、前記制御バス切替ステップ、前記割り込みバス切替ステップは、同じトリガで実施することを特徴とする通信切替方法。
10. 前記データバス切替ステップ、前記制御バス切替ステップ、前記割り込みバス切替ステップの実施よりも前のタイミングで、前記データバス切替ステップにおける接続先を決定する前記トリガである第１信号及び第２信号を生成する切替制御ステップをさらに備え、
    前記切替制御ステップは、前記第２データバスが前記第２物理層デバイスと前記第２ＬＡＮコントローラとを接続状態にする指示である前記第１信号、又は、前記第２データバスが前記第２物理層デバイスと前記第３ＬＡＮコントローラとを接続状態にする指示である前記第２信号を生成することを特徴とする請求項９に記載の通信切替方法。
11. 前記切替制御ステップの実施よりも前のタイミングで、前記第２ＣＰＵ基板の実装の有無を確認する実装確認ステップをさらに備え、前記切替制御ステップは、前記実装確認ステップで前記第２ＣＰＵ基板が実装されていないと確認できた場合、前記第１信号のみを生成することを特徴とする請求項１０に記載の通信切替方法。

Images