JP6642990B2 - 通信装置、制御方法、および、プログラム - Google Patents

Description

本発明は、複数の物理層コントローラを有する通信装置の制御に関する。

従来、物理層を制御するコントローラ（以下、ＰＨＹ）は、通信装置を制御するＣＰＵ等を有するメインの半導体チップとは異なる半導体チップに実装されていた。これは、ＰＨＹがメインの半導体チップで必要とされる電圧よりも高い電圧で動作するためである。

一方で、近年、低電圧で動作するＰＨＹが普及してきた。このようなＰＨＹはメインの半導体チップに組み込むことができる（特許文献１）。

特開２０１３−０８９１９０号公報

しかしながら、低電圧で動作するＰＨＹは、高電圧で動作するＰＨＹと比べて対応する通信速度が低い。そこで、低電圧で動作するが通信速度も低速であるＰＨＹと、高電圧で動作するものの通信速度も高速であるＰＨＹとを使い分けたいという要求がある。
上記を鑑み、本発明は、異なる電圧で動作する複数の物理層制御用コントローラに、適切に電力を供給できるようにすることを目的とする。

上記の課題を解決するために、本発明の通信装置は、ＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ）層に係る処理を実行する実行手段と、物理層を制御する第１のコントローラと、前記第１のコントローラより高い電圧を利用して前記物理層を制御し、かつ、第１のコントローラよりも高速な通信に対応する第２のコントローラと、前記第１のコントローラと前記第２のコントローラに対して、異なる電圧で電力を供給する供給手段と、前記実行手段、前記第１のコントローラ、および、前記第２のコントローラと接続されたセレクタと、他の通信装置との通信を開始する際に前記第２のコントローラを選択して前記他の通信装置と通信速度に係るネゴシエーションを伴うリンク確立処理を行い、当該リンク確立処理により確立されたリンクの通信速度に基づいて、前記第１のコントローラと前記第２のコントローラのうちの１つを選択する選択手段と、前記選択手段による選択の結果を前記供給手段および前記セレクタに通知する通知手段と、を有し、前記供給手段は、前記通知手段による通知に基づいて、前記選択手段により選択されたコントローラに応じた電圧の電力を供給し、前記セレクタは、前記通知手段による通知に基づいて、前記実行手段と前記第１のコントローラとの間、もしくは、前記実行手段と前記第２のコントローラとの間の何れかを、前記選択手段による選択に応じて接続し、前記通信装置は、前記セレクタおよび前記選択手段により選択されたコントローラを介して前記他の通信装置と通信する。

本発明によれば、異なる電圧で動作する複数の物理層制御用コントローラに、適切に電力を供給することができる。

通信装置のハードウェア構成図 ＰＨＹ切替え動作を示すシーケンス図 起動時におけるＰＨＹ選択動作を示すフロー図 通信中におけるＰＨＹ選択動作を示すフロー図 省電力時におけるＰＨＹ選択動作を示すフロー図

図１に、通信装置１００のハードウェア構成を示す。

通信装置１００は、主処理部（メインシステム）１０１と通信処理部（サブシステム）１０８を有する。主処理部１０１は所定の機能に関する制御を行う。例えば、通信装置１００がプリンタであれば印刷処理、カメラであれば撮像処理に関する制御を行う。また、主処理部１０１は通信処理部１０８に通信を指示する。通信処理部１０８は、不図示の他の通信装置（以下、対向装置）との通信処理を行う。

主処理部１０１は、メインＣＰＵ１０２、メインメモリ１０３、クロック生成部１０４、電源制御部１０５、メインバス１０６を有する。

メインＣＰＵ１０２は通信装置１００全体を制御する。メインＣＰＵ１０２は更に、上述した所定の機能に関する制御も行う。メインメモリ１０３は、メインＣＰＵ１０２およびサブＣＰＵ１０９が読み出して実行するプログラムが格納されている。更に、メインメモリ１０３には、バッファメモリとしての役割も担う。

クロック生成部１０４はクロック信号を生成し、各ハードウェアブロックに供給する。また、メインＣＰＵ１０２、サブＣＰＵ１０９およびＭＡＣ部１１３からの指示により、クロック生成部１０４は、各ハードウェアブロックへのクロック信号の停止や、提供するクロック周波数の変更を行うことが可能である。なお、ＭＡＣとは、Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌの略である。

特に、ＭＡＣ部１１３、内蔵ＰＨＹ１１６、および、外部ＰＨＹ１１７は、対向装置との通信速度によって必要なクロック周波数が変化する。そこで、クロック生成部１０４は、ＭＡＣ部１１３より通知される通信速度に応じたクロック信号を供給する。

電源制御部１０５は、電力源１０７から各ハードウェアブロックへ供給される電力を制御する。電源制御部１０５は、メインＣＰＵ１０２およびサブＣＰＵ１０９からの指示により、特定のハードウェアブロックに対する電力供給を停止することができる。

メインバス１０６は、ハードウェアブロック間のアクセスやデータ転送に使用される。電力源１０７は、バッテリーもしくは商用電源からの電力を各ハードウェアブロックへ供給する。電力源１０７は、主処理部１０１や通信処理部１０８含まれる各ハードウェアブロックへ第１の電源電圧を供給すると共に、第２の電源電圧を外部ＰＨＹ１１７へ供給することができる。また、電源制御部１０５を介したメインＣＰＵ１０２およびサブＣＰＵ１０９からの指示により、内蔵ＰＨＹ１１６や外部ＰＨＹ１１７への電力供給を停止することができる。

なお、主処理部１０１および通信処理部１０８は例えばＡＳＩＣのような１つの半導体チップ内に搭載されるが、電力源１０７は、これとは独立した半導体チップ（デバイス）として実装される。

通信処理部１０８は、サブＣＰＵ１０９、ローカルメモリ１１０、データ移動部１１１、ＧＰＩＯ部１１２、ＭＡＣ部１１３、セレクタ１１４、内蔵ＰＨＹ１１６、ローカルバス１１５を有する。通信処理部１０８は、例えばＴＣＰ／ＩＰプロトコル処理を実行することにより、通信装置１００にネットワークを介した通信を可能にする。なお、ＧＰＩＯはＧｅｎｅｒａｌ Ｐｕｒｐｏｓｅ Ｉｎｐｕｔ／Ｏｕｔｐｕｔの略である。

サブＣＰＵ１０９は通信処理を実行する。サブＣＰＵ１０９は、メインメモリ１０３に格納されたプログラムを内蔵するキャッシュメモリにロードしてプログラムを実行し、対向装置との通信を制御する。また、サブＣＰＵ１０９は、ローカルバス１１５を介して、各ハードウェアブロックへアクセスすることが可能である。

ローカルメモリ１１０は、通信による送信データおよび受信データ用のバッファメモリとして利用される。データ移動部１１１は、メインメモリ１０３とローカルメモリ１１０間のデータ転送を実行する。当該データ転送は、メインＣＰＵ１０２またはサブＣＰＵ１０９の指示に従って行われる。

ＧＰＩＯ部１１２は、クロック設定レジスタ１１９とセレクタレジスタ１２０とを有する。サブＣＰＵ１０９のアクセスにより、これらのレジスタが示す値を更新することが可能である。

ＧＰＩＯ部１１２は、これらのレジスタが示す値を信号として他のハードウェアブロックに出力する。具体的には、ＧＰＩＯ部１１２はクロック生成部１０４、電源制御部１０５、電力源１０７、ＭＡＣ部１１３およびセレクタ１１４に信号を出力する。なお、各ハードウェアブロックへ出力される信号は独立している。

クロック設定レジスタ１１９が示す値は、クロックイネーブル信号としてクロック生成部１０４へ通知される。クロック生成部１０４は受信したクロックイネーブル信号に基づいて、ＭＡＣ部１１３、内蔵ＰＨＹ１１６および外部ＰＨＹ１１７へのクロック信号の供給や停止を行う。

セレクタレジスタ１２０は、内蔵ＰＨＹ１１６と外部ＰＨＹ１１７のどちらを使用するかを示す値を格納する。当該値は、セレクタ信号としてクロック生成部１０４、電源制御部１０５、電力源１０７、ＭＡＣ部１１３、セレクタ１１４へ通知される。

ＭＡＣ部１１３は、ＭＡＣ層に係る処理を実行する。また、ＭＡＣ部１１３は、ローカルメモリ１１０とＭＡＣ部１１３間のデータ転送を実行するＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）を含む。

セレクタ１１４は、ＧＰＩＯ部１１２から通知される信号に基づいて、内蔵ＰＨＹ１１６と外部ＰＨＹ１１７のうち、いずれのＰＨＹをＭＡＣ部１１３と接続させるかを切替える。また、セレクタ１１４は、接続したＰＨＹとＭＡＣ部１１３との間のデータ転送を行う。

ローカルバス１１５は、サブＣＰＵ１０９からローカルメモリ１１０、データ移動部１１１、ＧＰＩＯ部１１２、主処理部１０１へのアクセスやデータ移動に使用される。

内蔵ＰＨＹ１１６は、物理層（ＰＨＹ：Ｐｈｙｓｉｃａｌ層）を制御するコントローラである。内蔵ＰＨＹ１１６は、１０Ｍｂｐｓおよび１００Ｍｂｐｓの通信速度に対応している。更に、内蔵ＰＨＹ１１６はＩＥＥＥ８０２．３ａｚで規格化されているＬＰＩ（Ｌｏｗ Ｐｏｗｅｒ Ｉｄｌｅ）規格を実現するＬＰＩ機能を有する。ＬＰＩ規格では、対向装置と送受信するデータが無い場合にＰＨＹへのクロック信号の供給を停止することで消費電力を削減する。ＬＰＩを使用するか否かは、リンクパートナー（ハブやスイッチ）がＬＰＩ機能を利用可能であるか否かで決定される。

外部ＰＨＹ１１７も物理層を制御するコントローラである。外部ＰＨＹ１１７は１０Ｍｂｐｓ、１００Ｍｂｐｓおよび１Ｇｂｐｓの通信速度に対応している。即ち、外部ＰＨＹ１１７は内蔵ＰＨＹ１１６よりも高速な通信に対応している。一方で、外部ＰＨＹ１１７は内蔵ＰＨＹ１１６よりも高い駆動電圧で動作する。なお、外部ＰＨＹ１１７もＬＰＩ機能を有する。また、外部ＰＨＹ１１７は、主処理部１０１および通信処理部１０８を含む半導体チップとは独立した半導体チップとして実装される。

外部ＰＨＹ１１７は、内蔵ＰＨＹ１１６より対応可能な通信速度が高いと共に、供給される電源電圧が内蔵ＰＨＹ１１６よりも高く、動作時の消費電力が高い。高速に通信するほど、消費電力は高くなる。

なお、通信装置１００は２つのＰＨＹを有するものとして説明するが、３つ以上の複数のＰＨＹを有する構成であっても構わない。

通信インターフェイス部（以下、通信ＩＦ部）１１８は、ユーザにより挿入される通信ケーブルを介して、通信装置１００を対向装置に接続する。また、通信ＩＦ部１１８は、内蔵ＰＨＹ１１６と外部ＰＨＹ１１７の双方に接続され、対向装置と内蔵ＰＨＹ１１６、または、外部ＰＨＹ１１７との間のデータを中継する。このように、通信装置１００は、内蔵ＰＨＹ１１６と外部ＰＨＹ１１７という複数のＰＨＹに対して１つの通信ＩＦ部を有する。これにより、ユーザはいずれのＰＨＹを利用するかを意識することなく、通信装置１００と対向装置とを通信ケーブルにより接続させることができる。

次に、通信装置１００が取り得る状態について説明する。通信装置１００は通常状態と省電力状態の２つの状態を有する。通常状態では、主処理部１０１と通信処理部１０８の両方に電力が供給され、動作している。省電力状態では、メインＣＰＵ１０２、メインメモリ１０３およびメインバス１０６へのクロック信号および電力の供給が停止される。従って、通常状態よりも省電力状態の方が、通信装置１００全体の消費電力が低減される。

通信装置１００は、通常状態である際に、所定時間、対向装置とのデータ通信がない場合には通常状態から省電力状態に移行する。また、省電力状態である際に、対向装置から起動パケットを受信すると、通信装置１００は通常状態へ復帰する。

図２に内蔵ＰＨＹ１１６と外部ＰＨＹ１１７の切替えを示すシーケンス図を示す。ここでは、初期状態として内蔵ＰＨＹ１１６が動作中で、外部ＰＨＹ１１７が非動作中であるものとする。

サブＣＰＵ１０９がＰＨＹを切り替えると判断した場合、サブＣＰＵ１０９はＭＡＣ部１１３へアクセスし、ＭＡＣ部１１３および内蔵ＰＨＹ１１６の動作を停止させる（２０１）。サブＣＰＵ１０９によるＰＨＹの切替えの判断の詳細については、後述する。

これに応じて、ＭＡＣ部１１３は、内蔵ＰＨＹ１１６間との送受信動作および、ローカルメモリ１１０間とのデータ転送動作を停止する（２０２）。また、内蔵ＰＨＹ１１６も対向装置との通信および、ＭＡＣ部１１３とのデータ転送を停止する（２０３）。

次にサブＣＰＵ１０９は、ＧＰＩＯ部１１２のクロック設定レジスタ１１９へアクセスし、ＭＡＣ部１１３および内蔵ＰＨＹ１１６へのクロック供給が停止するよう設定を行う（２０４）。

クロック設定レジスタ１１９の内容は、ＧＰＩＯ部１１２より出力されるクロックイネーブル信号（２０５）としてクロック生成部１０４へ通知される。

クロック生成部１０４は、入力されるクロックイネーブル信号（２０５）に基づき、ＭＡＣ部１１３および内蔵ＰＨＹ１１６へのクロック信号の供給を停止する（２０６）。ＭＡＣ部１１３および内蔵ＰＨＹ１１６は、クロックが供給されないため、動作が停止した状態になる。

ＭＡＣ部１１３および内蔵ＰＨＹ１１６の動作が停止した後、サブＣＰＵ１０９は、切替え処理を開始する。具体的には、サブＣＰＵ１０９は、ＧＰＩＯ部１１２のセレクタレジスタ１２０へアクセスし、外部ＰＨＹ１１７が使用可能になるように設定を行う（２０７）。

セレクタレジスタ１２０の内容はＧＰＩＯ部１１２よりセレクタ信号として出力される。セレクタ信号（２０８）は、ＭＡＣ部１１３、クロック生成部１０４、電力源１０７、セレクタ１１４へそれぞれ通知される。

クロック生成部１０４は、セレクタ信号に応じてどちらのＰＨＹにクロックを供給するかを選択する（２１０）。ここでは、内蔵ＰＨＹ１１６へのクロック供給は行わず、外部ＰＨＹ１１７へクロック供給を行うように選択する。ただし、クロックイネーブル信号（２０５）により、クロック信号の供給が停止されているため、この時点ではクロック供給は開始されない。

セレクタ１１４は、セレクタ信号に応じてどちらのＰＨＹとＭＡＣ部１１３を接続するかを切り替える（２１１）。ここでは、ＭＡＣ部１１３と内蔵ＰＨＹ１１６の接続が、ＭＡＣ部１１３と外部ＰＨＹ１１７の接続に切り替わる。

電力源１０７は、セレクタ信号に応じてＰＨＹへの電源供給パスを切り替える（２１２）。内蔵ＰＨＹ１１６へ供給されていた電源が遮断され、外部ＰＨＹ１１７へ電源の供給が開始される。なお、内蔵ＰＨＹ１１６への電源の制御は、電源制御部１０５によって実施されてもよい。

電源供給パスが切り替わることにより、内蔵ＰＨＹ１１６は電源ＯＦＦ状態となる（２１３）。一方、外部ＰＨＹ１１７は電源が投入されることにより電源ＯＮ状態となる（２１４）。

電源供給パス切替え後、サブＣＰＵ１０９は、クロック設定レジスタ１１９へアクセスし、ＭＡＣ部１１３および外部ＰＨＹ１１７へのクロック供給が開始するよう設定を行う（２１５）。ＧＰＩＯ部１１２より出力されるクロックイネーブル信号（２１６）がクロック生成部１０４へ通知され、ＭＡＣ部１１３および外部ＰＨＹ１１７へクロック信号の供給が開始される。

クロック信号の供給開始後、サブＣＰＵ１０９はＭＡＣ部１１３および外部ＰＨＹ１１７へアクセスし動作開始処理を実行する（２１８）。具体的には、サブＣＰＵ１０９は、ＭＡＣ部１１３および外部ＰＨＹ１１７の初期化（リセット）、および、対向装置との通信に必要な設定を行う。これにより、外部ＰＨＹ１１７は、動作状態となり対向装置との通信が可能となる（２１９）。

以上のように使用するＰＨＹの切替えは実行され、通信に使用しないＰＨＹには電源およびクロック信号は供給されないことで、消費電力を抑えることが可能である。また、図２は内蔵ＰＨＹ１１６から外部ＰＨＹ１１７への切替えを示しているが、外部ＰＨＹ１１７から内蔵ＰＨＹ１１６への切替えも同様のシーケンスで実行される。

図３に通信装置１００が対向装置との通信を開始する際のＰＨＹ選択動作を示すフローチャートを示す。当該フローチャートは、メインメモリ１０３に記憶されたプログラムをサブＣＰＵ１０９が読み出して実行することにより実現される。

通信装置１００は、デフォルトで外部ＰＨＹ１１７を使用することが選択されており、外部ＰＨＹ１１７と対向装置のＰＨＹとの間でリンクが確立される（Ｓ３０２）。ＰＨＹ間の接続では、まずＩＥＥＥ８０２．３ｕに準拠したオートネゴシエーションが実行される。

オートネゴシエーションでは対向装置と通信条件を一致させる。オートネゴシエーションでは通信モードの優先選択順位が決められており、基本的に通信速度および通信モード（半二重、全二重）が速いものから選択される。例えば、対向装置の通信速度が１００Ｍｂｐｓで通信モードが半二重だった場合、自身のインターフェイスも１００Ｍｂｐｓの半二重モードに設定する。また、対向装置がＬＰＩ機能を、利用可能かどうかもオートネゴシエーション時に判断する。

オートネゴシエーションの結果、どの通信速度でリンクが確立したかを判定する（Ｓ３０３）。１０Ｍｂｐｓまたは１００Ｍｂｐｓでリンクが確立した場合はＳ３０４へ進み、１Ｇｂｐｓでリンクが確立した場合はＳ３０６へ進む。

１０Ｍｂｐｓまたは１００Ｍｂｐｓでリンクが確立していた場合、内蔵ＰＨＹ１１６への切替えが実行される（Ｓ３０４）。切替えは図２において説明したシーケンスで実行され、内蔵ＰＨＹ１１６が動作可能な状態となる。

ここで、１０Ｍｂｐｓまたは１００Ｍｂｐｓでリンクが確立する場合とは、対向装置の最大通信速度が１０Ｍｂｐｓまたは１００Ｍｂｐｓ、即ち、内蔵ＰＨＹ１１６の最大通信速度以下である場合である。従って、対向装置の最大通信速度が内蔵ＰＨＹ１１６の最大通信速度以下である場合に、外部ＰＨＹ１１７から内蔵ＰＨＹ１１６への切替え処理が実行される。

このように、高速な通信をしない場合には、内蔵ＰＨＹ１１６よりも高電圧、高消費電力で動作する外部ＰＨＹ１１７を使用しないことで、消費電力を抑えることができる。

切替えが完了すると、内蔵ＰＨＹ１１６を使用して対向装置と通信が開始される（Ｓ３０５）。リンクの確立が完了すると、通信を開始し本フローは終了する。

一方、１Ｇｂｐｓでリンクが確立していた場合は、外部ＰＨＹ１１７を使用したまま１Ｇｂｐｓで通信を開始する（Ｓ３０６）。通信を開始した後、本フローは終了する（Ｓ３０７）。対向装置の最大通信速度が内蔵ＰＨＹ１１６の最大通信速度を上回っている場合には、切替え処理を実行しない。このようにして、高速な通信をサポートすることができる。

図４に、通信装置１００が、対向装置と通信中にＰＨＹ選択動作を行う際のフローチャートを示す。当該フローチャートは通信装置１００が対向装置との通信を開始すると、定期的に実行される。例えば、不図示のタイマにより所定時間が計測されると、処理を実行する。当該フローチャートは、メインメモリ１０３に記憶されたプログラムをサブＣＰＵ１０９が読み出して実行することにより実現される。

まず、サブＣＰＵ１０９は、外部ＰＨＹ１１７を対向装置との通信に使用中であるか判定する（Ｓ４０２）。外部ＰＨＹ１１７を使用していない、即ち、内蔵ＰＨＹ１１６を使用中である場合、本フローを終了する。

一方、外部ＰＨＹ１１７を使用中である場合、サブＣＰＵ１０９は対向装置との間の通信の実効速度を確認する（Ｓ４０３）。通信の実効速度は、サブＣＰＵ１０９がＭＡＣ部１１３および外部ＰＨＹ１１７のステータス情報から送受信されたデータサイズを読み取り算出する。なお、これに限らず、例えば、セレクタ１１４が転送するデータ量を監視し、時間当たりの通信速度を算出する構成であっても良い。

実効速度を確認した後、サブＣＰＵ１０９は実効速度が１００Ｍｂｐｓ未満であるか否かの判定を行う（Ｓ４０４）。実効速度が１００Ｍｂｐｓを超過している場合（Ｓ４０４のＮｏ）、本フローを終了する。

一方、実効速度が１００Ｍｂｐｓ未満であった場合は、外部ＰＨＹ１１７から内蔵ＰＨＹ１１６への切替えを実行する（Ｓ４０５）。即ち、実効速度が内蔵ＰＨＹ１１６の最大通信速度を下回っている場合、切替え処理が実行されることになる。

このように、実効速度に応じて内蔵ＰＨＹ１１６へ切替えることで、消費電力を抑えることができる。

なお、図４のフローに従い内蔵ＰＨＹ１１６へ切替えを実行した後に、対向装置と通信するデータ量が増加し、１００Ｍｂｐｓの通信帯域では不足しているとサブＣＰＵ１０９が判断した場合、再び外部ＰＨＹ１１７へ切替えを行っても良い。

また、ユーザが通信速度より低消費電力を優先する省電力設定をしている場合や、通信装置１００がバッテリーにより動作している場合には、実効速度に関わらず、内蔵ＰＨＹ１１６へ切替えるようにしてもよい。

図５に、通信装置１００が通常状態から省電力状態に移行する際のＰＨＹの選択動作を示すフローチャートを示す。当該フローチャートは、メインメモリ１０３に記憶されたプログラムをサブＣＰＵ１０９が読み出して実行することにより実現される。

まず、サブＣＰＵ１０９は２つのＰＨＹのいずれかがＬＰＩに対応しているか判定を行う（Ｓ５０２）。どちらか１つのＰＨＹが対応していた場合はＳ５０３へ進み、どちらも対応している若しくはどちらも対応していない場合はＳ５０５へ進む。

なお、予め通信装置１００が有する複数のＰＨＹのＬＰＩ対応状況が分かっている場合には、本ステップを省略することができる。その一方で、当該判定を行うことで、外部ＰＨＹ１１７が換装された場合でも対応することが可能となる。

次にサブＣＰＵ１０９は対向装置のＰＨＹが、ＬＰＩ機能を、利用可能かを判定する（Ｓ５０３）。当該判定は、リンクアップ時の情報を基に判定を行う。対向装置もＬＰＩに対応していた場合はＳ５０４へ進み、対向装置が対応していなかった場合はＳ５０５へ進む。Ｓ５０５では、内蔵ＰＨＹ１１６を使用することを選択し、Ｓ５０６へ進む。

対向装置がＬＰＩに対応している場合、ＬＰＩに対応しているＰＨＹを省電力状態時に使用することを選択し（Ｓ５０４）、Ｓ５０６へ進む。高電圧で動作するＰＨＹであっても、ＬＰＩが使用可能であれば優先して選択される。

複数ＰＨＹにおけるＬＰＩの対応条件が同じ場合、サブＣＰＵ１０９は、より低電圧で動作するＰＨＹを優先して選択する。本実施形態では、内蔵ＰＨＹ１１６および外部ＰＨＹ１１７が共にＬＰＩに対応しているものとしているため、内蔵ＰＨＹ１１６が選択される。

省電力状態において使用するＰＨＹが選択された後、サブＣＰＵ１０９は、選択したＰＨＹと現在使用中のＰＨＹが異なるかどうかを判定する（Ｓ５０６）。同一である場合（Ｓ５０６のＮｏ）は本フローを終了する。

一方、選択したＰＨＹと現在使用中のＰＨＹが異なる場合は、ＰＨＹの切替え処理を実行（Ｓ５０７）する。これにより、省電力状態時の消費電力をより抑えることができる。

以上のように、通信装置において通信速度および駆動電圧が異なる複数のＰＨＹと一つの通信ＩＦを持つ構成を取ることにより、必要な通信性能と消費電力の低減を行うことが可能になる。

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

また、本発明は、上述した１つ乃至複数のうちのいくつかの効果を有する。

１０１ 主処理部
１０２ メインＣＰＵ
１０３ メインメモリ
１０４ クロック生成部
１０５ 電源制御部
１０６ メインバス
１０７ 電力源
１０８ 通信処理部
１０９ サブＣＰＵ
１１０ ローカルメモリ
１１１ データ移動部
１１２ ＧＰＩＯ部
１１３ ＭＡＣ部
１１４ セレクタ
１１５ ローカルバス
１１６ 内蔵ＰＨＹ
１１７ 外部ＰＨＹ
１１８ 通信ＩＦ部
１１９ クロック設定レジスタ
１２０ セレクタレジスタ

Claims (10)

1. 通信装置であって、
   ＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ）層に係る処理を実行する実行手段と、
   物理層を制御する第１のコントローラと、
   前記第１のコントローラより高い電圧を利用して前記物理層を制御し、かつ、第１のコントローラよりも高速な通信に対応する第２のコントローラと、
   前記第１のコントローラと前記第２のコントローラに対して、異なる電圧で電力を供給する供給手段と、
   前記実行手段、前記第１のコントローラ、および、前記第２のコントローラと接続されたセレクタと、
   他の通信装置との通信を開始する際に前記第２のコントローラを選択して前記他の通信装置と通信速度に係るネゴシエーションを伴うリンク確立処理を行い、当該リンク確立処理により確立されたリンクの通信速度に基づいて、前記第１のコントローラと前記第２のコントローラのうちの１つを選択する選択手段と、
   前記選択手段による選択の結果を前記供給手段および前記セレクタに通知する通知手段と、
   を有し、
   前記供給手段は、前記通知手段による通知に基づいて、前記選択手段により選択されたコントローラに応じた電圧の電力を供給し、
   前記セレクタは、前記通知手段による通知に基づいて、前記実行手段と前記第１のコントローラとの間、もしくは、前記実行手段と前記第２のコントローラとの間の何れかを、前記選択手段による選択に応じて接続し、
   前記通信装置は、前記セレクタおよび前記選択手段により選択されたコントローラを介して前記他の通信装置と通信することを特徴とする通信装置。
2. 前記第１のコントローラと前記第２のコントローラの双方に接続された通信インターフェイスを更に有し、
   前記通信装置は、前記他の通信装置と前記通信インターフェイスを介して通信することを特徴とする請求項１に記載の通信装置。
3. 前記供給手段は、前記選択手段により選択されなかったコントローラに対して、電力を供給しないことを特徴とする請求項１または２記載の通信装置。
4. 前記第１のコントローラと前記第２のコントローラに対して、クロック信号を提供する提供手段を更に有し、
   前記提供手段は、前記選択手段により選択されなかったコントローラに対して、クロック信号を提供しないことを特徴とする請求項１から３のいずれか１項に記載の通信装置。
5. 前記選択手段は、前記他の通信装置との間のリンクの通信速度に基づいて、前記第１のコントローラもしくは前記第２のコントローラを選択することを特徴とする請求項１から４のいずれか１項に記載の通信装置。
6. 前記他の通信装置との間のリンクの通信速度が、前記第１のコントローラで対応可能な通信速度である場合、前記選択手段は、前記第１のコントローラを選択することを特徴とする請求項５に記載の通信装置。
7. 前記第２のコントローラを使用して前記他の通信装置と通信している際に、前記他の通信装置との間のリンクの通信速度が、前記第１のコントローラで対応可能な通信速度になった場合、前記第２のコントローラから前記第１のコントローラに切替えて前記他の通信装置と通信することを特徴とする請求項１から６のいずれか１項に記載の通信装置。
8. 前記他の通信装置がＬＰＩ（Ｌｏｗ Ｐｏｗｅｒ Ｉｄｌｅ）規格に対応している場合、前記選択手段は、前記第１のコントローラと前記第２のコントローラのうち、ＬＰＩ規格に対応しているコントローラを選択することを特徴とする請求項１から７のいずれか１項に記載の通信装置。
9. 前記第２のコントローラを使用して前記他の通信装置と通信している際に、前記通信装置の消費電力を低減する所定の状態に移行した場合、前記第２のコントローラから前記第１のコントローラに切替えて前記他の通信装置と通信することを特徴とする請求項１から８のいずれか１項に記載の通信装置。
10. 前記実行手段と前記第１のコントローラとを含む半導体チップと、前記第２のコントローラを含む半導体チップとは異なる半導体チップであることを特徴とする請求項１から９のいずれか１項に記載の通信装置。

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