KR101347016B1

KR101347016B1 - 인터페이스 장치 및 배선 기판

Info

Publication number: KR101347016B1
Application number: KR1020120035400A
Authority: KR
Inventors: 마사유끼 조노; 도모끼 나까지마
Original assignee: 샤프 가부시키가이샤
Priority date: 2011-04-18
Filing date: 2012-04-05
Publication date: 2014-01-02
Also published as: TW201246004A; JP2012226457A; US20120265919A1; KR20120118413A; JP5346979B2; CN102750250A

Abstract

PCI-e나 USB3.0 등의 규격이 상이한 2개의 시리얼 통신 인터페이스를 실장할 때에, 설계 변경 등에 대하여 유연한 대응을 가능하게 하고, 기판 면적을 작게 한다. 인터페이스 장치는, PCI-e PHY I/F와, PCI-e PHY I/F와 PIPE I/F의 사양이 동등한 USB3.0 PHY I/F와, PCI-e PHY I/F 및 USB3.0 PHY I/F를 제어하기 위한 시스템 컨트롤러를 포함한다. 인터페이스 장치는, PCI-e PHY I/F 및 USB3.0 PHY I/F가 설치된 PIPE I/F 브리지를 포함하고, PIPE I/F 브리지는, 1개의 PIPE I/F를 통하여, PCI-e PHY I/F 또는 USB3.0 PHY I/F와 시스템 컨트롤러의 접속을 선택적으로 전환한다.

Description

인터페이스 장치 및 배선 기판{INTERFACE DEVICE AND WIRING BOARD}

본 발명은, 인터페이스 장치 및 배선 기판에 관한 것으로, 보다 상세하게는, 고속 시리얼 전송이 가능한 PCI-Express나 USB3.0 등의 인터페이스 장치 및 상기 장치가 실장된 배선 기판에 관한 것이다.

최근, 퍼스널 컴퓨터(PC)를 비롯한 정보 처리 장치의 분야에 있어서, PCI-Express(Peripheral Component Interconnect Express, 이하, PCI-e라고 함)나, USB(Universal Serial Bus)3.0 등의 고속 시리얼 전송 방식을 이용한 인터페이스 장치가 제품화되어 있다. 이 PCI-e는, 종래의 패러렐 전송 방식이 아니라, 시리얼 전송 방식을 채용하고 있으며, PCI-e의 시리얼 통신선 1개를 레인이라고 부르고, 필요에 따라 복수의 레인을 사용하여 고속화를 도모하고 있다. PCI-e Gen2에서는, 최대 5Gbps의 데이터 전송 속도가 실현되어 있다.

도 3은 PCI-e 인터페이스를 탑재한 종래의 인터페이스 장치의 구성을 도시하는 블록도이다. 도면 중, 참조 부호 101은 시스템 컨트롤러, 참조 부호 102는 PIPE(PHY Interface for the PCI Express Architecture) 인터페이스 브리지(이하, PIPE I/F 브리지), 참조 부호 105는 PIPE 인터페이스(이하, PIPE I/F)를 나타낸다. 여기서 PIPE I/F란, 고속의 패러렐 버스 통신을 가능하게 하는 것으로, PCS(Physical Coding Sublayer) 기능을 탑재한 PHY(PHYsical Layer : 물리층) 칩과, MAC(Media Access Control Layer) 기능을 탑재한 FPGA나 ASIC 사이를 접속하기 위한 표준적인 I/F이다.

PIPE I/F 브리지(102)는, PIPE-PHY 브리지(103) 및 PCI-e PHY I/F(104)를 포함하고, PIPE-PHY 브리지(103)는, P-S(패러렐-시리얼) 변환부(103a), FIFO(First In First Out)(103b) 및 브리지 제어부(103c)를 포함한다. PCI-e PHY I/F(104)는, PCI-e 대응의 디바이스를 접속하기 위한 PCI-e 인터페이스(물리층)이다. 시스템 컨트롤러(101)는, PCI-e 컨트롤러(101a)를 포함하고, 이 PCI-e 컨트롤러(101a)와 PIPE-PHY 브리지(103)가 PIPE I/F(105)를 통하여 접속된다.

PCI-e PHY I/F(104)는 시리얼 통신 인터페이스이며, PIPE I/F(105)는 패러렐 통신 인터페이스이기 때문에, P-S 변환부(103a)에 의해 서로 시리얼-패러렐 변환을 행하고 있다. 도 3의 구성은, 종래의 일반적인 1레인의 PCI-e 인터페이스의 구성이며, PIPE I/F(105)를 통하여, PCI-e 컨트롤러(101a)와 PCI-e PHY I/F(104)가 접속된다. 표준 I/F인 PIPE를 사용함으로써, 엔드 포인트 디바이스를 개발하는 벤더나, MAC층의 IP(Intellectual Property) 코어를 제공하는 벤더 등은 공통의 전송 프로토콜에 기초하여 개발을 행할 수 있다.

또한, USB3.0은, 상술한 PCI-e Gen2의 기술을 기초로 개발되며, 전버전인 USB2.0의 최대 480Mbps에 대하여, 최대 5Gbps의 데이터 전송 속도가 실현되어 있어, 대폭적인 고속화가 도모되어 있다. USB2.0에서는 1개의 차동 전송로를 상향과 하향 쌍방향에서 전환하여 사용하고 있었지만, USB3.0에서는 상향과 하향 각각에 전용의 차동 전송로를 사용하여, 쌍방의 통신을 동시에 행할 수 있도록 하고 있다. 이 기술은, PCI-e 등의 고속 시리얼 통신에서는 일반적인 방법이다.

USB3.0과 PCI-e는 몇 가지의 공통의 기술이 채용되며, 예를 들어, 고속화를 위한 기술로서, LVDS(Low Voltage Differential Signaling)나, CRU(Clock Recovery Unit) 등의 기술이 채용되어 있다. LVDS는, 2개의 전송로를 사용하는 차동 신호 전송 방식이며, 패러렐 신호를 저전압 차동의 시리얼 신호로 변환하여 전송하는 방식이다. USB3.0에서는, PCI-e와 마찬가지로, 차동 신호의 진폭에서 최저 0.8V, 최고 1.2V로 규정되어 있다. 또한, CRU에 관하여, USB3.0에서는, PCI-e와 마찬가지로, 클록이 데이터 신호에 매립되어 있는 임베디드 클록이라고 하는 방식이 채용되어 있다. 이들 기술은 모두 규격상에서 정해져 있다.

상기의 USB는, PC와 주변 기기를 접속하기 위한 범용 인터페이스로서 보급되어 있지만, 지금까지의 PC의 대부분은 USB2.0을 표준 장비하고 있고, USB3.0에 대해서도 금후 보급되어 갈 것으로 생각된다. 또한, 이 USB 이외에도 PCI-e를 표준 장비한 PC도 있고, 예를 들어 일본 특허 공개 제2009-9564호 공보에는, PCI-e용의 커넥터와 USB2.0용의 커넥터를 공용화하는 기술이 기재되어 있다. 이것에 의하면, 1개의 커넥터를 규격이 상이한 PCI-e와 USB2.0에서 공용화함으로써, PCI-e 대응의 외부 디바이스 또는 USB2.0 대응의 외부 디바이스를 선택적으로 접속할 수 있다.

여기서, 상술한 PCI-e와 USB3.0은, 데이터 전송을 고속으로 행하기 위해서, PIPE 인터페이스의 데이터 전송 타이밍의 사양에도 엄격한 제약이 설정되어 있다. 따라서, 이들 2개의 시리얼 통신 인터페이스를 PC 등의 정보 처리 장치에 실장하고자 한 경우, PCI-e, USB3.0 각각에 대하여 1계통씩 합계 2계통의 PIPE 인터페이스를 설치할 필요가 있어, 단자수가 증가하고, 또한, 2계통 모두 사양상의 제약을 받기 때문에, 기판 면적이 커지게 된다고 하는 문제가 있다. 도 4에, PCI-e 인터페이스 및 USB3.0 인터페이스를 탑재하였을 때의 종래의 인터페이스 장치의 구성을 도시한다.

도 4에 도시한 바와 같이, USB3.0에 대해서도, PCI-e와 마찬가지로, USB3.0 컨트롤러(101a'), PIPE I/F 브리지(102'), PIPE-PHY 브리지(103'), P-S 변환부(103a'), FIFO(103b'), 브리지 제어부(103c'), USB3.0 PHY I/F(104'), 및 PIPE I/F(105')를 포함한다. 이와 같이, PCI-e와 USB3.0의 양방을 실장하는 경우, 각각에 대하여 PIPE 인터페이스를 설치하고 있었기 때문에, 단자수를 증가시켜, 기판 면적을 증대시키고 있었다.

이에 대하여, 규격상, PCI-e의 특성 임피던스(차동 임피던스라고도 함)는, 제조상의 오차를 포함하여 100Ω±10％로 규정되고, USB3.0의 차동 임피던스에 대해서도 이것과 동등한 90Ω±7Ω으로 규정되어 있다. 또한, 동작 전압 등의 전기적 특성에 대해서도, PCI-e와 USB3.0에서는 동등한 전기적 특성이 규정되어 있다. 그리고, MAC층과 PHY층을 접속하는 PIPE 인터페이스의 사양에 대해서도 PCI-e와 USB3.0에서는 동등하다. 따라서, PCI-e와 USB3.0을 실장하는 경우에는, 1개의 PIPE 인터페이스를 공용화할 수 있고, 이에 의해 기판 면적을 작게 할 수 있다고 생각된다.

또한, PCI-e와 USB3.0 중 어느 한쪽을 제품에 탑재하는 것을 상정한 경우에, 일단 PCI-e의 PIPE 인터페이스의 배선을 행하게 되면, 당연히 USB3.0은 사용할 수 없다. 이로 인해, 나중에 설계 변경이 발생하고, USB3.0으로 변경하는 경우에는, PIPE 인터페이스의 배선을 다시 행하게 된다. 이와 같은 경우에 대해서도, PCI-e와 USB3.0에서 PIPE 인터페이스를 공용화하여 어느 한쪽의 시리얼 통신 인터페이스를 선택할 수 있도록 하면, 나중의 설계 변경에 대하여 유연하게 대응할 수 있다고 생각된다.

그러나, 지금까지의 종래 기술에 있어서, PCI-e와 USB3.0에서 PIPE 인터페이스를 공용화한다고 하는 기술 사상은 제안되어 있지 않기 때문에, 상기와 같은 문제를 해결할 수는 없다. 또한, 전술한 일본 특허 공개 제2009-9564호 공보에 기재된 기술은, PCI-e의 커넥터와 USB2.0의 커넥터를 공용화하고 있는 것에 지나지 않고, PCI-e와 USB3.0에 있어서의 PIPE 인터페이스의 공용화를 언급한 것은 아니다.

본 발명은, PCI-e나 USB3.0 등의 규격이 상이한 2개의 시리얼 통신 인터페이스를 실장할 때에 설계 변경 등에 대하여 유연한 대응을 가능하게 하고, 기판 면적을 작게 할 수 있는 인터페이스 장치 및 상기 장치가 실장된 배선 기판을 제공하는 것을 목적으로 한다.

본 발명의 목적은, 제1 시리얼 통신 인터페이스와, 상기 제1 시리얼 통신 인터페이스와 패러렐 통신 인터페이스의 사양이 동등한 제2 시리얼 통신 인터페이스와, 상기 제1 시리얼 통신 인터페이스 및 상기 제2 시리얼 통신 인터페이스를 제어하기 위한 컨트롤러를 포함한 인터페이스 장치로서, 상기 제1 시리얼 통신 인터페이스 및 상기 제2 시리얼 통신 인터페이스가 설치된 브리지부를 포함하고, 상기 브리지부는, 1개의 상기 패러렐 통신 인터페이스를 통하여, 상기 제1 시리얼 통신 인터페이스 또는 상기 제2 시리얼 통신 인터페이스와, 상기 컨트롤러의 접속을 선택적으로 전환하는 것을 특징으로 한 인터페이스 장치를 제공하는 것이다.

본 발명의 다른 목적은, 상기 컨트롤러가, 상기 제1 시리얼 통신 인터페이스를 제어하는 제1 컨트롤러와, 상기 제2 시리얼 통신 인터페이스를 제어하는 제2 컨트롤러와, 상기 제1 컨트롤러 또는 상기 제2 컨트롤러를 상기 패러렐 통신 인터페이스에 접속시키는 접속 제어부를 포함한 것을 특징으로 한 인터페이스 장치를 제공하는 것이다.

본 발명의 다른 목적은, 상기 접속 제어부가, 상기 제1 컨트롤러 또는 상기 제2 컨트롤러로부터의 지시에 따라, 상기 제1 시리얼 통신 인터페이스 또는 상기 제2 시리얼 통신 인터페이스와 상기 패러렐 통신 인터페이스의 접속을 전환하기 위한 전환 신호를 출력하고, 상기 브리지부는, 상기 접속 제어부로부터 출력된 전환 신호에 기초하여, 상기 제1 시리얼 통신 인터페이스 또는 상기 제2 시리얼 통신 인터페이스와 상기 패러렐 통신 인터페이스의 접속을 전환하는 것을 특징으로 하는 인터페이스 장치를 제공하는 것이다.

본 발명의 다른 목적은, 상기 브리지부가, 상기 제1 시리얼 통신 인터페이스 또는 상기 제2 시리얼 통신 인터페이스의 시리얼 신호와 상기 패러렐 통신 인터페이스의 패러렐 신호를 서로 변환하는 변환부를 포함한 것을 특징으로 한 인터페이스 장치를 제공하는 것이다.

본 발명의 다른 목적은, 상기 인터페이스 장치가 실장된 배선 기판을 제공하는 것이다.

도 1은 본 발명에 의한 인터페이스 장치를 포함한 정보 처리 장치의 구성예를 도시하는 블록도.
도 2는 본 발명에 의한 인터페이스 장치의 구성예를 도시하는 블록도.
도 3은 PCI-e 인터페이스를 탑재한 종래의 인터페이스 장치의 구성을 도시하는 블록도.
도 4는 PCI-e 인터페이스 및 USB3.0 인터페이스를 탑재하였을 때의 종래의 인터페이스 장치의 구성을 도시하는 블록도.

이하, 첨부 도면을 참조하면서, 본 발명의 인터페이스 장치 및 상기 장치가 실장된 배선 기판에 관한 적합한 실시 형태에 대하여 설명한다.

도 1은 본 발명에 의한 인터페이스 장치를 포함한 정보 처리 장치의 구성예를 도시하는 블록도이다. 이 정보 처리 장치는, 일반적인 PC 등이며, 인터페이스 장치(1), CPU(5), 메모리(6), PCI-e 디바이스(7) 및 USB3.0 디바이스(8)를 포함하여 구성된다. 인터페이스 장치(1)는, 시스템 컨트롤러(2), PIPE 인터페이스 브리지(PIPE I/F 브리지)(3) 및 PIPE 인터페이스(PIPE I/F)(4)로 구성된다.

PIPE I/F 브리지(3)는, PIPE-PHY 브리지(31), PCI-e PHY 인터페이스(PCI-e PHY I/F)(32), USB3.0 PHY 인터페이스(USB3.0 PHY I/F)(33)를 포함한다. PCI-e PHY I/F(32)에는 PCI-e 디바이스(7)가 접속되고, USB3.0 PHY I/F(33)에는 USB3.0 디바이스(8)가 접속된다. 또한, 이 PHY는, 물리층(PHYsical layer)을 의미한다.

시스템 컨트롤러(2)는, 본 발명의 컨트롤러에 상당하고, PCI-e PHY I/F(32)를 제어하는 본 발명의 제1 컨트롤러에 상당하는 PCI-e 컨트롤러(21)와, USB3.0 PHY I/F(33)를 제어하는 본 발명의 제2 컨트롤러에 상당하는 USB3.0 컨트롤러(22)를 포함한다. 이 시스템 컨트롤러(2)에는 CPU(5) 및 메모리(6)가 접속되어 있다.

본 실시 형태에서는, PIPE I/F 브리지(3)와 시스템 컨트롤러(2)가 1개의 PIPE I/F(4)를 통하여 접속되고, PIPE I/F(4)는, 본 발명의 패러렐 통신 인터페이스에 상당하고, PCI-e 컨트롤러(21)와 USB3.0 컨트롤러(22)에서 공용화되어 있다. 즉, 이들 PCI-e 컨트롤러(21), USB3.0 컨트롤러(22)는, 아비트레이션(버스 조정)을 행하면서, 1개의 PIPE I/F(4)를 시분할로 사용하도록 구성된다.

PCI-e PHY I/F(32)는, 본 발명의 제1 시리얼 통신 인터페이스에 상당한다. USB3.0 PHY I/F(33)는, 본 발명의 제2 시리얼 통신 인터페이스에 상당하고, PCI-e PHY I/F(32)와 PIPE 인터페이스의 사양이 동등하다. 또한, PCI-e PHY I/F(32)와 PIPE 인터페이스의 사양이 동등하면, USB3.0 이외의 시리얼 통신 I/F를 적용해도 된다.

PIPE I/F 브리지(3)는, 본 발명의 브리지부에 상당하고, 1개의 PIPE I/F(4)를 통하여, PCI-e PHY I/F(32) 또는 USB3.0 PHY I/F(33)와, 시스템 컨트롤러(2)의 접속을 선택적으로 전환한다. 즉, 1개의 PIPE I/F(4)를 시분할로 공용하도록 구성된다. 또한, 본 실시 형태에서는, 2개의 시리얼 통신 인터페이스를 포함하는 구성에 대하여 설명하고 있지만, 시리얼 통신 인터페이스를 3개 이상 포함하는 구성으로 해도 된다.

도 2는 도 1에 도시한 인터페이스 장치(1)의 상세 구성예를 도시하는 블록도이다. 시스템 컨트롤러(2)는, PCI-e PHY I/F(32)를 제어하기 위한 PCI-e 컨트롤러(21)와, USB3.0 PHY I/F(33)를 제어하기 위한 USB3.0 컨트롤러(22)와, PCI-e 컨트롤러(21) 또는 USB3.0 컨트롤러(22)를 PIPE I/F(4)에 접속시키는 PIPE 제어부(23)를 포함한다. PIPE 제어부(23)는, 본 발명의 접속 제어부에 상당하고, PIPE I/F(4)와 접속됨과 함께, PCI-e 컨트롤러(21)와 내부 PIPE I/F(24)를 통하여 접속되고, 또한, USB3.0 컨트롤러(22)와 내부 PIPE I/F(25)를 통하여 접속된다.

PIPE 제어부(23)는, PIPE I/F(4)에 대하여, PCI-e 컨트롤러(21) 또는 USB3.0 컨트롤러(22) 중 어느 하나를 선택적으로 접속시킨다. 구체적으로는, PCI-e 컨트롤러(21), USB3.0 컨트롤러(22)로부터의 PIPE 버스 사용 요구에 기초하여, 버스 조정을 행하기 위해서, PCI-e 컨트롤러(21)와의 사이에서 버스 사용 요구 신호 REQ1과 버스 사용 허가 신호 ACK1을 송수신하고, USB3.0 컨트롤러(22)와의 사이에서 버스 사용 요구 신호 REQ2와 버스 사용 허가 신호 ACK2를 송수신한다.

PIPE I/F 브리지(3)는, PIPE-PHY 브리지(31)를 포함하고, PIPE-PHY 브리지(31)는, PCI-e PHY I/F(32) 또는 USB3.0 PHY I/F(33)의 시리얼 신호와 PIPE I/F(4)의 패러렐 신호를 서로 변환하는 P-S 변환부(31a)와, P-S 변환부(31a)와 브리지 제어부(31c) 사이에서 데이터를 효율적으로 전송할 수 있도록 버퍼링하기 위한 FIFO(31b)와, PCI-e PHY I/F(32) 또는 USB3.0 PHY I/F(33)를 PIPE I/F(4)에 브리지 접속시키는 브리지 제어부(31c)와, 브리지 제어부(31c)와 PCI-e PHY I/F(32) 사이에서 데이터를 효율적으로 전송할 수 있도록 버퍼링하기 위한 FIFO(31d, 31e)와, 브리지 제어부(31c)와 USB3.0 PHY I/F(33) 사이에서 데이터를 효율적으로 전송할 수 있도록 버퍼링하기 위한 FIFO(31f, 31g)를 포함한다.

브리지 제어부(31c)는, PCI-e PHY I/F(32)에 차동 신호 TX를 송신하고, PCI-e PHY I/F(32)로부터 차동 신호 RX를 수신한다. 마찬가지로, 브리지 제어부(31c)는, USB3.0 PHY I/F(33)에 차동 신호 TX를 송신하고, USB3.0 PHY I/F(33)로부터 차동 신호 RX를 수신한다. 이들 PCI-e PHY I/F(32) 및 USB3.0 PHY I/F(33)는, PIPE 인터페이스의 사양이 동등하기 때문에, 1개의 PIPE I/F(4)를 공용화할 수 있다.

PCI-e 및 USB3.0에서는, 소위 플러그 앤 플레이 기능이 서포트되고 있기 때문에, 대응 디바이스가 접속되면, 이것을 자동으로 인식할 수 있다. 본 예의 경우, PIPE I/F 브리지(3)의 PCI-e PHY I/F(32) 및 USB3.0 PHY I/F(33)가 슬롯으로 되어 있고, 각각의 슬롯에 PCI-e 디바이스(7), USB3.0 디바이스(8)가 장착되면, 브리지 제어부(31c)가 이것을 자동으로 인식하고, 디바이스의 접속이 있었던 것을 나타내는 접속 신호를 시스템 컨트롤러(2)의 PIPE 제어부(23)에 송신한다. 디바이스의 접속이 해제된 경우에 대해서도 마찬가지이지만, 브리지 제어부(31c)가 디바이스의 접속 해제를 자동 인식하고, 그 취지를 나타내는 해제 신호를 시스템 컨트롤러(2)의 PIPE 제어부(23)에 송신한다.

상기와 같이 하여, 시스템 컨트롤러(2)에서는, PCI-e PHY I/F(32), USB3.0 PHY I/F(33) 각각에 대하여, 대응 디바이스가 접속되어 있는지의 여부의 접속 상태를 인식할 수 있다.

여기서, PIPE 제어부(23)는, PCI-e 컨트롤러(21) 또는 USB3.0 컨트롤러(22)로부터의 지시에 따라, PCI-e PHY I/F(32) 또는 USB3.0 PHY I/F(33)와 PIPE I/F(4)의 접속을 전환하기 위한 전환 신호(도면 중, 모드 전환 신호에 상당)를 출력한다. 그리고, 브리지 제어부(31c)는, PIPE 제어부(23)로부터 출력된 모드 전환 신호에 기초하여, PCI-e PHY I/F(32) 또는 USB3.0 PHY I/F(33)와 PIPE I/F(4)의 접속을 전환한다. 이 모드 전환 신호는, PIPE I/F(4)를 통하여 송수신되는 신호(데이터)가 PCI-e의 신호인지 USB3.0의 신호인지를 식별하기 위한 신호이며, 예를 들어 PIPE I/F(4)를 통하여 송수신되는 신호(데이터)가 PCI-e이면 "High", USB3.0이면 "Low"를 출력한다.

구체적으로는, PCI-e 디바이스(7) 혹은 USB3.0 디바이스(8)에 데이터를 송신하는 경우, 유저의 조작 등에 의해 데이터의 송신처로 되는 디바이스[PCI-e 디바이스(7) 혹은 USB3.0 디바이스(8)]를 지정한다. 또한, PCI-e 디바이스(7) 혹은 USB3.0 디바이스(8)로부터 데이터를 수신하는 경우, 마찬가지로, 사용자의 조작 등에 의해 데이터의 송신원으로 되는 디바이스[PCI-e 디바이스(7) 혹은 USB3.0 디바이스(8)]를 지정한다.

그리고, 상기에서 지정된 디바이스의 시리얼 통신 I/F에 대응하는 컨트롤러[PCI-e 컨트롤러(21) 또는 USB3.0 컨트롤러(22)]가, PIPE 제어부(23)에 버스 사용 요구 신호 REQ를 송신하고, 이에 대하여 PIPE 제어부(23)가 버스 사용 허가 신호 ACK를 회신한다. 이에 의해, PCI-e 컨트롤러(21) 또는 USB3.0 컨트롤러(22)와, PIPE 제어부(23)의 접속이 확립된다. 그리고, PIPE 제어부(23)는, PCI-e 컨트롤러(21) 또는 USB3.0 컨트롤러(22)로부터의 지시에 따라, PCI-e PHY I/F(32) 또는 USB3.0 PHY I/F(33)와 PIPE I/F(4)의 접속을 전환하기 위한 모드 전환 신호를 브리지 제어부(31c)에 출력한다.

예를 들어, PCI-e 디바이스(7)에 데이터를 송신하는 경우, PCI-e 컨트롤러(21)가 PIPE 제어부(23)와의 접속을 확립시킨 후, PCI-e 컨트롤러(21)로부터의 지시에 따라, PIPE 제어부(23)가 PCI-e로 전환하는 모드 전환 신호로서 "High"를 브릿지 제어부(31c)에 출력한다. 브리지 제어부(31c)에서는, 이 모드 전환 신호 "High"를 수신하고, 수신한 모드 전환 신호 "High"에 따라, PCI-e PHY I/F(32)와의 접속으로 전환하여, PCI-e 컨트롤러(21)와 PCI-e PHY I/F(32)의 접속 경로를 확립한다. 이에 의해, PCI-e PHY I/F(32)에 장착된 PCI-e 디바이스(7)에 PIPE I/F(4)를 통하여 데이터를 송신할 수 있다.

또한, USB3.0 디바이스(8)에 데이터를 송신하는 경우, USB3.0 컨트롤러(22)가 PIPE 제어부(23)와의 접속을 확립시킨 후, USB3.0 컨트롤러(22)로부터의 지시에 따라, PIPE 제어부(23)가 USB3.0으로 전환하는 모드 전환 신호로서 "Low"를 브리지 제어부(31c)에 출력한다. 브리지 제어부(31c)에서는, 이 모드 전환 신호 "Low"를 수신하고, 수신한 모드 전환 신호 "Low"에 따라, USB3.0 PHY I/F(33)와의 접속으로 전환하여, USB3.0 컨트롤러(22)와 USB3.0 PHY I/F(33)의 접속 경로를 확립한다. 이에 의해, USB3.0 PHY I/F(33)에 장착된 USB3.0 디바이스(8)에 PIPE I/F(4)를 통하여 데이터를 송신할 수 있다.

PCI-e 디바이스(7) 혹은 USB3.0 디바이스(8)로부터 데이터를 수신하는 경우도 기본적으로 마찬가지이지만, 예를 들어, PCI-e 디바이스(7)로부터 데이터를 수신하는 경우, PCI-e 컨트롤러(21)가 PIPE 제어부(23)와의 접속을 확립시킨 후, PCI-e 컨트롤러(21)로부터의 지시에 따라, PIPE 제어부(23)가 PCI-e로 전환하는 모드 전환 신호로서 "High"를 브리지 제어부(31c)에 출력한다. 브리지 제어부(31c)에서는, 이 모드 전환 신호 "High"를 수신하고, 수신한 모드 전환 신호 "High"에 따라, PCI-e PHY I/F(32)와의 접속으로 전환하여, PCI-e 컨트롤러(21)와 PCI-e PHY I/F(32)의 접속 경로를 확립한다. 이에 의해, PCI-e PHY I/F(32)에 장착된 PCI-e 디바이스(7)로부터 PIPE I/F(4)를 통하여 데이터를 수신할 수 있다.

또한, USB3.0 디바이스(8)로부터 데이터를 수신하는 경우, USB3.0 컨트롤러(22)가 PIPE 제어부(23)와의 접속을 확립시킨 후, USB3.0 컨트롤러(22)로부터의 지시에 따라, PIPE 제어부(23)가 USB3.0으로 전환하는 모드 전환 신호로서 "Low"를 브리지 제어부(31c)에 출력한다. 브리지 제어부(31c)에서는, 이 모드 전환 신호 "Low"를 수신하고, 수신한 모드 전환 신호 "Low"에 따라, USB3.0 PHY I/F(33)와의 접속으로 전환하여, USB3.0 컨트롤러(22)와 USB3.0 PHY I/F(33)의 접속 경로를 확립한다. 이에 의해, USB3.0 PHY I/F(33)에 장착된 USB3.0 디바이스(8)로부터 PIPE I/F(4)를 통하여 데이터를 수신할 수 있다.

전술한 바와 같이, 시스템 컨트롤러(2)는, 유저에 의한 조작에 따라, 모드 전환 신호를 PIPE-PHY 브리지(31)에 출력하고, 브리지 제어부(31c)의 경로를 전환할 수 있다. 시스템 컨트롤러(2)는, 도 1의 정보 처리 장치측의 CPU(5)와 접속되어 있기 때문에, 유저가 조작부(도시 생략)로부터 디바이스를 지정하였을 때에, CPU(5)가 이것을 검지하고, CPU(5)가 시스템 컨트롤러(2)를 제어한다. 예를 들어, 유저에 의해 PCI-e 디바이스(7)가 지정된 경우에는, CPU(5)는, PCI-e 디바이스(7)에 대응하는 모드 전환 신호를 출력하도록 시스템 컨트롤러(2)에 지시한다.

이상, 인터페이스 장치(1), 인터페이스 장치(1)를 포함한 정보 처리 장치의 실시 형태에 대하여 설명하였지만, 인터페이스 장치(1)는 배선 기판 상에 실장할 수 있기 때문에, 본 발명은, 인터페이스 장치(1)가 실장된 배선 기판의 형태로 해도 된다. 구체적으로는, 인터페이스 장치(1)를 구성하는 시스템 컨트롤러(2) 및PIPE I/F 브릿지(3)가 실장된 배선 기판의 형태로 할 수 있다.

이와 같이, 본 발명에 따르면, PCI-eI/F와 USB3.0I/F에서는, PIPE 인터페이스의 사양이 동등하기 때문에, 1개의 PIPE 인터페이스를 공용할 수 있다. 이에 의해, 시스템 컨트롤러의 단자수를 대략 절반으로 삭감할 수 있어, 기판 면적을 작게 하는 것이 가능하게 된다. 또한, PCI-eI/F의 경로와 USB3.0I/F의 경로를 선택적으로 전환하기 위한 브리지를 설치하였기 때문에, 설계 변경 등에 대하여 유연하게 대응하는 것이 가능하게 된다.

이상, 본 발명에 따르면, PCI-e나 USB3.0 등의 규격이 상이한 2개의 시리얼 통신 인터페이스를 실장할 때에, PCI-e와 USB3.0에서 PIPE 인터페이스를 공용화함과 함께, PCI-e와 USB3.0을 선택적으로 전환하는 브리지부를 설치한 것에 의해, 설계 변경 등에 대하여 유연한 대응을 가능하게 하고, 단자수를 저감시켜, 기판 면적을 작게 할 수 있다.

Claims

제1 시리얼 통신 인터페이스와, 상기 제1 시리얼 통신 인터페이스와 패러렐 통신 인터페이스의 사양이 동등하고 또한 통신 규격이 상이한 제2 시리얼 통신 인터페이스와, 상기 제1 시리얼 통신 인터페이스 및 상기 제2 시리얼 통신 인터페이스를 제어하기 위한 컨트롤러를 포함한 인터페이스 장치로서,
상기 제1 시리얼 통신 인터페이스 및 상기 제2 시리얼 통신 인터페이스가 설치된 브리지부를 포함하고, 상기 브리지부는, 1개의 상기 패러렐 통신 인터페이스를 통하여, 상기 제1 시리얼 통신 인터페이스 또는 상기 제2 시리얼 통신 인터페이스와, 상기 컨트롤러의 접속을 선택적으로 전환하는 것을 특징으로 하는 인터페이스 장치.
제1항에 있어서,
상기 컨트롤러는, 상기 제1 시리얼 통신 인터페이스를 제어하는 제1 컨트롤러와, 상기 제2 시리얼 통신 인터페이스를 제어하는 제2 컨트롤러와, 상기 제1 컨트롤러 또는 상기 제2 컨트롤러를 상기 패러렐 통신 인터페이스에 접속시키는 접속 제어부를 포함한 것을 특징으로 하는 인터페이스 장치.
제2항에 있어서,
상기 접속 제어부는, 상기 제1 컨트롤러 또는 상기 제2 컨트롤러로부터의 지시에 따라, 상기 제1 시리얼 통신 인터페이스 또는 상기 제2 시리얼 통신 인터페이스와, 상기 패러렐 통신 인터페이스의 접속을 전환하기 위한 전환 신호를 출력하고, 상기 브리지부는, 상기 접속 제어부로부터 출력된 전환 신호에 기초하여, 상기 제1 시리얼 통신 인터페이스 또는 상기 제2 시리얼 통신 인터페이스와, 상기 패러렐 통신 인터페이스의 접속을 전환하는 것을 특징으로 하는 인터페이스 장치.
제1항에 있어서,
상기 브리지부는, 상기 제1 시리얼 통신 인터페이스 또는 상기 제2 시리얼 통신 인터페이스의 시리얼 신호와 상기 패러렐 통신 인터페이스의 패러렐 신호를 서로 변환하는 변환부를 포함한 것을 특징으로 하는 인터페이스 장치.
제1항의 인터페이스 장치가 실장된 배선 기판.