JP2020149493A - 評価装置、半導体装置、及び送信制御方法 - Google Patents
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Abstract
【課題】一つの実施形態は、テストのコストを容易に低減できる評価装置、半導体装置、及び送信制御方法を提供することを目的とする。【解決手段】一つの実施形態によれば、第1のデータバスと送信デバイスとを有する評価装置が提供される。送信デバイスは、出力側が第1のデータバスに電気的に接続され、データ及び前記データと異なる所定の信号を入力する。送信デバイスは、第1の期間に、前記第1のデータバスへ前記データを供給する。第1の期間は、バリッド信号がアクティブレベルである期間である。送信デバイスは、第2の期間に、第1のデータバスへ前記所定の信号を供給する。第2の期間は、バリッド信号がノンアクティブレベルである期間である。【選択図】図1
Description
本実施形態は、評価装置、半導体装置、及び送信制御方法に関する。
評価ボードなどの評価装置では、送信デバイスの出荷前に、送信デバイスに対してテストが行われる。このとき、テストのコストを低減することが望まれる。
PHY Interface for the PCI Express Architecture PCI Express 3.0 Revision .9
一つの実施形態は、テストのコストを容易に低減できる評価装置、半導体装置、及び送信制御方法を提供することを目的とする。
一つの実施形態によれば、第1のデータバスと送信デバイスとを有する評価装置が提供される。送信デバイスは、出力側が第1のデータバスに電気的に接続され、データ及び前記データと異なる所定の信号を入力する。送信デバイスは、第1の期間に、前記第1のデータバスへ前記データを供給する。第1の期間は、バリッド信号がアクティブレベルである期間である。送信デバイスは、第2の期間に、第1のデータバスへ前記所定の信号を供給する。第2の期間は、バリッド信号がノンアクティブレベルである期間である。
以下に添付図面を参照して、実施形態にかかる評価装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
(第1の実施形態)
第1の実施形態にかかる評価装置は、例えば、PCIe規格に準拠したデータリンク層インタフェース(Link回路)と物理層インタフェース(PHY回路)との間でデータがパラレルに接続されたインタフェースを評価する装置である。このインタフェースは、PIPE(PHY Interface for the PCI Express Architecture)インタフェースと呼ばれる。PIPEインタフェースを評価する際には、デジタル的な回路であるLink回路は、FPGAの半導体デバイスとして構成され、アナログ的な回路であるPHY回路は、TEGの半導体デバイスとして構成されることがある。
第1の実施形態にかかる評価装置は、例えば、PCIe規格に準拠したデータリンク層インタフェース(Link回路)と物理層インタフェース(PHY回路)との間でデータがパラレルに接続されたインタフェースを評価する装置である。このインタフェースは、PIPE(PHY Interface for the PCI Express Architecture)インタフェースと呼ばれる。PIPEインタフェースを評価する際には、デジタル的な回路であるLink回路は、FPGAの半導体デバイスとして構成され、アナログ的な回路であるPHY回路は、TEGの半導体デバイスとして構成されることがある。
PCIe規格では、第3世代(Gen3)以降、PIPEインタフェースにおいて伝送すべき信号として、イコライザ(Eq)用の制御信号が多く加わっている。このため、PHY回路を含むTEGの半導体デバイスと、Link回路を構成するFPGAの半導体デバイスと、の間の信号線数が膨れ上がる。また、PCIe規格の要請により、PIPEインタフェースで伝送すべきデータ量、すなわち、データ信号のビット幅が増えている。このため、Link回路の半導体デバイスとPHY回路の半導体デバイスとの接続のためのピン数が増大する可能性がある。ピン数が増大すると、既存のFPGA及び/又はTEGの利活用が困難になる(すなわち、より多くのピン数でFPGA及び/又はTEGを作り直すことになる)など、評価装置を構成するための無駄なコストが発生しやすく、テストのコストが増大しやすい。Link回路の半導体デバイスとPHY回路の半導体デバイスとの接続のためのピン数を信号数より低減することが望まれる。
一方、PCIe規格では、第3世代(Gen3)以降、データにクロックの情報を重畳させるための符号化の方式として、128b/130b符号化が採用されている。128b/130b符号化では、2ビットのプリアンブルが128ビットのペイロードの先頭に付加される。プリアンブルは、ペイロードに関する情報を示し、例えば、“01”でペイロードが通常のデータであることを示し、“10”でペイロードが制御データであることを示す。ペイロードでは、スクランブル方式でデータにクロックの情報が重畳される。
図1は、第1の実施形態にかかる評価装置における128b/130b符号化方式を説明するための図である。128b/130b符号化方式の波形は、例えば、図1の上図に示すようになる。図1の上図において、CLK_PIPEは、送信用のクロックである。VALID信号は、アクティブレベルにより、データが送信される期間を示す。DATAVALID信号は、アクティブレベルにより、データが送信される期間におけるデータの有効区間を示し、ノンアクティブレベルにより、データが送信される期間におけるデータの無効区間を示す。DATAは、送信されるデータにおけるペイロード(以下、単にデータとも呼ぶ)を示す。SYNCHEADER信号は、送信されるデータにおけるプリアンブルを示す。STARTBLOCK信号は、送信されるデータにおける符号化の単位(BLOCK)の先頭を示す。
図1の上図の波形図で示されるように、ペイロード(DATA)に対して2ビットのプリアンブル(SYNCHEADER)を付けて、データが送信される。このとき、PIPEインタフェースでは、図1の下図に示すように、ペイロード(DATA)とプリアンブル(SYNCHEADER)とを並列の信号で送っている。このため、元の送信信号とPIPEインタフェースで伝送されるパラレル信号との間でデータ量に微妙な差異が生じる。
すなわち、図1の下図に示すように、PIPEインタフェースにおけるデータバスのバス幅は、128ビットより小さく構成され、プリアンブルのバス幅は、2ビットで構成される。例えば、PIPEインタフェースにおいて、データバスのバス幅は、8ビット、16ビット、32ビット、又は64ビットで構成されることが多い。図1では、データバスのバス幅が64ビットである場合が例示されている。このため、プリアンブルのバスで伝送される信号において、斜線のハッチングで示す余剰ビットが、元の送信信号とパラレル信号との差異として発生する。
PCIe規格では、この差異を吸収するために、DataValid信号が設けられており、この余剰ビットのバックログがペイロードサイズ(128ビット)を超えないタイミングでDataValid信号がデアサートされることが要請されている。これにより、PIPEインタフェースにおける受信デバイスで余剰ビットのバックログが一括して破棄され、この差異が吸収され得る。図1の上図に斜線のハッチングで示されるデータは、DataValid信号がデアサートされる期間に送信されるデータであり、差分吸収の為の全く意味の無いデータであるため、受信デバイスで捨てられる。この意味の無いデータは、例えば、64ビットのサイズを有する。
そこで、本実施形態では、評価装置において、DataValid信号がデアサートされる期間に、データに代えて制御信号を半導体デバイス間のデータバスに送信することで、半導体デバイス間の接続のためのピン数を信号数より低減することを目指す。
具体的には、評価装置1は、図2に示すように構成され得る。図2は、評価装置1の構成を示す図である。図2は、外部(例えば、CPU等のホスト)への送信パスを評価する構成を例示しており、外部からの受信パスを評価する構成は図示の簡略化のため省略されている。
評価装置1は、評価ボード2、PIPEインタフェース9、コネクタ7、及び制御用コンピュータ8を有する。PIPEインタフェース9は、半導体デバイス3、半導体デバイス4、データバス5、及び制御ライン6を有する。半導体デバイス3は、PIPEインタフェース9における送信デバイスとしての半導体デバイスである。半導体デバイス4は、PIPEインタフェース9における受信デバイスとしての半導体デバイスである。PIPEインタフェース9における外部(例えば、CPU等のホスト)への送信動作を評価する場合、半導体デバイス3にLink回路がFPGAとして搭載され、半導体デバイス4にPHY回路がTEGとして搭載され、データバス5は、送信デバイスから受信デバイスへデータを伝送するバスとして搭載される。PIPEインタフェース9における外部(例えば、CPU等のホスト)からの受信動作を評価する場合、データバス5は、送信デバイスから受信デバイスへデータを伝送するバスとして搭載される。図2では、PIPEインタフェース9における外部(例えば、CPU等のホスト)への送信動作を評価する場合について例示している。
半導体デバイス3及び半導体デバイス4は、制御用コンピュータ8との間でテスト用の信号を送受信可能に評価ボード2上に搭載される。例えば、制御用コンピュータ8のテスト用の配線がコネクタ7に接続され、評価ボード2上にコネクタ7と電気的にそれぞれ接続された第1のソケット及び第2のソケット(図示せず)が設けられ、半導体デバイス3が第1のソケットに載せられるとともに半導体デバイス4が第2のソケットに載せられる。これにより、制御用コンピュータ8は、コネクタ7及び第1のソケットを介して半導体デバイス3へテスト用の信号を送信でき、半導体デバイス4から第2のソケット及びコネクタ7を介してテスト用の信号を受信できる。
半導体デバイス(送信デバイス)3は、信号処理回路31、信号バス32、データバス33、ラッチ回路34、ラッチ回路35、信号バス36、データバス37、マルチプレクサ38、制御ライン39、データバス51、データピン群3a、及び制御ピン3bを有する。信号バス32は、信号処理回路31とラッチ回路34の入力側との間に電気的に接続されている。データバス33は、信号処理回路31とラッチ回路35の入力側との間に電気的に接続されている。信号バス36は、ラッチ回路34の出力側とマルチプレクサ38の入力ノード38aとの間に電気的に接続されている。データバス37は、ラッチ回路35の出力側とマルチプレクサ38の入力ノード38bとの間に電気的に接続されている。データバス51は、マルチプレクサ38の出力ノード38cとデータピン群3aとの間に電気的に接続されている。データピン群3aは、データバス5を介して半導体デバイス4に電気的に接続されている。制御ライン49は、信号処理回路31とマルチプレクサ38の制御ノード38dと制御ピン3bとの間に電気的に接続されている。制御ライン49は、ライン39a〜39c及びノード39dを含む。ライン39aは、信号処理回路31とノード39dとを電気的に接続し、ライン39bは、ノード39dとマルチプレクサ38の制御ノード38dとを電気的に接続し、ライン39cは、ノード39dと制御ピン3bとを電気的に接続する。制御ピン3bは、制御ライン6を介して半導体デバイス4に電気的に接続されている。
半導体デバイス(受信デバイス)4は、データピン群4a、制御ピン4b、データバス52、デマルチプレクサ41、信号バス42、データバス43、ラッチ回路44、ラッチ回路45、信号バス46、データバス47、信号処理回路48、及び制御ライン49を有する。データピン群4aは、データバス5を介して半導体デバイス3のデータピン群3aに電気的に接続されている。データバス52は、データピン群4aとデマルチプレクサ41の入力ノード41aとの間に電気的に接続されている。信号バス42は、デマルチプレクサ41の出力ノード41bとラッチ回路44の入力側との間に電気的に接続されている。データバス43は、デマルチプレクサ41の出力ノード41cとラッチ回路45の入力側との間に電気的に接続されている。信号バス46は、ラッチ回路44の出力側と信号処理回路48との間に電気的に接続されている。データバス47は、ラッチ回路45の出力側と信号処理回路48との間に電気的に接続されている。制御ピン4bは、制御ライン6を介して半導体デバイス3の制御ピン3bに電気的に接続されている。制御ライン49は、制御ピン4bとデマルチプレクサ41の制御ノード41dとの間に電気的に接続されている。
例えば、半導体デバイス3において、信号処理回路31は、制御用コンピュータ8からコネクタ7及び第1のソケットを介してテスト用の信号を受ける。信号処理回路31は、テスト用の信号に応じて、図3(a)に示すような制御信号A〜Cを生成して信号バス32経由でラッチ回路34へ供給し、図3(a)に示すようなデータDATAを生成してデータバス33経由でラッチ回路35へ供給する。図3は、評価装置1における半導体デバイス3の動作を示す波形図である。制御信号A〜Cは、多少レイテンシが付いても支障が無いような変化が少ない信号が用いられ得る。ラッチ回路34は、制御信号A〜Cをラッチし、ラッチされた制御信号A〜Cを信号バス36経由でマルチプレクサ38へ供給する。ラッチ回路35は、データDATAをラッチし、ラッチされたデータDATAをデータバス37経由でマルチプレクサ38へ供給する。
また、信号処理回路31は、図3(a)に示すようなDataValid信号をマルチプレクサ38の制御ノード38dへ供給する。マルチプレクサ38は、DataValid信号がアクティブレベル(例えば、Hレベル)にある期間TP1に入力ノード38bを選択し、DataValid信号がノンアクティブレベル(例えば、Lレベル)にある期間TP2に入力ノード38aを選択し、DataValid信号がアクティブレベルにある期間TP3に入力ノード38bを再び選択する。すなわち、マルチプレクサ38は、期間TP1にラッチ回路35を選択し、期間TP2にラッチ回路34を選択し、期間TP3にラッチ回路35を再び選択する。マルチプレクサ38は、選択したデータ又は信号をデータバス51及びデータピン群3a経由でデータバス5へ供給する。
これにより、データバス5において、図3(b)に示すように、DataValid信号がアサートされる期間TP11にデータDATAを伝送し、DataValid信号がデアサートされる期間TP12にデータに代えて制御信号A〜Cを伝送し、DataValid信号がアサートされる期間TP13にデータDATAを再び伝送する。
また、半導体デバイス4において、デマルチプレクサ41は、データバス5、データピン群4a、及びデータバス52経由で図3(c)に示すようなデータDATAを受け、制御ライン6、制御ピン4b、及び制御ライン49経由で図3(c)に示すようなDataValid信号を受ける。デマルチプレクサ41は、DataValid信号がアクティブレベル(例えば、Hレベル)にある期間TP21に出力ノード41cを選択し、DataValid信号がノンアクティブレベル(例えば、Lレベル)にある期間TP22に出力ノード41bを選択し、DataValid信号がアクティブレベル(例えば、Hレベル)にある期間TP23に出力ノード41cを再び選択する。すなわち、デマルチプレクサ41は、期間TP21にラッチ回路45を選択し、期間TP22にラッチ回路44を選択し、期間TP23にラッチ回路45を再び選択する。
これにより、半導体デバイス4では、期間TP21にデータDATAが信号処理回路48へ供給され、期間TP22に制御信号A〜Cが信号処理回路48へ供給され、期間TP23にデータDATAが信号処理回路48へ供給される。信号処理回路48は、期間TP22にラッチ回路45から供給された制御信号A〜Cを復元し、受けたデータDATA及び復元された制御信号A〜Cに応じて、テスト用の信号(テスト結果としての信号)を第2のソケット及びコネクタ7経由で制御用コンピュータ8へ供給する。これにより、制御用コンピュータ8は、テスト結果の解析を行い、PIPEインタフェース9の送信動作を評価することができる。
すなわち、制御信号A〜Cの伝送経路は、データ用の伝送経路と兼用され、半導体デバイス(送信デバイス)3→データピン群3a→データバス5→データピン群4a→半導体デバイス(受信デバイス)4の経路で、半導体デバイス3から半導体デバイス4へ伝送される。これにより、半導体デバイス3と半導体デバイス4との間における接続ためのピン数を削減できる。
次に、評価装置1の動作について図4を用いて説明する。図4は、評価装置1の動作を示すフローチャートである。ここでは、図4を用いて、送信側と受信側とのそれぞれについて説明する。
半導体デバイス(送信デバイス)3は、VALID信号=Hになるまで(S1で「No」)待機する。半導体デバイス3は、VALID信号=Hになると(S1で「Yes」)、DATAVALID信号を確認する。半導体デバイス3は、DATAVALID信号=Hであれば(S2で「No」)データDATAを選択してデータバス5へ送信し(S3)、DATAVALID信号=Lであれば(S2で「Yes」)制御信号A〜Cを選択してデータバス5へ送信する(S4)。半導体デバイス3は、VALID信号=Lになるまで(S5で「No」)S1〜S4のループ処理を繰り返し、VALID信号=Lになると(S5で「Yes」)処理を終了する。
また、半導体デバイス(受信デバイス)4は、VALID信号=Hになるまで(S1で「No」)待機する。半導体デバイス4は、VALID信号=Hになると(S1で「Yes」)、DATAVALID信号を確認する。半導体デバイス3は、DATAVALID信号=Hであれば(S2で「No」)データDATAを選択して信号処理し(S3)、DATAVALID信号=Lであれば(S2で「Yes」)制御信号A〜Cを選択して信号処理する(S4)。半導体デバイス3は、VALID信号=Lになるまで(S5で「No」)S1〜S4のループ処理を繰り返し、VALID信号=Lになると(S5で「Yes」)処理を終了する。
以上のように、第1の実施形態では、評価装置1において、DataValid信号がデアサートされる期間に、データに代えて制御信号を、データの伝送経路を介して半導体デバイス3,4間のデータバス5に送信する。これにより、半導体デバイス3,4間の接続のためのピン数を信号数より低減できるので、テストのコストを容易に低減できる。
(第2の実施形態)
次に、第2の実施形態にかかる評価装置について説明する。以下では、第1の実施形態と異なる部分を中心に説明する。
次に、第2の実施形態にかかる評価装置について説明する。以下では、第1の実施形態と異なる部分を中心に説明する。
第2の実施形態にかかる評価装置1iは、図5に示すように、半導体デバイス4(図1参照)が省略され、データバス5がプローブ8i1を介して制御用コンピュータ8iに接続される。また、半導体デバイス3iは、制御ピン3b(図1参照)が省略され、制御ライン39iが信号処理回路31とマルチプレクサ38の制御ノード38dとを接続するように構成される。
信号処理回路31は、ステートマシンを含み、そのステートマシンの状態をデバッグするために、ステートマシンの状態を示す信号をデバッグ情報として信号バス32経由でラッチ回路34iへ供給してもよい。ラッチ回路34iは、デバッグ情報をラッチし、ラッチされたデバッグ情報を信号バス36経由でマルチプレクサ38へ供給する。
例えば、半導体デバイス3iにおいて、信号処理回路31は、制御用コンピュータ8iからコネクタ7及び第1のソケットを介してテスト用の信号を受ける。信号処理回路31は、テスト用の信号に応じて、図6(a)に示すようなデバッグ情報D〜Fを生成して信号バス32経由でラッチ回路34iへ供給し、図6(a)に示すようなデータDATAを生成してデータバス33経由でラッチ回路35へ供給する。図6は、評価装置1iにおける半導体デバイス3iの動作を示す波形図である。ラッチ回路34iは、デバッグ情報D〜Fをラッチし、ラッチされたデバッグ情報D〜Fを信号バス36経由でマルチプレクサ38へ供給する。ラッチ回路35は、データDATAをラッチし、ラッチされたデータDATAをデータバス37経由でマルチプレクサ38へ供給する。
また、信号処理回路31は、図6(a)に示すようなDataValid信号をマルチプレクサ38の制御ノード38dへ供給する。マルチプレクサ38は、DataValid信号がアクティブレベル(例えば、Hレベル)にある期間TP31に入力ノード38bを選択し、DataValid信号がノンアクティブレベル(例えば、Lレベル)にある期間TP32に入力ノード38aを選択し、DataValid信号がアクティブレベルにある期間TP33に入力ノード38bを再び選択する。すなわち、マルチプレクサ38は、期間TP31にラッチ回路35を選択し、期間TP32にラッチ回路34iを選択し、期間TP33にラッチ回路35を再び選択する。マルチプレクサ38は、出力ノード38cから、選択したデータ又はデバッグ情報をデータバス51及びデータピン群3a経由でデータバス5へ供給する。
これにより、データバス5において、図6(b)に示すように、DataValid信号がアサートされる期間TP41にデータDATAを伝送し、DataValid信号がデアサートされる期間TP42にデータに代えてデバッグ情報D〜Fを伝送し、DataValid信号がアサートされる期間TP43にデータDATAを再び伝送する。これにより、制御用コンピュータ8iは、プローブ8i1を介して、期間TP41にデータDATAをモニタし、期間TP42にデバッグ情報D〜Fをモニタし、期間TP43にデータDATAを再びモニタすることができる。すなわち、本第2の実施形態によれば、制御用コンピュータ8iは、本来のデータとデバッグ情報とを1つのプローブ8i1で観測でき、効率的にデバッグ解析を行うことができる。
次に、評価装置1iの動作について図7を用いて説明する。図7は、評価装置1iの動作を示すフローチャートである。図7において、図4のフローチャートと同じ処理については同じ符号を付している。
半導体デバイス(送信デバイス)3iは、VALID信号=Hになるまで(S1で「No」)待機する。半導体デバイス3iは、VALID信号=Hになると(S1で「Yes」)、DATAVALID信号を確認する。半導体デバイス3iは、DATAVALID信号=Hであれば(S2で「No」)データDATAを選択してデータバス5へ送信し(S3)、DATAVALID信号=Lであれば(S2で「Yes」)デバッグ情報D〜Fを選択してデータバス5へ送信する(S14)。半導体デバイス3iは、VALID信号=Lになるまで(S5で「No」)S1〜S3、S14のループ処理を繰り返し、VALID信号=Lになると(S5で「Yes」)処理を終了する。
以上のように、第2の実施形態では、評価装置1iにおいて、DataValid信号がデアサートされる期間に、データに代えてデバッグ情報を、データの伝送経路を介してデータバス5に送信する。これにより、本来のデータとデバッグ情報とを1つのプローブ8i1で観測でき、効率的にデバッグ解析を行うことができる。
(第3の実施形態)
次に、第3の実施形態にかかる半導体装置について説明する。以下では、第1の実施形態及び第2の実施形態と異なる部分を中心に説明する。
次に、第3の実施形態にかかる半導体装置について説明する。以下では、第1の実施形態及び第2の実施形態と異なる部分を中心に説明する。
第3の実施形態にかかる半導体装置1jは、図8に示すように、評価ボード2i(図5参照)が半導体デバイス2jに置き換えられ、半導体デバイス3i(図5参照)が送信回路3jに置き換えられている。送信回路3jは、導体デバイス2j上に回路的に実装されているため、データピン群3a(図5参照)が省略されている。また、半導体デバイス2jは、制御端子2j1及びデバッグ端子2j2を有する。制御端子2j1は、信号処理回路31に電気的に接続されている。デバッグ端子2j2は、データバス5に電気的に接続されている。
例えば、送信回路3jにおいて、信号処理回路31は、外部のコントローラから制御端子2j1経由で制御信号を受ける。信号処理回路31は、制御信号に応じて、図6(a)に示すようなデバッグ情報D〜Fを生成して信号バス32経由でラッチ回路34iへ供給し、図6(a)に示すようなデータDATAを生成してデータバス33経由でラッチ回路35へ供給する。図6は、評価装置1iにおける半導体デバイス3iの動作を示す波形図であるが、第3の実施形態の説明に流用する。ラッチ回路34iは、デバッグ情報D〜Fをラッチし、ラッチされたデバッグ情報D〜Fを信号バス36経由でマルチプレクサ38へ供給する。ラッチ回路35は、データDATAをラッチし、ラッチされたデータDATAをデータバス37経由でマルチプレクサ38へ供給する。
また、信号処理回路31は、図6(a)に示すようなDataValid信号をマルチプレクサ38の制御ノード38dへ供給する。マルチプレクサ38は、DataValid信号がアクティブレベル(例えば、Hレベル)にある期間TP31に入力ノード38bを選択し、DataValid信号がノンアクティブレベル(例えば、Lレベル)にある期間TP32に入力ノード38aを選択し、DataValid信号がアクティブレベルにある期間TP33に入力ノード38bを再び選択する。すなわち、マルチプレクサ38は、期間TP31にラッチ回路35を選択し、期間TP32にラッチ回路34iを選択し、期間TP33にラッチ回路35を再び選択する。マルチプレクサ38は、選択したデータ又はデバッグ情報をデータバス5へ供給する。
これにより、データバス5において、図6(b)に示すように、DataValid信号がアサートされる期間TP41にデータDATAを伝送し、DataValid信号がデアサートされる期間TP42にデータに代えてデバッグ情報D〜Fを伝送し、DataValid信号がアサートされる期間TP43にデータDATAを再び伝送する。これにより、外部のコントローラは、デバッグ端子2j2を介して、期間TP41にデータDATAをモニタし、期間TP42にデバッグ情報D〜Fをモニタし、期間TP43にデータDATAを再びモニタすることができる。すなわち、本第3の実施形態によれば、外部のコントローラは、本来のデータとデバッグ情報とを1つのデバッグ端子2j2で観測でき、効率的にデバッグ解析を行うことができる。
次に、半導体装置1jの動作について図7を流用して説明する。
送信回路3jは、VALID信号=Hになるまで(S1で「No」)待機する。送信回路3jは、VALID信号=Hになると(S1で「Yes」)、DATAVALID信号を確認する。送信回路3jは、DATAVALID信号=Hであれば(S2で「No」)データDATAを選択してデータバス5へ送信し(S3)、DATAVALID信号=Lであれば(S2で「Yes」)デバッグ情報D〜Fを選択してデータバス5へ送信する(S14)。送信回路3jは、VALID信号=Lになるまで(S5で「No」)S1〜S3,14のループ処理を繰り返し、VALID信号=Lになると(S5で「Yes」)処理を終了する。
以上のように、第3の実施形態では、半導体装置1jにおいて、DataValid信号がデアサートされる期間に、データに代えてデバッグ情報をデータバス5に送信する。これにより、本来のデータとデバッグ情報とを1つのデバッグ端子2j2で観測でき、効率的にデバッグ解析を行うことができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1,1i 評価装置、1j 半導体装置、3,3i,4 半導体デバイス、3j 送信回路、5 データバス、34,34i,35,44,45 ラッチ回路、38 マルチプレクサ、39,39i,49 制御ライン、41 デマルチプレクサ。
Claims (7)
- 第1のデータバスと、
出力側が前記第1のデータバスに電気的に接続され、データ及び前記データと異なる所定の信号を入力する送信デバイスと、
を備え、
前記送信デバイスは、バリッド信号がアクティブレベルである第1の期間に、前記第1のデータバスへ前記データを供給し、前記バリッド信号がノンアクティブレベルである第2の期間に、前記第1のデータバスへ前記所定の信号を供給する
評価装置。 - 前記送信デバイスは、
第1のバス入力ノード、第2のバス入力ノード、第1の制御ノード、及び前記第1のデータバスに電気的に接続された第1のバス出力ノードを有するマルチプレクサと、
第2のデータバスを介して前記第1のバス入力ノードに電気的に接続された第1の回路と、
第1の信号バスを介して前記第2のバス入力ノードに電気的に接続された第2の回路と、
前記第1の制御ノードに電気的に接続され、前記バリッド信号を前記第1の制御ノードへ伝送する第1の制御ラインと、
を有する
請求項1に記載の評価装置。 - 前記マルチプレクサは、前記第1の期間に前記第1の回路を選択し、前記第2の期間に前記第2の回路を選択する
請求項2に記載の評価装置。 - 前記第1のデータバスを介して前記送信デバイスに電気的に接続された受信デバイスをさらに備え、
前記受信デバイスは、
前記第1のデータバスが接続された入力ノード、第2の制御ノード、第2のバス出力ノード、及び第3のバス出力ノードを有するデマルチプレクサと、
第3のデータバスを介して前記第2のバス出力ノードに電気的に接続された第3の回路と、
第2の信号バスを介して前記第3のバス出力ノードに電気的に接続された第4の回路と、
前記第2の制御ノードに接続され、前記バリッド信号を前記第2の制御ノードへ伝送する第2の制御ラインと、
を有する
請求項2に記載の評価装置。 - 前記マルチプレクサは、前記第1の期間に前記第1の回路を選択し、前記第2の期間に前記第2の回路を選択し、
前記デマルチプレクサは、前記第1の期間に前記第3の回路を選択し、前記第2の期間に前記第4の回路を選択する
請求項4に記載の評価装置。 - 送信回路と、
前記送信回路に電気的に接続された第1のデータバスと、
を備え、
前記送信回路は、
第1のバス入力ノード、第2のバス入力ノード、制御ノード、及び前記第1のデータバスに電気的に接続されたバス出力ノードを有するマルチプレクサと、
第2のデータバスを介して前記第1のバス入力ノードに電気的に接続され、データを前記第1のバス入力ノードへ供給する第1の回路と、
第1の信号バスを介して前記第2のバス入力ノードに電気的に接続され、前記データと異なる所定の信号を前記第2のバス入力ノードへ供給する第2の回路と、
前記制御ノードに電気的に接続され、バリッド信号を前記制御ノードへ伝送する制御ラインと、
を有し、
前記マルチプレクサは、前記バリッド信号がアクティブレベルにある期間に前記第1の回路を選択して前記第1のデータバスへ前記データを供給し、前記バリッド信号がノンアクティブレベルにある期間に前記第2の回路を選択して前記第1のデータバスへ前記所定の信号を供給する
半導体装置。 - データ及び前記データと異なる所定の信号を入力する送信デバイスの送信制御方法であって、
バリッド信号がアクティブレベルである第1の期間に、前記送信デバイスの出力側に接続されたデータバスへ第1のデータを供給することと、
前記バリッド信号がノンアクティブレベルである第2の期間に、前記データバスへ前記データと異なる所定の信号を供給することと、
前記バリッド信号がアクティブレベルである第3の期間に、前記データバスへ第2のデータを供給することと、
を備えた送信制御方法。
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