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Belgacem Haba
Ilyas Mohammed
Ellis Chau
Sang-Il Lee
Kishor DESAI
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Tessera Inc
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Description

201225188 六、發明說明： 本申請案係2〇10年丨丨月〗曰申請之美國申請案第 U/938’068號之接續中請案’該案之揭示内容以引用的方 式併入本文中。 【先前技術】 在半導體晶片封裝總成之構造中，已發現希望在半導體 封裝之諸元件之間及/或周圍插入囊封材料或底部填充 物’以期在操作半導體晶片期間減小及/或重新分佈該半 導體晶片與一支撐電路化基板或介電元件之間之連接件上 之應變及應力，並且密封該等元件以免遭腐钱，以及確保 囊封物、半導體晶粒及該晶片封裝之其他元件之間緊密接 觸。 已設計各種方法來㈣半導體晶片封裝總成及類似物。 然而，儘管已有致力於開發微電子囊封技術之全部努力， 未來改良仍存在未符合之需求。 【發明内容】 -種用於製作-微電子總成之方法可包含提供具有一第 -表面及在該第一表面上凸出之第一導電元件的一第一組 件，以及具有-第二表面及在該第二表面上凸出之第二導 電兀件的一第二組件。該第一組件或該第二組件之至少一 者可為-微電子元件，該等第一導電元件之至少一些或該 等第一導電疋件之至少一些可為實質上剛性導電柱，且該 等柱可具有在該等柱從其處凸出之各自表面上的一高度， 該高度係該第一表面與該第二表面之間之一距離之至少百 159810.doc 201225188 分之四十。可在至少該至少一些第一導電元件或該等第二 導電元件上佈置一接合金屬，且一底部填充物層可覆蓋該 等第一導電元件之至少一些或該等第二導電元件之至少一 些。該方法可包含將該等第一導電元件之至少一者移動朝 向該等第二導電元件之另一者，使得實質上剛性柱刺穿該 底部填充物屬且至少使該接合金屬變形。該方法可包含加 熱該第-組件及該第二組件至一結合溫度直至該接合金屬 沿該等柱之邊緣流動且電結合該第一組件及該第二统件。 該接合金屬可沿該等柱之至少一半高度接觸該等邊緣。 在本發明之另—態樣中，—種用於製作-微電子總成之 方法可包含提供具有一第一表面及在該第一表面上凸出之 =導電疋件的-微電子元件，以及具有__第二表面及在 士表面上凸出之第二導電元件的一介電元件。該等第 &件之至少—些或該等第二導電元件之至少-些可 電性導電柱’且該等第一導電元件或該等第二導 、他者可包含與該至少一些導電柱並置 =該等柱可具有在該等柱從其處凸出之各自表面上之 且-底料充物層可覆蓋料第—導電之 :::或：等第二導電元件之至少一些。該方法可包含將 導電元件之至少—者移動朝向該等第二導電元件 ::，使得實質上剛性柱刺穿該底部填充物層且至少 :二：屬變形。該方法可包含加熱該微電子元件及該 動以沿該等二C屬沿該等枉之邊緣流 往之至/一“度接觸該等邊緣並且使該微電 1598W.doc 201225188 子元件與該介電元件電結合。該 面上^x等柱在其從其處凸出之表 面上之冋度可為該第一 衣 至少百分之四十。 心第-表面之間之一距離之 在一實施例令，該等第—導 ，丨、一 a.*兩 導電7^件包含接合金屬，且至 v二：電柱係該介電元件之第二導電元件。 在貫施例中，該至少_些㈣該微電子元件的第 電元件，且該等第-瀑雷- 導 寻第一導電7L件包含該接合金屬。 在一實施例中，將該等第一導 該等第二導電元件之另—者之J "移動朝向 穿該接合金屬。 者之步驟：包含實質上剛性柱刺 在一實施例中’將該等第一導電元件之至少一者移動朝 =另一者之步驟包含：穿透該接合金屬至該第—表面或該 第一表面之各自者上之.度_ . <焊枓之一尚度之至少25%的一深 度。 在一實施例中，在使該接合金屬變形之步驟之前，由該 等導電柱將微量底部填充物層推至該接合金屬中。 在一實施例中，該第一組件可為一晶片或一互連元件。 在一實施例中，該第一組件及該第二組件可為晶片，或 者該第二組件可為一互連元件。 在一實施例中，該等第一導電元件之至少一些可為實質 上剛性柱；或者該等第一導電元件之至少一些可為導電 塾，或者§亥4第二導電元件之至少一些可為實質上剛性 柱’或者該等第二導電元件之至少一些可為接觸塾。 在一實施例中，該底部填充物可覆蓋該等第一導電元 159810.doc
-6 - 201225188 ;或者該 二導電元 件；或者該底部填充物可覆蓋該等第二導電元件 底部填充物可覆蓋該等第一導電元件及該等 件。 在-實施例中’該第一組件可為_微電子元件， 一導電元件之至少-些可為接觸墊，且該等第二導電元件 之至少—錢實質上剛性柱°或者，㈣：組件可為-互 «子元件。在另—替代實施例中，該提供步 驟可包含：在該等實質上剛性柱之至少—些上提供一接人 金屬或者在該等接觸塾之至少—些上提供—接合金屬。 一在-實施例中，該第—組件可為—微電子元件，該等第 一導電元件之至少一些可為實質上剛性柱，且該等第二導 電兀件之至少-些可為接觸墊。或者，該第二組件可為一 互連元件或一微電子元件。 在實施例中，該第一組件可為-微電子元件，該等第 導電元件之至少一些可為實質上剛性柱，且該等第二導 電凡件之至少—些可為實質上剛性柱。或者，該第二組件 可為互連元件或一微電子元件。 根據本發明之另一態樣，一種微電子總成可包含一第一 : 罘二組件、一接合金屬，以及一底部填充物層。 °亥第組件可具有一第—表面及在該第一表面上凸出之第 導電元件。言亥第二組件彳具有一第二表面及纟該第二表 面上凸出之第二導電元件。該第一組件或該第二組件之至 ^者可為一微電子元件，該等第一導電元件之至少一些 或該等第-道 — μ 一導電元件之至少一些可為實質上剛性導電柱且 159810.doc 201225188 了八有在《亥荨柱從其處凸出之各自表面上之一高度。該接 :金屬可佈置於各自對之導電元件之間，該等各自對各包 含該等柱之至少一者且該等第一導電元件或該等第二導電 一牛之至乂 >者面對该至少一柱。該接合金屬亦可沿該等 柱之至少—半高度接觸該等柱之邊緣。該底部填充物層可 接觸且接合該第一組件及該第二組件的第一表面及第二表 面。該等柱之至少一些與該接合金屬之間之界面表面之至 少-者處可能存在該底部填充物層之殘餘物，或者該接合 金屬内可能存在該底部填充物層之殘餘物。 在-實施例t ’該第—組件可為—微電子元件，且該第 二組件可為一介電元件。或者，微電子元件可為一晶片。 在-實施例中，該第—組件可為—介電元件。 在實施例中，a亥第―組件及該第二組件可為微電子元 件；或者該#第-導電元件可為導電柱。 在-實施例中，該等第二元件可為導電柱。 在-實施例中，該等第—導電元件及該等第二導電元件 二者可為導電柱。 在一實施例中，—接合金屬可沈積於該等導電柱之至少 一者上。 在-實施例中’-焊料遮罩可設置錢近該等導電柱. 或者該等導電柱之至少—部分可塗佈魏—接合 材 料。 在-實施射，該接合金屬可覆蓋該科電柱之至少一 者之一高度的一半或更少。 159810.doc 201225188 在一實施例中，該等第二導電元件可為導電柱。 【實施方式】 圖1係根據本發明之一實施例之製備一微電子封襄 1〇〇(圖1(f))之一方法的一截面圖。如所展示，該微電子封 裝100包含在其之處暴露導電柱40的一微電子元件3〇及— 介電元件50。（圖1(a)至圖1(b)) 參考圖1(a)，在一實例中，微電子元件3〇可為一單個 「裸晶」，亦即未封裝之晶粒，例如，其上具有微電子電 路的一半導體晶片。複數個接觸件（例如接合墊2〇)可暴露 在一半導體晶粒之一接觸承載表面32處且可配置成暴露在 此表面處的一列或多列。 如本揭示内容中所使用，一導電元件「暴露」在一介電 元件之一表面處之敘述指示該導電元件可用於與在垂直於 介電元件之表面之一方向上從該介電元件外側移動朝向該 介電元件之表面的一理論點接觸。因此，在一介電元件之 一表面處«之-端子或其他導f元件可從此表面凸出； ° ”此表面背平’或者可相對於此表面内凹且透過該介電 兀件中之一孔或凹陷而暴露。 舉例而言’可將諸如烊料、銦、錫或其組合之一接合金 屬接合至微電子元件30之接合墊2〇。 參考圖1(b)，在-實施例中，諸如（例如）—基板、晶片 體:帶等等之—介電元件5G可設置成在其-表面處具有 丨在見施例中，介電元件50具有大於微電子元 長度L2的一長和。或者，介電元件與微電子元件之 159810.doc 201225188 長度可為相同。在所展示之實施例中，導電元件係在介電 兀件5〇之頂部表面52上或從該頂部表面52向外延伸之實質 上剛性金屬柱4〇。可使用 等柱4〇。 便用此項技術已知之任何方法製備該 舉例而言’如頒代eIstad之美國專利第mu%號所 :(該案之揭示内容以引用的方式併入本文中），可藉由將 一導電片附接至-基板表面且接著選擇性移動該導電片之 部分而形成從-基板之—表面突出成彼此平行的複數個實 質上剛性長形b金屬片可基本上由銅組成或者可具有一 層或多層的銅且其中可能有一層或多層之另—金屬，例 如，諸如鎳之蝕刻障壁金屬。柱之尖端可具有共面表面。 因此，舉例而言，可藉由微影術而從附接至介電元件5〇 之一導電片®案化實質上剛性柱以形成在該介電元件5〇之 頂部表面52上向上延伸的固態金屬柱。此處理趨於形成具 有截頭圓錐形狀的金屬柱’其中柱之邊緣係自該等導電柱 40之尖端42傾斜出。類似地，可從諸如2〇〇7年3月13日申 請且共同讓與之美國專利申請公開案第2〇〇8/〇〇〇34〇2號所 述之一雙重蝕刻製程中形成該等柱，該案之揭示内容以引 用的方式併入本文中。或者，該等柱係可形成為如2〇〇9年 7月30曰申請共同讓與給Haba之美國專利申請公開案第 2010/0044860號；或者2〇〇8年12月23日申請之Endo之美國 專利申請公開案第2009/01 88706號所揭示之柱，該二案之 全部揭示内容以引用的方式併入本文中。 另外’用於在一金屬基板上形成柱之電解電鍍方法係在 159810.doc •10-
201225188 各給Oosawa等人之美國專利案第6,372,62〇號及第 6,617,236號中有述，該二案之揭示内容以引用的方式併入 本文中。與移除一基板上之一導電層之暴露部分之蝕刻製 程不同，可藉由在基板之暴露部分上沈積金屬而形成實質 上剛性導電柱。與因蝕刻製程所致之截頭圓錐形狀相反， 此類柱可代以具有一更為均勻之圓形形狀。 參考圖1(c)，可將一預定量之底部填充物沈積至介電元 件50上使得底部填充物60覆蓋介電元件5〇之頂部表面兄及 柱40。在一示例性實施例中，可在介電元件5〇之頂部表面 52以及柱40之頂部表面或尖端42上旋轉塗佈底部填充物 60。導電柱之邊緣表面44及尖端42可接觸底部填充物⑼使 得該等柱被底部填充物完全覆蓋。（參看圖i⑷及2)。底部 填充物可包含聚合組分，在最後封裝總成及其外殼之後， 该聚合組分增加微電子元件3〇與介電元件5〇之間之機械連 接之剛度》 現參考圖1⑷，微電子元件3〇上之大塊接合金屬（例如焊 料10)可與從介電元件50延伸出之導電柱並置。在所展 示之貫靶例中，大塊焊料丨〇可移動朝向導電柱，亦即， 藉由將微電子元件移動朝向基板。或者，其上具有導電柱 40之基板可移動朝向微電子元件的焊料塊ι〇，或者可將焊 料及導電柱二者移動成彼此更靠近。舉例而言，可將晶粒 30及介電元件50放置於於各自板（未展示）上且藉由在一個 或兩個方向62、64上移動微電子元件3G或介電元件5〇之一 者或二者而將導電柱4〇及坪料1〇移動成更靠在一起。為確 I59810.doc 201225188 保導電柱40與焊料10密合，可將焊料1〇壓至底部填充物⑼ 中以便至少使該底部填充物60之一部分變形。在此配置 中，底部填充物60可接觸介電元件5〇之頂部表面Μ以及焊 料1〇之邊緣表面44，但是可接觸或可不接觸微電子元件3〇 的接觸承载表面32。在-特定實施射，該方法可包含對 準導電柱與大塊接合金屬的一步驟。然而，在一些情形 中，可無需對準導電柱與大塊接合金屬之一步驟而可結合 介電7C件之柱與微電子元件上之接合金屬。亦即，在加熱 接合金屬至在其下該接合金屬液化之一溫度時·此時來自 大塊接合金屬之表面張力可幫助導電柱與該大塊接合金屬 更好地對準’接合金屬可具有自對準結構之趨勢。 見參考圖1(e)，微電子元件3〇可繼續移動朝向介電元到 5〇:使^•導電柱4G之尖端42變成嵌人於底部填充物6〇内。 若該等尖端42未$全穿透焊料1〇，則該等尖端42亦將使截 焊斗之至乂部分至少變形。在一實施例中，導電柱41 穿透為從微電子元件3〇之接觸承載表面32延伸出之焊料ι( 之间度Hs(圖i(a))之至少25%的至少一距離d(圖1(e))。摩 例而言’若在微電子元件3〇之表面上焊料1〇之高度為… 微米貝j導電柱可穿透至該焊料⑺中至少25微米。 相較於先前技術微電子封裝，導電柱觸底部填充物^ 之穿透及焊料1〇之變形及’或穿透可由於導電柱切之實質 上硬度及銳利邊緣46(圖1及圖2)而成為可能。若未變成嵌 入於焊料1〇中，則導電柱40之結構能夠使其刺破或推動通 過底部填充物6〇且至少使該焊料1()變形。—旦導電柱穿透 159810.doc 201225188 底部填充物且至少使焊料10之一部分變形，則底部填充物 60可接觸微電子元件之接觸承載表面32以及介電元件兄之 頂部表面52二者。在替代實施例中，為變成嵌入於底部填 充物60及焊料1〇中，介電元件5〇可移動朝向微電子元件 3〇，或者微電子元件30及介電元件5〇可同時移動朝向彼 此。 現參考圖1(f)，在焊料10及導電柱4〇已結合在一起後， 可加熱整體微電子封裝1〇〇至一回焊溫度使得焊料1〇可在 導電柱40之邊緣周圍流動以形成一導電圓柱9〇。在一示例 性實施例中，焊料將潤濕一高度取/2之導電柱，該高度 Hc/2為導電柱之總高度Hc之至少5〇%。在—特定實施例 中，焊料可覆蓋柱至介電元件的暴露表面52或者可覆蓋高 度HC/2與鄰近該柱之介電元件5〇之頂部表面52之部分之間 之導電柱40的任何部分。 如所展示，導電柱40之高度Hp、焊料圓柱1〇A之高度He 以及接合塾20可促成介於微電子元件之接觸承載表面辦 介電7C件50之頂部表面52之間之一間距χ。在一示例性實 施例中，導電柱40之高度Ηρ係介電元件5〇之頂部表面52與 微電子元件30之接觸承載表面32之間之一間距的至少百分 之四十（40%)。在距離χ可為25微米至1〇〇微米之一實例 中導電柱40具有至少1〇微米的一高度。應明白可在可設 置於微電子元件之接觸承載表面32之頂部上之元件之暴露 頂部表面與/或設置於一介電元件之頂部表面上之一元件 之頂部表面之間得到距離X，該等元件為諸如覆蓋介電元 159810.doc •13- 201225188 件之暴露表面或微電子元件之接觸承載表面32的—焊料遮 罩、黏著層或任何其他材料。 參考圖2A，展示圖1(f)中之導電柱之一者之一尖端的一 放大示意圖。如詳細放大後所展示，在焊料丨〇與導電柱之 間之結合處，焊料1〇中將出現底部填充物6〇的殘餘物跡線 62。當朝向彼此按壓導電柱4〇及/或焊料1〇時，焊料1〇中 可此出現或混合底部填充物6〇之殘餘物跡線62。往回參考 圖Ud)，當導電柱40及焊料10彼此並置時，該焊料1〇與導 電柱40之尖端42之間定位底部填充物6〇之一部分p。隨著 介電το件50及微電子元件3〇移動成更靠近彼此（圖1(幻及圖 1(e))且導電柱4〇變成嵌入於焊料1〇内，定位於焊料1〇與導 電柱40之間之底部填充物6〇之跡線（未展示）亦將變成嵌入 在該焊料10内》實際上，導電柱4〇可將底部填充物6〇推至 焊料10中。此等跡線部分62將在導電柱4〇與焊料丨〇之接合 點處出現。 應明白可對圖1之實施例進行若干修改，本文將更詳細 描述一些修改。舉例而言，與介電元件5〇相反，可將底部 填充物沈積於微電子元件的頂部表面32上（圖4)，或者可沈 積於微電子元件30及介電元件50二者上（圖8)。可替代地將 一焊料遮罩沈積至介電元件50上（圖3(a))或者可塗佈導電 柱40 ’以便限制直接接觸介電元件5〇或微電子元件3〇之表 面之底部填充物60及焊料1 〇的量（圖8)。焊料遮罩或塗層亦 可防止底部填充物60接觸從微電子元件3〇之表面32或介電 元件50之表面52延付之導電柱的邊緣。代替將焊料或其他 159810.doc •14· 201225188 接合金屬10直接放置於接合墊20上，可替代地將焊料直接 放置於一個或多個導電柱40的尖端42上（圖6)。 現參考圖3 ’展示製作微電子封裝3〇〇(圖3(f))之一方法 的一替代實施例。此實施例類似於圖2所展示之實施例且 以微電子元件330在其上具有一接合金屬1〇(圖3(a))且一介 電元件350在其上具有柱340(圖3(b))開始遵循相同步驟。 圖3之方法僅在於介電元件3 50之主表面352上設置一焊料 遮罩370(圖3(b))的程度上不同，此影響有多少底部填充物 3 60及焊料310可直接接觸導電柱34〇及介電元件35〇之表面 352。在圖3(b)所展示之實例中，焊料遮罩370可設置成跨 越介電元件350的頂部表面352，使得焊料遮罩37〇接觸導 電柱340的側邊緣344。或者，可將焊料遮罩與導電柱34〇, 之邊緣344’隔開，使得焊料遮罩37〇之邊緣374與導電柱 340'之邊緣344’之間存在一間隙g。 如圖3(c)所展示，允許底部填充物36〇流動覆蓋在焊料遮 罩370之一暴露頂部表面372上。當在介電元件35〇上沈積 焊料遮罩370時，底部填充物36〇將不會接觸導電柱34〇之 下部或基座346之邊緣表面344 ^因此，底部填充物36〇可 覆蓋且接觸導電柱之尖端342，以及保持暴露且從焊料遮 罩370向上延伸之導電柱34〇的邊緣表面344。 如圖3(e)所展示，在將介電元件350及微電子元件33〇結 合在一起（圖3(d))之後，沈積於微電子元件33〇之接合墊32 上烊料310可因導電柱而變形，或者導電柱340可由於微電 子凡件330移動朝向介電元件350上之導電柱340之尖端342 159810.doc •15· 201225188 而變成嵌入於焊料中。一旦導電柱340之尖端342變形或者 變成嵌入在焊料310中，則可回焊封裝3〇〇。在所展示之實 例中，焊料遮罩3 70防止焊料3 1 〇潤濕直接接觸焊料遮罩 370之導電柱340之基座346之邊緣。僅在焊料遮罩37〇之表 面372上延伸之導電柱34〇之暴露部分被焊料31〇潤濕。 現參考圖3(f)，在焊料310及導電柱34〇已結合在—起 後，可加熱整體微電子封裝3〇〇至一回焊溫度，使得焊料 3 10可沿導電柱340之邊緣流動以形成一導電圓柱39〇。如 所展示，因為焊料遮罩370係沈積成鄰近導電柱34〇之基座 346之邊緣344，所以焊料31〇將僅沿從焊料遮罩37〇之表面 372延伸出且在該表面372上暴露之導電柱34〇的邊緣流動 並與之接觸。相比之下，在焊料遮罩37〇不碰觸導電柱34〇, 之邊緣之處，焊料310可回焊至導電柱34〇，之基座或者鄰近 介電元件350之頂部表面。 參考圖3(g)且類似於先前實施例，導電柱之高度％係 自焊料遮罩370之頂部表面372至微電子元件33〇之頂部表 面測彳于。兩度Hp可為介電元件350之頂部表面352與焊料遮 罩37〇之暴露頂部表面372之間之一間距X的至少百分之四 十（4〇%)。在一實例中’在距離X可為25微米至1〇〇微米之 處’導電柱40具有至少10微米之一高度。 仍參考圖3(g) ’ 一旦完成微電子封裝3〇〇，則可將其電 連接至一電路板390或電路板。介電元件350上之端子345 係與在該介電元件350之表面352處暴露之柱340或其他導 電疋件電連接。如所展示，焊料球362可用來將端子345連 159810.doc
-16 - 201225188 接至電路板上的接觸墊355。作為使用焊料球362之一替代 方式’可使用將微電子封裝300導電連接至電路板390的任 何其他習知形式，諸如導電接針、其他形式之導電材料或 類似物。應明白，微電子封裝300可電連接至任何其他形 式之外部元件或裴置。 在圖4(a)至圖4(f)中，展示根據本發明之一微電子封裝 400(圖4(f))的另—替代實施例。此實施例類似於上文參考 圖1至圖2所述之方法，除了如圖4(c)所展示，將底部填充 物460替代地設置於微電子元件43〇之頂部表 面432上，或 者可不將其設置於介電元件450的頂部表面452上。參考圖 4(d)，一旦微電子元件43〇及導電柱44〇上之焊料41〇彼此並 置並且更靠在一起，則導電柱440之尖端442開始穿透通過 底邛填充物460。在一實施例中，在此步驟期間，底部填 充物460將從微電子元件430之接觸承載表面432延伸以接 觸導電柱440。 接著微電子元件430及介電元件45〇之一者或二者可移動 朝向另一者，使得導電柱440可推動通過底部填充物60且 至少使焊料410變形’若否’則亦變成嵌人於焊料中。 在斤展示之貫施例中，柱之尖端442恰延伸至焊料41 〇中達 為焊料410及導電熱42〇夕妯古择u 吁电垩42〇之總冋度Η。之至少25%的一距離 D。其後’封裝_可回焊，使得焊料川沿 露邊緣流動。如所展千 ^ ^ 、 所展不，因為導電柱440上不存在將防止 柱被焊料潤濕之焊料遮罩或其他塗層，所以焊料410會沿 導電柱糊流動且可形成從微電子元件上之接合塾420延伸 159810.doc 201225188 至從介電元件450向上延伸之導電柱44〇之基座446的焊料 之一導電圓柱490。 現參考圖5’展示圖!至圖!⑴的一替代實施例。此實施 例類似於圖1至圖1(f)，但不同之處在於與從介電元件 550之表面552延伸出相反，在初始組件（圖5(a))中導電 柱540係從微電子元件53〇之接觸承載表面532延伸出。類 似地，焊料510可從暴露在介電元件55〇之頂部表面μ〗處 之接合墊520(而非如先前實施例中之微電子元件53〇)延伸 (圖 5(b))。 為了便利參考，本揭示内容中參考一「頂部」，亦即一 半導體晶片之接觸承載表面532敘述方向。—般言之，稱 為向上」、'「從…上升」或「從…延伸」之方向應指正交 且遠離微電子元件頂部表面53 2的方向。一「垂直」方向 應指正交於晶片頂部表面的方向。術語在一參考點之 「上」應指該參考點向上的一點，且術語在一參考點之 「下」應指該參考點向下的一點。更應明白，類似參考數 字將用來描述類似元件。 方法步驟係以其他方式類似於本文先前所討論的方法步 驟。參考圖5(c)，可在例如從介電元件55〇延伸之焊料51〇 之接合金屬上設置一底部填充物56〇。在此實施例中，底 部填充物560亦在其整體上覆蓋焊料5 10之表面514。參考 圖5(d) ’導電柱54〇可與焊料51〇並置，使得該等等電柱54〇 可邊成嵌入在底部填充物560内或穿透通過該底部填充物 560。如圖5(e)所展示且如先前實施例中所討論，導電柱 159810.doc 201225188 540之尖端542延伸通過焊料510。底部填充物560—旦回 焊’則其可接觸導電柱540之暴露邊緣544。類似於上文參 考圖i(f)所述之實施例，焊料可接觸微電子元件之表面532 上之柱之咼度He的一部分或全部。在一示例性實施例中， 焊料可從表面532接觸柱的至少一半高度。如圖5(f)所特定 展示’在一實施例中，當導電柱上未塗佈將防止焊料5 j 〇 满濕導電柱540之任何部分的焊料遮罩及/或其他材料時， 焊料之一導電圓柱59〇從微電子元件530之接觸承載表面 532延伸至在介電元件55〇之表面552暴露的接觸件52〇。 現參考圖6’展示根據本發明之製作一微電子封裝 600(圖6(e))的另一方法。該方法類似於本文先前所揭示之 方法’但是在導電柱640A從微電子元件630延伸（圖6(a))的 程度以及導電柱640B亦從介電元件650延伸（圖6(b))之程度 上有所不同。此外，可將焊料61〇直接沈積在導電柱64〇a 的炎端642上且可將焊料遮罩680設置成鄰近導電柱64〇a。 舉例而言，氮化矽之一暴露層可用作一遮罩680以避免微 電子元件630之表面632被諸如焊料之一接合金屬潤濕。 如圖6(c)所展示，一底部填充物66〇係沈積於從介電元件 650之頂部表面652延伸的導電柱640上。接著導電柱640A 及導電柱640B可彼此並置（圖。可將該等導電柱64〇八 之尖端642，以及其尖端642上之焊料6丨〇按壓至該底部填 充物660中，使得尖端642及其上之焊料61〇可延伸至該底 部填充物660之至少一部分中。可繼續將介電元件65〇及微 電子元件630按壓在一起（或者一者朝向另一者）直至尖端 159810.doc 19 201225188 642B可穿透至焊料61G之至少—部分中，使得焊料6i〇之原 始高度HS之至少25%(圖1(e))被導電柱64〇b穿透。（圖 6⑷）。其後，可回焊封裝以造成沈積於導電柱64〇a之尖端 642A上之焊料6 i 〇流動且潤濕導電柱64〇a、64〇b二者之邊 緣（圖6(f))。在此實施例中，如圖6(f)所展示，因為在導電 柱640A之尖端642A上沈積有限量之焊料61〇，所以該焊料 61〇可能未完全潤濕各自導電柱64〇A、64〇b的各自邊緣 644A、644B。如所展示，導電柱6働之基座646可保持暴 露且能夠直接接觸底部填充物66〇。 現參考圖7’展示圖6之一替代方法。在此實施例中，介 電疋件750亦支撐柱740(b)。，然而，與圖6之實施例對照， 不存在沿微電子元件63〇之長度延伸的焊料遮罩（圖7(a))。 底部填充物760係沈積於微電子元件73〇之接觸承載表面 732的暴露部分上’以及未被焊料71〇覆蓋之導電柱7嫩之 暴露部分上。在所展示之實施射，底部填充物較佳延伸 超過導電柱740A之各者之外邊緣（圖7⑷）。應明白，在替 代實施例中’可代以將焊料放置在從介電元件携延伸的 導電柱上》 現參看圖7(d)，導電柱74〇A及從其處延伸之焊料71〇, 以及從介電元件750延伸之導電柱74〇B係彼此並置。可將 介電元件750及微電子元件73〇按壓在一起使得導電柱74肫 進入底部填充物760。 如圖7(e)中進一步可見，一旦導電柱7彻穿透通過底部 填充物760 ’則可繼續壓縮介電元件75〇及微電子元件 159810.doc 201225188 直至將導電柱740B嵌入於在從微電子元件73〇延伸之導電 柱740A之導電尖端742A處暴露的焊料内。接著可回焊該 封裝使得焊料710將潤濕導電柱74〇八及74昍之暴露表面的 邊緣（圖7(f))。 現參考圖8 ’展示根據本發明之另一微電子封裝8〇〇(圖 8(e))。如所展示，微電子封裝包含大體上相同長度的兩個 介電元件850A(圖8(a))及850B(圖8(b))。參考圖8(cl)及圖 8(c2))，可在各自介電元件85〇八及85〇B之頂部表面852a、 852B上沈積一底部填充物層。介電元件85〇B可包含從介 電元件850之頂部表面852B延伸出的導電柱84〇。導電柱 840之基座846可塗佈可幫助防止導電柱被焊料或其他材料 潤濕之諸如焊料遮罩材料或任何有機或無機材料的材料。 如圖8(d)所展示，導電柱840可與從介電元件85〇a延伸 之焊料810並置。參考圖8(6)，可繼續將介電元件85〇八及 850B移動成更靠近在一起以將導電柱84〇放置成與焊料81〇 接觸。在此實施例中，焊料810未被導電柱84〇刺穿或穿 透。如所展示，導電柱840僅使從介電元件85〇八延伸的焊 料810變形。參考圖8(f)，一旦該封裝被回焊，則焊料8 i 〇 將沿除被材料848塗佈以防止導電柱84〇之基座846之调濕 之處之外的導電柱840之邊緣流動。 參考圖9 ’展示另一替代微電子封裝9〇〇。此實施例類似 於建立一微電子封裝的先前方法’且不同之處僅在於各自 微電子元件930A、930B支撐導電元件（亦即，導電柱94〇、 焊料910及導電柱920)的程度，且該等導電元件無一者從 I59810.doc 21- 201225188 一介電元件延伸。底部填充物960囊封兩個微電子元件 930A、930B之間的封裝之内部。 參考圖10，展示一微電子總成的另一替代部分。為圖 1(f)之一部分之一替代圖之圖10展示可在一第一介電元件 1050上或内定位一導電墊1023 〇可在介電元件1〇5〇上形成 一介電層1051且可在介電層1〇51中形成一開口 1〇56。可藉 由通過開口電鍍加厚且形成一柱，或者或是在介電層1〇5ι 上以及開口 1 056内沈積一連續金屬層且接著蝕刻該連續金 屬層以形成所希望之柱大小及形狀而形成導電柱1〇42。 可在不同的電子系統之構造中利用以上所討論的各種微 電子總成。舉例而言，如圖11所展示，根據本發明之另一 實施例之一系統1900包含上文結合其他電子組件19〇8及 1910之微電子總成之先前實施例所述的一結構19〇6。在所 描繪之實例中，組件1908係一半導體晶片，而組件191〇為 一顯示螢幕，但是可使用任何其他組件。當然，儘管圖丄丄 中出於清楚說明而僅描繪兩個額外組件，然而該系統可包 含任何數置的此類組件。如上所述之結構丨9〇6可例如為一 複合晶片或併入複數個晶片的一結構。在另一變體中，可 提供兩種結構，且可使用任何數量之此類結構。結構19〇6 及組件1908與1910係安裝於一共同外殼19〇1中（以虛線示 意性描繪）且在需要處彼此電互連以形成所希望之電路。 在所展示之示例性系統中，該系統包含諸如一可撓性印刷 電路板的一電路板19〇2，且該電路板包含使組件彼此互連 的若干導體1904 ’圖11中僅描繪該等導體19〇4之一者。然 159810.doc
-22· S 201225188 而，此僅為示例性；可使用用於製作電連接件的任何適+ 結構。外殼1901係描繪為可在一蜂巢式電話或個人數位助 理中使用之類型的一攜帶式外殼，且螢幕191〇係暴露在外 殼之表面。在結構1906包含諸如一成像晶片之一光敏元件 時，亦可提供一透鏡1911或其他光學裝置用於將光導引至 該結構。圖11中所展示之簡化系統同樣僅為示例性；可使 用以上所討論之結構製作包含一般視為固定結構之系統的 其他系統，諸如桌上型電腦、路由器及類似者。 雖然本文已參考特定實施例描述本發明，然而應瞭解此 等實施例僅說明本發明之原理及用途。因此，應理解在不 脫離如由隨附申請專利範圍所界定之本發明之精神及範疇 下可對說明性實施例進行若干修改且可設計其他配置。 【圖式簡單說明】 圖1係根據本發明之一實施例的一實施例。 圖2係圖1 (c)的一俯視圖。 圖2A係圖1(f)之一部分的一分解圖。 圖3係圖1的一替代實施例。 圖4係圖1的一替代實施例。 圖5係圖1的另一替代實施例。 圖6係圖1的另一替代實施例。 圖7係圖6的一替代實施例。 圖8係圖1的另一替代實施例。 圖9係圖1(f)之一部分的一替代實施例。 圖〗〇係根據本發明之一實施例的一系統。 159810.doc -23- 201225188 圖11係根據本發明之一實施例之一系統的一示意圖。 【主要元件符號說明】 10 焊料/接合金屬 20 接合墊 30 微電子元件 32 接觸承載表面 40 導電柱 42 導電柱尖端 44 導電柱邊緣表面 46 邊緣 50 介電元件 52 介電元件之頂部表面 60 底部填充物 62 移動方向 64 移動方向 100 微電子封裝 300 微電子封裝 310 焊料 330 微電子元件 340 導電柱 340' 導電柱 342 導電柱之尖端 344 導電柱側邊緣 344' 導電柱之邊緣
1598I0.doc -24- S 201225188 345 端子 346 基座 350 介電元件 352 介電元件主表面 355 接觸墊 360 底部填充物 362 焊料球 370 焊料遮罩 372 焊料遮罩頂部表面 3 74 焊料遮罩之邊緣 390 導電圓柱/電路板 400 微電子封裝 410 焊料 430 微電子元件 432 微電子元件之頂部表面 440 導電柱 442 導電柱之尖端 446 基座 450 介電元件 452 介電元件之頂部表面 460 底部填充物 490 導電圓柱 510 焊料 514 焊料表面 159810.doc .25· 201225188 520 接合墊 530 微電子元件 532 微電子元件之接觸承載表面 540 導電柱 542 導電柱之尖端 550 介電元件 552 介電元件之表面 560 底部填充物 590 導電圓柱 600 微電子封裝 610 焊料 630 微電子元件 632 微電子元件之表面 640A 導電柱 640B 導電柱 642A 導電柱640A之尖端 642B 導電柱640B之尖端 644A 導電柱640A之各自邊緣 644B 導電柱640B之各自邊緣 646 基座 650 介電元件 652 介電元件之頂部表面 660 底部填充物 680 焊料遮罩 159810.doc -26· 201225188 710 焊料 730 微電子元件 740A 導電柱 740B 導電柱 742A 導電柱740A之導電尖端 750 介電元件 760 底部填充物 800 微電子封裝 810 焊料 840 導電柱 846 基座 848 防潤濕材料 850A 介電元件 850B 介電元件 852A 介電元件850A之頂部表面 852B 介電元件850B之頂部表面 860 底部填充物 900 微電子封裝 910 焊料 920 導電柱 930A 微電子元件 930B 微電子元件 940 導電柱 960 底部填充物 I59810.doc -27- 201225188 1023 導電墊 1042 導電柱 1050 第一介電元件 1051 介電層 1056 開口 1900 電子系統 1901 共同外殼 1902 電路板 1904 導體 1906 複合晶片結構 1908 半導體晶片 1910 顯示螢幕 1911 透鏡 P 底部填充物之部分 159810.doc • 28 -

Claims (1)

  1. 201225188 七、申請專利範圍： h，用於製作—微電子總成的方法，該方法可包括： 提供具有-第_表面及在該第一表面上凸出之諸第一 導電兀件的-第-組件’以及具有-第二表面及在該第 -表面上凸出之諸第二導電元件的一第二組件，該第一 、’且件或該第二組件之至少一者係一微電子元件，該等第 一=電元件之至少一些或該等第二導電元件之至少一些 係實質上剛性導電柱，該等柱具有在該等柱從其處凸出 之各自表面上之一高度，該高度係該第一表面與該第二 表面之間之-距離之至少百分之四十，一接合金屬係佈 置於至少該至少一些第一導電元件或該等第^導電元件 上，且一底部填充物層覆蓋該等第一導電元件之至少一 些或该等第二導電元件之至少一些； 將該等第-導電元件之至少一者移動朝向該等第二導 電70件之其他者’使得料實質上剛性㈣穿該底部填 充物層且至少使該接合金屬變形； 加熱該第一組件及該第二組件至一結合溫度直至該接 合金屬沿該等柱之邊緣流動以沿該等柱之至少一半高度 接觸該等邊緣且電結合該第一組件及該第二組件。 2. —種用於製作一微電子總成的方法，該方法包括： 提供具有一第一表面及在該第一表面上凸出之諸第一 導電元件的一微電子元件，以及具有一第二表面及在該 第二表面上凸出之諸第二導電元件的一介電元件，該等 第一導電元件之至少一些或該等第二導電元件之至少一 159810.doc 201225188 些係實質上剛性導電柱，且該等第—導電元件或該 二導電元件之其他者包含與該至少—些導電柱並置的— 接合金屬’該等检具有在該等柱從其處凸出之各自表面 上之-高度’且-底部填充物層覆蓋該等第—導電元件 之至少一些或該等第二導電元件之至少一些； 將該等第—導電元件之至少一者移動朝向該等第二導 電元件之其他者，使得料實質上剛性柱刺穿該底部填 充物層且至少使該接合金屬變形； 加熱該微電子元件及該介電元件至一結合溫度直至該 接合金屬沿該等柱之邊緣流動以沿該等柱之至少一半高 度接觸該等邊緣並且使該微電子元件與該介電元件電= 合； ° 其中》亥等桎在其從其處凸出之表面上之高度係該第一 表面與該第二表面之間之一距離之至少百分之四十。 3. 如明求項2之方法’其中該等第一導電元件包含該接合 金屬，且該至少—些導電柱係該介電元件的第二導電元 件。 4. 如請求項2之方法’其中該至少一些柱係該微電子元件 的第一導電元件，且該等第二導電元件包含該接合金 屬。 5·如請求項2之方法，其中將該等第—導電柱之至少一者 移，朝向4等第二導電元件之其他者之該步驟包含：該 等實質上剛性柱刺穿該接合金屬。 6.如請求項2之方法，其中將該等第一導電元件之至少一 159810.doc 201225188 者移動朝向其他者之該步驟包含：穿透該接合金屬至該 第一表面或該第二表面之各自者上之焊料之一高度之至 少2 5 %的一深度。 7.如叫求項2之方法，其中在使該接合金屬變形之該步驟 之别，由該等導電柱將微量底部填充物層推至該接合金 屬中。 8·如請求項2之方法，其中該第一組件係一晶片。 9. 如請求項2之方法，其中該第一組件係一互連元件。 10. 如明求項2之方法，其中該第一組件及該第二組件 11·如靖求項2之方法，其中該第二組件係—互連元件。 12.如f求項2之方法中該等第—導電元件之至少—些 係實質上剛性柱。 一 13·如請求項2之方法’其中該等第-導電元件之至少—此 係導電塾^ 二 14. 如請求項2之方法 係實質上剛性柱。 15. 如請求項2之方法 係接觸塾。 16·如請求項2之方法 電元件。 17.如請求項2之方法， 電元件。 18·如請求項2之方法， 其中該等第二導電元件之至少一些 其中該等第二導電元件之至少一此 其中該底部填充物覆蓋該等第一導 其中該底部填充物覆蓋該等第二導 其中該底部填充物覆蓋該等第—導 I59810.doc 201225188 電元件及該等第二導電元件。 19.如請求項2之方法，1 該等第-導電元件：二件係—微電子元件， 電元件之至少一此_⑯ 專第二導 夕些係貫質上剛性柱。 2 0 ·如清求項19之方、土 ^1. » 2〗如該第二組件係-互連元件。 21. 如印求項19之方法 22 τδ m ’、 μ第—組件係—微電子元件。 22. 如味求項19之方法， 亥^供步驟包含：在該等實質 上剛性柱之至少—此 ^ 二上钕供一接合金屬。 23. 如請求項19之方法，立 Τ該k供步驟包含：在該等接觸 塾之至少-些上提供一接合金屬。 24. 如請求項2之方法，直中 第—組件係一微電子元件， 該#第一導電元件之至少—此 二係實處上剛性柱，且該等 第-導電兀件之至少一些係接觸墊。 25. 如請求項24之方法，其中 具肀5亥第二組件係一互連元件。 26. 如請求項24之方法，其中令 Y °哀第一組件係一微電子元件。 27. 如請求項2之方法，其中 Υ 第一組件係一微電子元件， 該等第一導電元件之至少— 主夕些係貫質上剛性柱，且該等 第二導電元件之至少一此係宭 —保貫質上剛性柱。 28. 如請求項27之方法，其中兮筮_ 甲这第一組件係一互連元件。 29. 如請求項27之方法，其中嗲 Τ ^第一組件係一微電子元件。 3 0. —種微電子總成，其包括： 一第一組件，其且有一笛 . 出之諸第一導電元件； 一第二組件，其具有—第 、八有第—表面及在該第一表面上凸 面及在該第二表面上凸 159810.doc S -4 201225188 出之諸第二導電元件； 遍第一組件或該第二組件之至少一者係一微電子元 件該等第一導電元件<至少一些或該等第^導電元件 之至少—些係ft上剛性導電柱，該等柱具有在該等柱 ' 從其處凸出之各自表面上之一高度； 佈置於各自對之導電元件之間之一接合金屬’該等各 自對各包含該等柱之至少一者，且該等第一導電元件或 該等第二導電元件之至少一者面對該至少一柱，該接合 金屬沿該等柱之至少一半高度接觸該等柱之邊緣；及 一底部填充物層，其接觸且接合該第一組件及該第二 組件的第一表面及第二表面，其中該等柱之至少一些與 忒接合金屬之間之界面表面之至少一者處存在或者在該 接合金屬内存在該底部填充物層之殘餘物。 31 ·如請求項30之微電子總成，其中該等柱之至少一些與該 接合金屬之間之界面表面之該至少一者處存在該底部填 充物層之該殘餘物。 32·如請求項30之微電子總成，其中該接合金屬内存在該底 部填充物層之該殘餘物。 ' 33.如請求項31或32之微電子總成，其中該第一組件係一微 ‘ 電子元件’且該第二組件係一介電元件。 34. 如請求項33之微電子總成，其中該微電子元件係一晶 35. 如請求項31或32之微電子總成，其中該第一組件係一介 電元件。 159810.doc 201225188 36.如請求項31或32之微電子總成，其中該第一組件及該第 一組件係微電子元件。 3 7.如請求項31或32之微電子總成，其中該等第一導電元件 係該等導電柱。 如請求項31或32之微電子總成，其中該等第二導電元件 係該等導電柱。 39.如請求項31或32之微電子總成，其中該等第一導電元件 及該等第二導電元件二者係該等導電柱。 4〇·如請求項33之微電子總成，其中一接合金屬係沈積於該 等導電柱之至少一者上。 41. 如請求項35之微電子總成，其中一接合金屬係沈積於該 等導電柱之至少一者上。 42. 如請求項36之微電子總成，其中一接合金屬係沈積於該 等導電柱之至少一者上。 43. 如請求項31或32之微電子總成，其中—焊料遮罩係設置 成鄰近該等導電柱。 44. 如請求項3 1或32之微電子總成，其中該等導電柱之至少 一部分係塗佈有耐抗一接合金屬之材料。 45. 如請求項31或32之微電子總成，其中該接合金屬覆蓋該 等導電柱之至少一者之一高度之一半或更少。 46_如請求項33之微電子總成’其中該等第二導電元件係續 等導電柱。 47.如請求項36之微電子總成，其中該等第二導電元件係嘴 等導電柱。 159810.doc • 6 -
    201225188 總成以及電 系統。 該總成及該 48. —種包括如請求項30、31或32之任一項之一 連接至該總成之一個或多個其他電子組件的 49. 如請求項48之系統’其進一步包括一外殼， 等其他電子組件係安裝至該外殼。 159810.doc
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101053079A (zh) 2004-11-03 2007-10-10 德塞拉股份有限公司 堆叠式封装的改进
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US20120146206A1 (en) * 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8963340B2 (en) * 2011-09-13 2015-02-24 International Business Machines Corporation No flow underfill or wafer level underfill and solder columns
US8836136B2 (en) 2011-10-17 2014-09-16 Invensas Corporation Package-on-package assembly with wire bond vias
US8586408B2 (en) * 2011-11-08 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Contact and method of formation
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9646923B2 (en) 2012-04-17 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, methods of manufacture thereof, and packaged semiconductor devices
US9917035B2 (en) * 2012-10-24 2018-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Bump-on-trace interconnection structure for flip-chip packages
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8889486B2 (en) * 2012-09-05 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package structures
US9385098B2 (en) * 2012-11-21 2016-07-05 Nvidia Corporation Variable-size solder bump structures for integrated circuit packaging
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US20140356986A1 (en) * 2013-05-31 2014-12-04 International Business Machines Corporation Precision controlled collapse chip connection mapping
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
JP5873152B1 (ja) * 2014-09-29 2016-03-01 日本特殊陶業株式会社 配線基板
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9603283B1 (en) * 2015-10-09 2017-03-21 Raytheon Company Electronic module with free-formed self-supported vertical interconnects
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US10750614B2 (en) * 2017-06-12 2020-08-18 Invensas Corporation Deformable electrical contacts with conformable target pads
KR20220040138A (ko) 2020-09-23 2022-03-30 삼성전자주식회사 반도체 칩의 접속 구조물 및 그의 제조 방법, 및 접속 구조물을 포함하는 반도체 패키지 및 그의 제조 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7022A (en) * 1850-01-15 Cideb-mill
JP2716336B2 (ja) * 1993-03-10 1998-02-18 日本電気株式会社 集積回路装置
US6177636B1 (en) 1994-12-29 2001-01-23 Tessera, Inc. Connection components with posts
JPH0997791A (ja) 1995-09-27 1997-04-08 Internatl Business Mach Corp <Ibm> バンプ構造、バンプの形成方法、実装接続体
JP3971500B2 (ja) 1998-02-20 2007-09-05 ソニー株式会社 半導体素子実装用配線基板の製造方法
US6225206B1 (en) 1999-05-10 2001-05-01 International Business Machines Corporation Flip chip C4 extension structure and process
JP2004523893A (ja) * 2000-11-14 2004-08-05 ヘンケル　ロックタイト　コーポレイション ウェーハ塗布用融剤兼アンダーフィル材、ならびにそれを用いて製造された積層電子組立体
US6599775B2 (en) * 2001-05-18 2003-07-29 Advanpack Solutions Pte Ltd Method for forming a flip chip semiconductor package, a semiconductor package formed thereby, and a substrate therefor
US7323360B2 (en) 2001-10-26 2008-01-29 Intel Corporation Electronic assemblies with filled no-flow underfill
US8641913B2 (en) 2003-10-06 2014-02-04 Tessera, Inc. Fine pitch microcontacts and method for forming thereof
JP2006100552A (ja) 2004-09-29 2006-04-13 Rohm Co Ltd 配線基板および半導体装置
US7573137B2 (en) * 2006-03-31 2009-08-11 Texas Instruments Incorporated Controlling flip-chip techniques for concurrent ball bonds in semiconductor devices
JP2009158593A (ja) * 2007-12-25 2009-07-16 Tessera Interconnect Materials Inc バンプ構造およびその製造方法
JP5064288B2 (ja) * 2008-04-15 2012-10-31 新光電気工業株式会社 半導体装置の製造方法
JP4641551B2 (ja) * 2008-06-13 2011-03-02 富士通株式会社 半導体装置の製造方法
US20100044860A1 (en) 2008-08-21 2010-02-25 Tessera Interconnect Materials, Inc. Microelectronic substrate or element having conductive pads and metal posts joined thereto using bond layer
JP5056718B2 (ja) * 2008-10-16 2012-10-24 株式会社デンソー 電子装置の製造方法
US7569935B1 (en) * 2008-11-12 2009-08-04 Powertech Technology Inc. Pillar-to-pillar flip-chip assembly
US8008122B1 (en) * 2010-09-21 2011-08-30 International Business Machines Corporation Pressurized underfill cure

Also Published As

Publication number Publication date
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