TW201214430A - Magnetic memory, electronic system, memory and method for the same - Google Patents

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Description

201214430 六、發明說明： 【發明所屬之技術領域】 [0001] 本發明涉及到可編程記憶體元件，如使用在記憶體陣列 之可編程電阻元件。 【先前技術】 [0002] 可編程電阻元件通常是指元件之電阻狀態可在編程後改 變。電阻狀態可以由電阻值來決定。例如，電阻性元件 可以是單次性可編程〇TP(One-Time Programmable)元 件（如電性熔絲），而編程方法可以施用高電壓，來產生 高電流通過0TP元件。當這大電流經由打開的編程選擇器 流過0TP元件，0TP元件將被燒成高或低電阻狀態（取決 於是溶絲或反溶絲）而加以編程。 [0003] 電性熔絲是一種常見的0TP，而這種可編程電阻元件，可 以是多晶碎’石夕化多晶發，石夕化物，熱隔離的主動區， 金屬，金屬合金或它們的組合。金屬可以是鋁，銅或其 他過渡金屬。其中最常用的電性熔絲是矽化的多晶矽，用 互補式金氧半導體晶體管（CMOS)的閘極製成，用來作為 内連接（interconnect)。電性熔絲也可以是一個或多個 接點（contact)或層間接點（via)，而不是小片段的内連 接。高電流可把接點或層間接點燒成高電阻狀態。電性 熔絲可以是反熔絲，其中高電壓使電阻降低，而不是提 高電阻。反熔絲可由一個或多個接點或層間接點組成， 並含有絕緣體於其間。反熔絲也可由⑶⑽閘極耦合於 CMOS本體，其含有閘極氧化層當做為絕緣體。 [0004] 100129684 種傳統的可編程電阻式記憶存儲單元如第一圖所示 表單編號A0101 第4頁/共60頁 1003436468-0 201214430 Ο 存儲單元ι〇包含一電阻元件11和一 Ν型金氧半導體晶體管 (NM〇s)編程選擇器12。電阻元件u一端耦合到肫此 12的汲極，另一端耦合到正電壓V+。NMOS12的閘極耦合 !選擇h號（SEL)，源極耦合到負電麼V-。當高電壓加 在V+而低電壓加在V-時，電阻元件10則可被編程，經由 提高編程選擇信號（SEL)來打開NMOS12。一種最常見 的電阻元件是矽化多晶矽，乃是在同時製作MOS閘極時用 的同樣材料。NMOS編程選擇器12的面積，需要足夠大， 以提供所需的編程電流持續幾微秒。矽化多晶矽的編程 電流通常是從幾毫安（對寬度約40奈米的熔絲）至2〇毫安（ 對寬度約0. 6微米熔絲）^因此使用矽化多晶矽的電性炫 絲存儲單元面積往往是非常大的。 [0005] 可編程電阻元件可以是可逆的電阻元件，可以重複編程 且可逆編程成數位邏輯值“〇，，或“1” ·可編程電阻元 Ο 件可從相變材料來製造，如鍺（Ge)，銻（Sb)，碲（ Te)的組成Ge2Sb2Te5 (GST-225 )或包括成分銦（In )，錫（Sn)或硒（Se)的GeSbTe類材料。經由高電壓 短脈衝或低電壓長脈衝，相變材料可被編程成非晶體態 雨電阻狀態或結晶態低電阻狀態。可逆電阻元件可以是 電阻式隨機存取記憶體（電阻式記憶體RRAM)，存儲單 元由在金屬或金屬合金電極之間的金屬氧化物，如鉑/氧 化鎳/鉑（Pt/NiO/Pt)，氮化鈦/氧化鋅/氧化铪/氮化鈦 (TiN/Ti0x/Hf02/TiN)製成。該電阻狀態可逆性的改變 是經由電壓或電流脈衝的極性，強度，持續時間，產生 或消滅導電細絲。另一種類似電阻式隨機存取記憶體 100129684 表單編號A0101 第5頁/共60頁 1003436468-0 201214430 (RRAM)的可編程電阻元件，就是導電橋隨機存取記憶體 (CBRAM )。此記憶體是基於電化學沉積和移除在金屬或 金屬合金電極之間的固態電解質薄膜裏的金屬離子。電 極可以是一個可氧化陽極和惰性陰極，而且電解質可以 是摻銀或銅的硫系玻璃如硒化鍺（GeSe)或硒化硫（GeS) 等。該電阻狀態可逆性的改變是經由電壓或電流脈衝的 極性，強度，持續時間，產生或消滅導電橋。 [0006] 如第二圖a所示，相變記憶體（PCM)是另一種傳統的可 編程電阻元件20。PCM存儲單元包含相變材料（Phase Change Material)薄膜21和一當作編程選擇器的雙極 性電晶體22，其具有P +射極23，N型基極27和集極25(為 P型基體）。相變薄膜21—端耦合到雙極性電晶體22的射 極23，另一端耦合到正電壓V+。雙極性電晶體22的N型基 極27耦合到負電壓V-，而集極25耦合到接地。在V + 和-間施加適當的電壓持續適當的時間，相變薄膜21可被編 程成高或低電阻狀態，根據電壓和持續時間而定。按照 慣例，編程一相變記憶體成高電阻狀態（或重設狀態） 大約需要持續50ns的3V電壓，消耗大約300uA的電流。 編程相變記憶體成低電阻狀態（或設置狀態）需要持續 300ns左右的2V電壓1 >肖耗大約100uA的電流。這種存儲 單元需要特殊製程來妥善隔離每個存儲單元，因而需要 比標準CMOS邏輯製程多3-4道光罩，而使得它的製作比較 貴。 [0007] 另一種相變記憶體（PCM)的可編程電阻元件如第二圖b 所示。相變記憶體材料有相變薄膜21 ’和一二極體22’。 100129684 表單編號A0101 第6頁/共60頁 1003436468-0 201214430 被耦合在二極體陽極22,和正電壓v +之間 η 陰極22被耦合到負電壓V-。施加適當的電壓在 一]持續一段適當的時間，相變薄膜21，可以被編 或低電阻狀態，根據電壓和持續時間而定。請見“ Kwang-Jin ϊ 〇 , e et al., "ΑΘΟηηιΙ. 8V512Mb Diode- ch PRAM with 266MB/s Read Throughput,"
Internati〇nal Solid-State Circuit Confer-
enc?m，pp.472_273”，第二圖c所示為使用二極體 每相變5己憶體（PCM)存儲單元的編程選擇器的例 子。雖然這項技術可以減少PCM存儲單元尺寸到只有 (F代表特徵大小），二極料要非常複雜的製造 k程如選擇性蟲晶成長（SEg)。如此—來對嵌入式⑽ 的應用’將變的非常昂貴。 [_帛三圖a和第三則顯示經由電流方向來編程磁記憶體 (MRAM)存儲單元21()成磁平行（或狀態Q)和磁反平行（ 或狀態1)示意圖。MRAM存儲單元21〇由一磁性隧道接面 0 (MTJ) 211和一NM0S編程選擇器218組成。磁隧道接面 211擁有多層次的鐵磁或反鐵磁疊與如八12〇3和“〇的金 屬氧化物，其作為多層次之間的絕緣體◊磁隧道接面211 包括自由堆疊層212和固定堆疊層213 »打開編程選擇器 CM0S218 ’施加適當的電流到磁性隨道接面（mtj) 211 ，自由層堆212就可排列成磁平行或磁反平行於固定層堆 21 3 ’此根據電流的流出或流入固定層堆21 3而定。因此 ，磁狀態可以進行編程，而狀態結果可以由電阻值來決 定，亦即磁平行狀態的低電阻或磁反平行狀態的高電阻 100129684 表單編號A0101 第7頁/共60頁 1003436468-0 201214430 。狀,％ 0或1電阻值分別為約5 k Ω或1 〇 Κ Ω，而且編程電流 約+/-1 00-200 #Α。編程MRAM存儲單元的一例子描述在 2Mb Spin-Transfer Torque RAM with Bit-by-Bit Bidirectional Current Write and Parallel izing-Direction Current Read," International Solid-State Circuit Conference,2007 pp.480-481” 。 [0009] 二極體也可以從多晶矽製造。第四圖&顯示一多晶石夕二極 體的核截面。要形成多晶發二極體，多晶梦是由N +植入 一知而P +植入另一端，二端之間的間距Lc含有固有 (intrinsic)的摻雜劑。固有的摻雜劑是由外擴散或污 染所造成之些微N型或P型摻雜劑，而非刻意的摻雜。石夕 化物阻擋層應用於多晶矽上以防止矽化物在多晶石夕的表 面上形成’從而防止短路。多晶矽的P +和N+兩端由接點 帶出以形成二極體的P N兩端。作為一例子，多晶石夕二極 體可見Ming-Dou Ker et al.，“Ultra High-voltage Charge Pump Circuit in Low-Voltage
Bulk CMOS Processes with Polysilicon Diodes, IEEE Transaction of Circuit and System-II，Vol.54，No.l，January 2007，pp.47-51。 [0010] 第四圖b顯示第四圖a多晶梦的二極體的電流電壓特性。 目前的電流電壓曲線顯示有用的二極體行為，如二極體 的閾值電壓約為0. 6 V而漏電流低於1 η A。經由改變間距 Lc，多晶矽二極體的擊穿電壓和漏電流可以相應調整。 【發明内容】 100129684 表單編號A0101 第8頁/共60頁 1003436468-0 201214430 LUUliJ 這項專利是關於使用二極體作為編程選擇器的可編程電 阻元件存儲單元之實施例。可編程的電阻元件可以使用 標準互補金屬氧化物半導體（CMOS)邏輯製程，以減少存 儲單元的大小和成本。 [0012] 因此本發明提供一種記憶體，包括：多個記憶存儲單元 ，至少有一記憶存儲單元包括：一記憶元件有第一端和 第二端，該第一端被耦合到第一電源電壓線；及一第一二 極體包括至少一第一端和一第二端，其中該第一端具有 ^ 一第一類型摻雜，該第二端有一第二類型摻雜，該第一 Ο 二極體的該第一端耦合到該記憶元件的該第二端，一第 二二極體包括至少一第一端和一第二端，其中該第一端 具有一第一類型摻雜，該第二端具有一第二個類型摻雜 ，該第二二極體的該第二端被耦合到該記憶元件的該第 二端，其中該第一二極體的該第二端被耦合到第二電源 電壓線，其中該第二二極體的該第一端被耦合到第二或 第三電源電壓線。 〇 [0013] 其中該第一或第二二極體的該第一端或該第二端的摻雜 是從互補式金屬氧化物半導體（CMOS)元件的源極或汲極 的摻雜植入製造，其中，至少有一二極體是構建在多晶 矽基體上，其中，經由施加電壓到該第一，第二和/或第 三電源電壓線，從而導通該第一二極體而切斷了該第二 二極體到一邏輯狀態，或導通該第二二極體而切斷了該 第一二極體到另一邏輯狀態，該記憶元件被配置為可編 程到不同的邏輯狀態。 [0014] 因此本發明提供一種記憶體，包括：多個記憶存儲單元 100129684 表單編號A0101 第9頁/共60頁 1003436468-0 201214430 ，至少有一記憶存儲單元包括：一記憶元件有第一端和 第二端，該第一端被耦合到第—電源電壓線；及一第—二 極體包括至少-第-端和-第二端，其中該第—端具有 一第一類型摻雜，該第二端具有一第二類型摻雜，該第 一二極體的該第一端被耦合到該記憶元件的該第二端， 一第二二極體包括至少一第一端和一第二端其中該第 一端具有一第一類型摻雜，該第二端具有一第二個類型 摻雜，該第二二極體的該第二端被耦合到該記憶元件的 該第二端，其中該第一二極體的該第二端和該第二二極 體的該第一端被耦合到第二電源電壓線，其中該第一或 第二二極體的摻雜是從互補式金屬氧化物半導體（CMOS) 元件的源極或汲極的摻雜植入製造，其中，至少有一二 極體疋構建在多晶矽基體上，其中，經由施加電壓到該 第一和第二電源電壓線，從而導通該第一二極體而切斷 了該第二二極體到一邏輯狀態，或導通該第二二極體而 切斷了該第-二極體到另一邏輯狀態，該記憶元件被配 置為可編程到不同的邏輯狀態。 [0015] 因此本發明提供一種電子系統，包括：一處理器；及一記 憶體可操作地連接到該處理器，該記憶體包括至少數個 記憶存儲單元來提供數據存儲，每個記憶存儲單元包括 a己隐元件有第—端和第二端，該第一端被麵合到第 一個電源電壓線；及—第一二極體包括至少一第一端和一 第二端，其中該第一端具有一第一類型摻雜該第二端 具有一第二類型摻雜，該第一二極體的該第一端被耦合 到該記憶7L件的該第二端，而該第一二極體的該第二端 100129684 表單編號A0101 第頁/共60頁 1003436468-0 201214430 被耦合到第二電源電壓線；一第二極體包括至少一第一端 和一第二端，其中該第一端具有一第一型類摻雜，該第 二端具有一第二類型摻雜，該第二二極體的該第二端被 耦合到該記憶元件的該第二端，而該第二二極體的該第 一端被耦合到第二或第三電源電壓線；其中該第一或第二 二極體的摻雜劑是從互補式金屬氧化物半導體（CMOS)元 件的源極或汲極的掺雜植入製造，其中，至少有一二極 體是構建在多晶矽基體上，其中，經由施加電壓到該第 一，第二和/或第三電源電壓線，從而導通該第一二極體 而切斷了該第二二極體到一邏輯狀態，或導通該第二二 極體而切斷了該第一二極體到另一邏輯狀態，該記憶元 件被配置為可編程到不同的邏輯狀態。 [0016] 因此本發明提供一種方法來提供一記憶體，包括：提供 多個記憶存儲單元，至少有一記憶存儲單元包括至少（i )一記憶元件有第一端和第二端，該第一端被耦合到第 一電源電壓線；及（ii) 一第一二極體包含至少一第一端 和一第二端，該第一端具有第一類型摻雜，而該第二端 具有第二類型摻雜，該第一和第二摻雜劑是從互補式金 屬氧化物半導體（CMOS)元件的源極或汲極的摻雜植入製 造，該第一二極體的該第一端被耦合到該記憶元件的該 第二端而該第一二極體的該第二端被耦合到第二電源電 壓線；（iii) 一第二二極體包含至少一第一端和一第二 端，該第一端具有第一類型摻雜，而該第二端具有第二 類型摻雜，該第一和第二摻雜是從CMOS元件的源極或汲 極的摻雜植入製造，該第二二極體的該第二端被耦合到 100129684 表單編號A0101 第11頁/共60頁 1003436468-0 201214430 該記憶元件的該第二端而該第二二極體的該第一端被耦 合到第二或第三電源電壓線（i v)至少有一二極體是構建 在多晶矽基體上，及其中經由施加電壓到該第一，第二 和/或第二電源電壓線，從而導通該第一二極體而切斷了 該第二二極體到—邏輯狀態，或導通該第二二極體而切 斷了該第一二極體到另一邏輯狀態，該記憶元件被配置 為可編程到不同的邏輯狀態。 [0017] 因此本發明提供一種磁性記憶體，包括：多個磁性記憶 存儲單元，至少有一磁性記憶存儲單元包括：一磁性記 憶元件有第一端和第二端，該第一端被耦合到第一電源 電麼線，及一第一二極體包括至少有一第一端和一第二端 ，其中該第一端具有一第一類型摻雜，該第二端具有一 第二類型摻雜，該第一二極體的該第一端被耦合到該記 憶元件的該第二端，一第二二極體包括至少一第一端和 一第一端，其中該第一端具有一第一類型摻雜，該第二 端具有一第二類型掺雜，該第二二極體的該第二端被耦 合到該記憶元件的該第二端，其中該第一二極體的該第 一端和該第二二極體的該第一端被耦合到第二電源電壓 線，其中該第一或第二二極體的的摻雜是從互補式金屬 氧化物半導體（CMOS)元件的源極或汲極的摻雜植入製造 ，其中，至少有一 一極體是構建在多晶梦基體上，其中 經由施加電壓到該第一和第二電源電壓線，從而導通該 第一二極體而切斷了該第二二極體到一邏輯狀態，或導 通該第二二極體而切斷了該第一二極體到另一邏輯狀態 ，該磁性記憶元件被配置為可編程到不同的邏輯狀態。 100129684 表單編號A0101 第12頁/共60頁 1003436468-0 201214430L實施方式】 [0018] 在此揭露實施例，使用至少一客曰μ 日日夕二極趙當編程選擇 器的可編程電阻式元件。此二極體可以包括於—多 基板内之Ρ+和Ν+植入層。由於P + #〇N +植入層都是以Ba 的標準CMOS邏輯製程，這些元侔可田士 队 一 1卞J用有效率及符合成本 效盈的方法做成。沒有額外的光罩或製程步驟，以節省 成本。這可編程電阻式元件可以包括在-電子系統裏。 闺第五圖所示為使用至少一多晶 〇元_實施例方-特別是，存 元件31和二極體…和咖。電阻元件3丨可齡在多晶碎 一：的陽極和電壓多切二極 可輛合到負電壓V-。電阻元件31可耗合在多晶發二極體 3蘭陰極和電壓V之間。多料二極體伽的陽極可轉人 到正電壓V+。在一實施例裏，記憶體存儲單元30可以是^ 磁記憶趙（MRAM)存儲單元，其含有磁性隧道接面⑽ )31。至少—多晶砍二極邀32a或32b可作為編程選擇器 Q :電阻元件31和二極體…，32b於電源電壓V+和v_之間 °奐的立由一適當的時間裏施加適當的電壓在V、 #之間電阻元件31可根據導通一二極體而阻通另 一極體而被編程為高或低電阻狀態，因此編程記憶體 存儲單疋30可存儲數據值（例如，數據的位元）。多晶 梦一極體的P+#〇N +植入層可以使用梦化物阻擋層（SBL) 來隔離。 [_]帛六圖a顯不用多晶碎二極體作為編程選擇器的一可編程 電阻式疋件30頂視圖。可編程電阻式單元30包括一可編 100129684 表單編號A0101 第13頁/共60頁 1003436468-0 201214430 程電阻式7L件31’如磁隨道接面（MTJ)，麵合到第一電 源電猶+和-二極體32。二極體以作為可編程電阻式單 凡3〇的編程選擇器。該二極體32是建立在-塊多晶石夕34 即多晶石夕基板° P +和N +植入層33和37是用來構建PM0S 或NMOStl件的源極或沒極，從而於多晶石州形成多晶石夕 -極體32的P ’ N兩端。發化物阻擔層36阻财化物形成 於多明石夕的表面’以防止多晶碎二極體32的P和N端短路 P+植入層33和N +植入層37的距離d可用於調整擊穿電 〇 -iS^>t39^rj.x^| itN5il^#^^(NLDD) 、p型淺源汲極（pldd)植入層、NM0S*PM0S門檻電壓的 摻雜植入技術於N+植入層37*p+植入層33之間，以進一 步控制二極體的導通電阻。選項層39所植人區可於標準 CMOS上產生各種類的植入層’且不會增加額外費用。 [〇〇21]第六圖b顯示了—MRAM存儲單元310的一實施例，其使用 二極體317和318作為編程選擇器。照此實施例，MRAW 儲單元310在第六圖b裏是三端點的MRAM存儲單元。〇ΑΜ 存儲單元310具有MTJ311(包括自由堆疊層312、固定堆 疊層313與之間的介電質薄膜），以及兩二極體317和318 。自由堆疊層312被耦合到電源電壓V而且經由介電質薄 膜如金屬氧化物之氧化鋁（A12〇3)或氧化鎂（Mg〇)被耦合 到固定堆疊層313。二極體317有N端被耦合到固定堆疊層 313，P端被耦合到V+以編程1。二極體318有{)端被耦合 到固定堆疊層313，N端被耦合到V-以編程〇 ^如果¥+電 壓高於V，電流從V+流到V來編程MTJ311到狀態】。同樣 ，如果V-電壓低於v，電流從v流到V-來編裎MTJ311進入 100129684 表單編號A0101 第14頁/共60頁 1003436468-0 201214430 狀fe〇。在編程過程中，另一二極體應該在截止區。對於 讀取’ V+和V-可以皆設為0V而節點V和V + /V-之間的電阻 可以被感應出，以決定磁隧道接面311是在狀態osi。 [0022] Ο ο [0023] 第七圖a顯不一實施例之MRAM早元8〇的頂視圖，其且有·一 磁性隧道接面（MTJ)89作為電阻元件和多晶妙二極體86 和88為編程選擇器。MTJ89為一傾斜的擴圓形，有自由層 堆疊和固定層堆疊’而介電質在中間構成一磁性隧道接 面。磁隧道接面耦合到於其上垂直方向延伸之金屬 3(1^1313)位元線。編程1和編程()二極體86, 88為建立 在兩段（如矩形）的多晶*夕81上的多晶矽二極體，並排放 置且在一端連接，即二極體86的N端連接到在二極體88的 P端。P +植入層83和N+植入層87定義二極體86和88的P和 N端。矽化物阻擋層（SBL)用來隔離p和N端，以防止短 路《編程1二極體86的P端耦合到電源電壓V+而N端耦合到 MTJ89的固定堆疊層。編程〇二極體88的N端耦合到電源 電壓V-，其P端耦合到MTJ89的固定堆疊層。每個MRAM單 元80的V+和V-電壓分別和水平方向之金屬2(metal2) 的字元線WLP和WLN連接。 第七圖b顯示了另一實施例之MRAM單元80，的頂視圖，有 磁隧道接面MTJ89作為電阻元件和多晶矽二極體86和88 作為編程選擇器》MTJ89為一傾斜的橢圓形，有自由層堆 疊和固定層堆疊，而介電質在中間構成一磁性隧道接面 。磁隧道接面89耦合到於其上垂直方向延伸之金屬 3(metal3)位元線。編程1和編程〇二極體86, 88為多晶 梦二極體且一體相連在多晶碎81上（如矩形），即二極體 100129684 表單編號A0101 第15頁/共60頁 1003436468-0 201214430 86的N端連接到在二極體88的1>端。p +植入層83和“植入 層87疋義—極體86和88的P和N端。石夕化物阻播層（sbl )用來隔離P端和N端，以防止短路。編程丨二極體86的？ 端耦合到電源電壓V+而n端耦合到MTJ89的固定堆疊層。 編程0二極體88的N端耦合到電源電壓V-，其p端耦合到 MTJ89的固定堆疊層。每個MRAM單元8〇，的V4^V電源 電壓分別和水平方向之金屬2(metal2)字元線WLP和WLN 連接。顯示第七圖a和第七圖b是用於說明目的，對此技 藝知悉者可知關於多晶矽二極體，磁隧道接面和金屬有 許多方面的作法。 [0024]第七圖c顯示了另一實施例之MRAM單元80”的頂視圖，有 磁隧道接面89作為電阻元件，多晶矽二極體88和接面二 極體86’作為編程選擇器。p+植入層83’和N +植入層87 定義二極體88和86’的P和N端於多晶矽91和主動區92上 。接面二極體86’是在一CMOS的N井裏，其P端耦合到電 源電壓V+，而N端耦合到多晶矽二極體88的p端，而且經 由MTJ89和金屬193耦合到另一電源電壓v。假m〇s閘極 (Dummy MOS gate) 85隔離二極體86，的P端和N端。同 樣的，多晶矽二極體88之N端耦合到電源電壓V-，其p端 耦合到接面二極體86’的N端，而且經由MTJ89和金屬 1 (me ta 11) 93耦合到另一電源電壓v。石夕化物阻播層（ SBL)用來隔離二極體88的P端和_，以防止短路。電源 電壓V搞合到垂直方向之金屬3(metal3)位元線，而電源 電壓V +和V-分別耦合到水平方向之金屬2(metal 2)的字 元線WLP和WLN。 100129684 表單編號A0101 第16頁/共6〇頁 1003436468-0 201214430 luuzdj 第七圖d顯示了另一實施例之MRAM單元80” ’的頂視圖， 有磁隧道接面89作為電阻元件，多晶矽二極體88和接面 二極體86’作為編程選擇器，和鄰接接點（abut con-tact)84。P+植入層83’和N +植入層87定義二極體88和 86’的p和n端於多晶矽91和主動區92上。接面二極體86 ’是在一CMOS的N井裏，其P端耦合到電源電壓V+，而N 端轉合到多晶矽二極體88的P端，而且經由MTJ89和金屬 1 (metal 1)93耦合到另一電源電壓v。假M0S閘極（Dummy M〇S gate)85隔離二極體86，的P端和N端。同樣的，多 晶矽二極體88之N端耦合到電源電壓y_，其P端耦合到接 面二極體86，的N端，而且經由MTJ98和金屬 1 (metal 1 )93耦合到另一電源電壓v β矽化物阻擋層（ SBL )用來隔離二極體88的ρ端和ν端，以防止短路。電源 電壓v耦合到垂直方向之金屬3(metal3)位元線 ，而電源 電壓v+和ν-分別耦合到水平方向之金屬2(metal2)的字 兀線WLP和WLN » —接點耦合到接面二極體86，的1^端和 ......, 多晶矽二極體88的？端，其係經由鄰接接點（abut con- ί) tact)84。多晶矽91重疊主動區92，經由metall93在上 來連結多晶矽和主動區於一單一接點。因此，兩個接點 被合併成一個，從而多晶矽到主動區間距可縮短以節省 面積和降低成本，以使這實施例特別有效。連結接面二 極體和多晶矽二極體為編程丨和編程〇二極體，如第七圖c 和第七圖d所示，可以互換。對此技藝知悉者可知不同的 實施例混合不同類型的二極體在各種配置内是可能的， 而旦仍然在本發明的範圍内。 100129684 表單編號A0101 第17頁/共60頁 1003436468-0 201214430 [0026] 第八圖a顯示一具三端點之2X2MRAM存儲單元陣列的實施 例，其使用至少一多晶石夕二極體317和318作為編程選擇 器，且顯示編程1於一存儲單元之條件。存儲單元 310-00，310-01，310-10 ’ 和310-11 構成一二維陣列 。存儲單元310-00具有一MTJ3U-00，一編程1二極體 317-00和一編程〇二極體318-00。MTJ311-00 — 端被耦 合到電源電壓V，另一端被耦合到編程1二極體317-〇〇的 N端和編程〇二極體318-00的P端。編程1二極體317-00 的P端被耦合到一電源電壓V+。編程〇二極體318-00的N 端被耦合到一電源電壓V- ^其他存儲單元310-01， 310-10 ’ 310-11都有類似的耦合。在同一行（c〇lumn) 存儲單元310-00和310-10的電壓V被連接到位元線〇 (BL0)。在同一行存儲單元310 — 01和的電壓v被 連接到位元線1(BL1)。在同一列（row)的存儲單元 31 0-0 0和31 0-01的電壓v +和V-分別被連接到WL0P和 WL0N。在同一列的存儲單元的電壓v + 和V-分別被連接到WUP*WL1N。為了編寫1到存儲單元 310-01 ’ WL0P被設成高電壓，blI被設成低電壓，而設 定其他BL和WL在適當的電壓，如第八圖a所示，來使其 他編程1和編程〇二極體除能。圖第八圖3裏的黑粗線顯示 電流的流動方向。 [0027] 第八圖b顯示另一種實施例，根據此一實施例，顯示將_ 2X2MRAM存儲單元陣列裏存儲單元31〇_〇1編程為1之條件 。例如，若需將存儲單元310_01編程為1，則分別設BU 和WL0P成低電壓和高電壓。如果bL0被設置為高電壓於條 100129684 表單編號A0101 第18頁/共60頁 1003436468-0 201214430 件1裏，WL0N和WL1N可以是高電壓或浮動’並且WL1P可 以是低電麼或浮動。MRAM在當今的技術的高和低電壓分 別約為：高電壓2-3V和低電壓〇。如果如條件2裏BL0是 浮動的’ WL0N和WL1N能是高電壓，低電壓，或浮動，並 且WL1P可以是低電壓或浮動。在實際執行，浮動節點通 常是經由非常弱的元件被耦合到一固定的電壓，以防止 漏電。編程為1條件的一實施例顯示於第八圖a裏，並無 任何浮動節點。 0 [ 0028]第九圖a顯示一具三端點之2X2MRAM存儲單元陣列的實施 例，其含MTJ311和至少一多晶矽二極體317和318作為編 程選擇器，且顯示編程存儲單元為〇之條件。這些存儲單 元310-00，310-01，310-10 ,和310-11 構成一二維陣 列。該存儲單元310-00具有一MTJ311-00，編程1二極 體317-00和編程〇二極體318_〇〇。MTJ311_〇〇 —端被耦 合到電源電壓v，另一端被耦合到編程丨二極體317_〇〇的 N端和編程〇二極體318-00的卩端。編程1二極體317-00
〇 的？端被耦合到一電源電壓V+。編程〇二極體318-00的N 端被耦合到一電源電壓V-。其他存儲單元310_01， 310-10，310-11都有類似的耦合。在同一行（c〇lumn) 存儲單元310-00和310-10的電壓以皮連接到BL〇。在同 一行存儲單元310-01和31 〇-11的電壓v被連接到此卜 在同一列（row)的存儲單元31〇_〇〇和31〇_〇1的電壓斜和 V-分別被連接到WL0P*WL0N。在同一列的存儲單元 310-10和310-11的電壓v+*v_分別被連接到WLlp和 WL1N。為了編寫〇到存儲單元31〇_〇1，WL〇N被設成低電 100129684 表單編號A0101 第19頁/共60頁 1003436468-0 201214430 壓BL1破设成高電壓，而設定其他乩和札在適當的電壓 ，女^ _ a所不’來使其他編程1和編程0二極體除能。 第九圖a裏的黑粗線顯示電流的流動方向。 [0029]帛九圖b顯不另—種實施例，㈣此一實施例，顯示將— mMiUM存儲單元陣列裏存儲單編程為〇之條件 例如，右需將存儲單元310-01編程為〇，則分別設BL1 ^ 電壓和低電壓。於條件1裏，如果BL0被設置
為低電壓’ WL0P和wlip可以是低電壓或浮動，並且WUN 可以疋阿電壓或洋動。MRAM在當今的技術的高和低電壓 分別約為：高電壓2，和低電壓〇。如條件2裏，如果 BL0是浮動的，WLQp和wup能是高電壓低電壓，或浮 動、'且WL1N可以疋局電壓或浮動。在實際執行，浮動 節點通常是經由非常弱^件㈣合到-固定的電壓， 以防止漏電。編程為0條件的一實施例顯示於第九圖a裏 ’無任何浮動節點。 [0030] 个〜wd久乐凡圖b的2x2MRAM陣 列的存儲單元裏’是三端存儲單元，即存儲單元具有V， V +和V-節點。但是’如果編程糖_小於兩倍的二極 體臨界電壓Vd，_DP<2*Vd，同—存料㈣㈣卜 節點可以猶接在—起料—雙端相單元。由於在室 溫下VD約為Q.6-〇.7V，這種雙端存儲單元可正常工作， 如果編程高電壓細.2_«物。咖陣列在先 進的C廳技術裏常見的電壓配置為具有約UV的電源電 壓。第十圖a及第十圖b分別顯示在具有兩端的測隱 陣列裏編程1和0的電路圖。 100129684 表單編號A0101 第20頁/共60頁 1003436468-0 201214430 LW<31J第十圖a及第十圖bgg_ ^ 兩端的職财子儲員;7個分別編程1和0的實例，在具 .Leu ^的陣列裏。這些存儲單元 列。該存儲單元川〇=，和川―U構成—個二維陣 3Π,和編程〇二極、有MTJ311_〇0,編程1二極體 二極體。叫二：至少一二極體為… 耗合到編程卜極體317皮輕合到電源電壓V，另—端被 的p端。編程Γ二Γ _和編程0二極體318, 一 體317—00的p端被麵合到電源電麼v+ 程Q 一極體318,的N端被叙合到另電源電魔v_ 熟和V-在存儲單元層次連接在_起，如果可 DP<md〇 SJO-lO.aiO-n/ 類似的輕〇。在同—行存儲單元310-00和310-10的電壓 V被連接到BL0。在同一行存儲單元31〇〇1和31〇 ^的 電壓V被連接到如。在同—列的存儲單元31〇，和 310-01的電壓VH〇v-被連接到WL〇。在同一列的存儲單 TO310-10和310-Π的電壓v^y_被連接到似。 〇 [〇〇32]為了編寫1到存儲單元310-01，WL0被設成高電壓，BL1 被設成低電壓，而設定適當的電壓在其他BL*tfL，如第 十圖a所示來使其他編程1和編程〇二極體除能。第十圖& 裏的黑粗線顯示電流的流動方向◊為了編寫〇到存儲單元 310-01 ’ WL0被設成低電壓，BL1被設成高電壓，而設定 適當的電壓在其他BL和WL，如第十圖b所示，來使其他編 程1和編程0二極體除能》第十圖b裏的黑粗線顯示電流的 流動方向。 [0033] 如第八圖a-第十圖b所示，構建MRAM存儲單元於一2x2陣 100129684 表單編號A0101 第21頁/共60頁 1003436468-0 201214430 列裏的實例，是用於說明目的。對此技藝知悉者可知在 一冗憶體裏存儲單元行或列的數目可以任意改變，並且 行和列是可互換的。 [0034] [0035] 磁s己憶體（MRAM)存儲單元成磁平行或磁反平行可能會隨 時間而改變對存儲單元的穩定。但是，大多數應用需要 保留數據ίο年，從工作溫度(^,j85〇c或_4〇到125。匚。為 了維持存儲單元的穩定性在元件的壽命期限和在如此寬 的溫度範圍内，磁記憶體可以被定期讀取出然後將數 據寫回相同的存儲單元，此為更新機制。更新週期可能 會相當長，如超過一秒鐘（例如，分鐘，小時，天星 期，甚至幾個月）^更新機制可由記憶體内部產生或從 此憶體外部觸發。長時間的更新週期以維持存儲單元的 穩定性，也可以應用於其他新興的記憶體，如電阻式記 憶體（RRAM)，導電橋隨機存取記憶體（CBRAM)和相 變記憶體（PCM)等。 根據另一實施例，可編程電阻元件可用於建立一記憶體 。第十一圖a顯示一可編程電阻記憶體1〇〇的一部分，由n 列（row〇x (ra + i)行（c〇lumn)的3端脉賴存儲單元11() 的一陣列101和η對字元線驅動器15〇_丨和15卜1，其中 1 = 〇, 1’----η_ 1，所構建。記憶體陣列1〇1有m個正常列 和一個參考列共用一感應放大器做差動感應。每個記憶 體存儲單元110有一個電阻元件ln耦合到—編程〇二極體 112的P4和一編程1二極體us的n端。編程〇二極體Η〗 和編程1二極體Π3用來當作編程選擇器。對那些記憶體 存儲單元110在同一行的每個電阻元件ιη也耦合到一個 100129684 表單編號A0101 第22頁/共60頁 1003436468-0 201214430 位元線乩〗170-：|(〗=0，1，..111-1)或參考位元線 BLR0175-0。對那些記憶體存儲單元於110於同―歹,_ 極體112N端被耦合到一字元線WLNil52-i，經由 元線LWLNil54-i，此處i = 0，l，…，n-1，。對那些存儲單 元於同一列的二極體113P端被麵合到一字元線 WLPil53-i，經由局部字元線LWLPil55-i，此處i = 0, 1，…，n-1。每個字元線WLNi或WLPi分別被搞合到至 少一局部字元線LWLNi或LWLPi，其中i = 〇, 1 „ , ，· · ·，Π 〜1 〇
100129684 該LWLNi 154-i和LWLPi 155-i—般都是由高電阻材料， 如N井或多晶矽’連接到存儲單元來構建，然後被轉合到 WLNi或WLPi (例如，低電阻金屬WLNi或WLPi )分別經 由導電接點或層間接點，緩衝器，或後解碼器172-i或 173-i，其中i = 0, 1，. . .，n-1。當使用二極體作為編程 選擇器’緩衝器172-i或後解碼器173-i可能是必需的， 因為有電流流過WLNi或WLPi，特別是在一些實施例襄當 一 WLNi或WLPi驅動多個存儲單元來同時編程和讀取。字 元線WLNi和WLPi分別由字元線驅動器i5〇-i和151-i來 驅動。為編程和讀取，其電源電壓vddi可以在不同的電 壓之間被切換。每個BLjl70-j或BLR0175-0都經由一個 Y-wr i te-Ο通道閘120- j或125被耦合到一電源電壓VDDP 來編程0 ’其中每個BLjl7〇-j或BLR0175-0分別由 YSOWBj (j = 〇，l，..，m-l)或 YS0WRB0 來選取。Y-write-0 通道閘 120-j (j = 〇，l，…，m_i)或 125 可用 PM0S來建構，然而NM0S、二極體或雙極型元件可以在一 些實施例裏使用。同樣，每一個BLjl70-j或BLR0175-0 都經由一個Υ-write-l通道閘12卜j或126被耦合到一為 表單编號A0101 第23頁/共60頁 1003436468-0 201214430 〇V的電源電壓來編程1，其中每個BLjl70-j或 BLR0175-0分別由YSIWj (j = 0，l，..，ra-l)或YS1WR0 來選取。Υ-write-l通道閘12卜j或126是可用NM0S來 建構，然而PM0S、二極體或雙極型元件可以在一些實施 例裏使用。每個BLj或BLR0都經由一個Y-read通道閘 130-j或135被耦合到數據線DLj或參考數據線DLR0，分 別由YSRj ( j = 〇, 1，· .，m-l )或YSRR0來選取。在記憶 體陣列101這部分，in正常的數據線DLj ( j = 〇, 1,…，m-i )被連接到一感應放大器140的一輸入端160。該參考數 據線DLR0提供了感應放大器140的另一輸入端16ι，然而 在參考分部裏一般不需要多工器。感應放大器丨4〇的輸出 端是Q0。 [0036]要編程〇到一存儲單元，如第九圖a或第九圖b所示，特定 的WLNi ’ WLPi和BLj被字元線驅動器150-i，15卜i選上 而Y-write-Ο通道閘120-j被YSOWBj分別選上，其中i = 〇, 1，. . ’ n-1和j =〇, 1，..·，m_i，而其他字元線和位元線 也被適當的設定。高電壓被施加於VDDp。在一些實例裏 ，參考存儲單元可以被編程為〇，由設定適當電壓到 WLRNil58-i，WLRPil59-i和YS0WRB0，其中，i = 〇, i，… ，n-l。要編程丨到一存儲單元，如第八圖3或第八圖匕所示 ，特疋的WLNi，WLPi和BL j被字元線驅動器151i 選上，而Y-write-i通道閘選上，其中 ι = 〇，1..η-1和卜〇，1，…，計丨，而其他字元線和位元線 也被適當的設定。在一些實施例裏，參考存儲單元可以 被編程為1，由設定適當電壓到 100129684 表單編號A0101 第24頁/共60頁 1003436468-0 201214430 WLRNll58-i，WLRpil59-i和YS1WR0，其中，i = 0, 1，... ，n-l。要讀取一存儲單元，一數據列16〇可以由打開特定 的孔^1^1和丫31^(其中卜0，1，...，11_1，和 . j = G，1’ . . .，m - 1)被選到，而一參考數據線虬別丨“可 以由打開特定的參考存儲單元，其皆被耦合到於感應放 大器140來感應和比較虬彳和虬㈣與接地之間的電阻差異 ’同時使所有 丫501^>|，丫5{^1^0，¥31#;|和丫51冒1^0失效， 其中 j = 0，1，…，m-1。 Ο _ 另一個以二端點的MRAM存儲單元來構成狀…記憶體的實 施例顯不在第十一圖b襄。根據此實施例，須要VDDp電壓 差在尚與低狀態之間，小於二極體臨界電壓…的兩倍， ❹ 即VDDP<2*Vd。如第十一圖b所示，每行的兩個字元線 WLNil52-i和WLPiiM-i於第十一圖日裏可以被合併成 一字元線驅動器WLNil52-i，其中i = 〇, j，…，n—J。此外 ，每行的局部字元線LWLNil54_i和LWLpi55_i於第十一 圖a裏，可以被合併成一局部字元線，如第 十一圖15所示，其中卜0，1，〜，11_1。更進一步，在第十 一圖a裏的兩字元線驅動器^^丨和^卜丨可以被合併成 -個，即字元線驅動器15(M。未選的存健單元的bl群和 WLN群被安排適當的編程1和〇的條件，如第十圓&及第十 圖b分別所示。由於-半的字元線，局部字元線和字元線 驅動器可以在此實施例襄被移除，存儲單元和記憶體的 面積可以大幅度減小。 [0038] 第十二圖a和第十二圖示一流程圖實施例，分別描繪 可編程電阻式記憶體的編程方法S7叫讀取方法s咖。 100129684 表單編號A0101 第25頁/共6〇胃 1003436468-0 • · · 201214430 方法S700和S800描述了對可編程電阻式記憶艚r , 腹如第十 一圖a，第十一圖b的可編程電阻記憶體100)的編程# & 取。此外，雖然說是一步驟流程，對此技藝知朵 %考可知 包括同時或桃 至少一些步驟可能會以不同的順序進行 過。 [0039] 第十二圖a描繪一可編程電阻記憶體編程方法87〇〇的穿# 圖於。根據此實施例，在第一步驟S710，選擇適當的電 源選擇器以施加高電壓電源到字元線和位元線驅動器 在第一步驟S720，在控制邏輯（在第圖a，第十—圖七 裏沒有顯示）裏進行分析要被編程的數據，根據什麼*員 型的可編程電阻元件◊對於電性熔絲，這是一個單次性 可編程元件（OTP)，所以編程通常意味著燒錄熔絲到非 原始狀態，而且是不可逆轉的。編程電壓和持續時間往 往是由外部控制信號決定，而不是從記憶體内部產生。 對於磁性存取記憶體（MRAM)，電流流過磁性隨道接面 (MTJ)的方向比持續時間更重要。控制邏輯決定字元線 和位元線的適當電源選擇器並且啟動控制信號以確保 電流在所需的時間裏流過所需的方向。在第三步驟 ，選擇一存儲單元的一列（群），所以相對的局部字元線 可被開啟。在第四步驟S74〇，停用感應放大器，以節省 電源和防止干擾到編程的運作。在第五步驟S75〇，—存 儲單兀的一行（群），可以被選定並且相對應的 通道閘可以被打開來耦合所選的位元線到_電源電壓。 在最後一步驟S760，在已建立的傳導路徑來驅動所需的 電流一段所需要的時間來完成編程的運作。對於大多數 100129684 表單编號A0101 第26頁/共頁 1003436468-0 201214430 可編程電阻記憶體，這個傳導路徑是由高壓電源，通過 被選的-位元線，電阻聽，作為編程選擇器的二極體 ，以及一局部字元線驅動器的〇〇3下拉元件到接地。特 別是對於編程1到一MRAM，傳導路徑是由高壓電源，通過 一局部字元線驅動器的PM0S上拉元件，作為編程選擇器 的二極體，電阻元件，被選的位元線到接地。 [0040] Ο ο 第十二圖b描繪一可編程電阻記憶體讀取方法S8〇〇流程圖 。在第一步驟S810，提供合適的電源選擇器來選電源電 壓給局部字元線驅動器，感應放大器和其他電路。在第 一步驟S820，所有Y-write通道閘，例如位元線編程選 擇器（群），可以被關閉。在第三步驟S830，所需的局部 子元線驅動器（群）可以被選’使作為編程選擇器（群 )的二極體（群）具有傳導路徑到接地。在第四步驟 S840，啟動感應放大器和準備感應的輪入信號。在第五 步驟S850 ’數據線和參考數據線被預先充電到可編程電 阻元件存儲單元的V-電壓。在第六步驟S860，選所需的 Y-read通道閘，使所需的位元線（群）被耦合到感應放大 器的一輸入端。一傳導路徑（群）於是被建立’從位元線（ 群）到所要的存儲單元的電阻元件，作為編程選擇器（群 )的二極體（群）和局部字元線驅動器（群）的下拉元件 到接地。這同樣適用於參考分支。在最後一步驟S870， 感應放大器可以比較讀取電流與參考電流的差異來決定 邏輯輸出是0或1以完成讀取操作。 第十三圖顯示了 一處理器系統700實施例。根據此實施例 ，處理器系統700可以包括可編程電阻元件744，例如其 100129684 表單编號A0101 第27頁/共60頁 1003436468-0 [0041] 201214430 在記憶體740尹的—存儲單元陣列742襄。處理器系統 700可以，例如，屬於—電腦系統。電腦系統可以包括一 尹央處理單元（CPU)71〇，它經由一共同匯流排爪來 和多種記憶體和周邊裝置溝通，如輸入輸出單元72〇，硬 盤驅動H73G ’光碟75〇，記憶體74Q，和其他記憶體 。其他記憶體760是一種傳統的記憶體如靜態記憶體 (SRAM)，動態s己憶體（dram)，或閃存記憶體（fiash)， 通常經由記憶體控制器來和與中央處理單元7丨〇溝通。中 央處理單元710—般是一種微處理器，數位信號處理器， 或其他可編程數位邏輯元件。記憶體74〇最好是以積體電 路來構造，其中包括擁有至少有可編程電阻元件744的記 憶體陣列742。通常記憶體740經由記憶體控制器來接觸 中央處理單元710。如果需要，可合併記憶體74〇與處理 器（例如中央處理單元710)在單片積體電路。 [0042]本發明可以部分或全部實現於積體電路上，印刷電路板 (PCB)上，或在系統上。該可編程電阻元件可以是熔絲 ，反熔絲，或新出現的非揮發行性記憶體。熔絲可以是 矽化或非矽化多晶矽熔絲、熱隔離的主動區熔絲金屬 熔絲、接點熔絲或層間接點熔絲。反熔絲可以是閘極氧 化層崩潰反料’介電質於其間的接點或層間接點反溶 絲。新出現的非揮發行性記憶體可以是磁性記憶體（ MRAM)，相變記憶體（PCM)，導電橋隨機存取記憶體（ CBRAM)，或電阻隨機存取記憶體（RRAM)。雖然編程 機制不同，其邏輯狀態可以由不同的電阻值來區分。 [00 ],、、、以上所述者，僅為本發明之較佳實施例，當不能限定 100129684 表單鵠號A0101 第28頁/共60頁 1003436468-0 201214430 [0044] [0045]
[0046] [0047] [0048] Ο [0049] [0050] [0051] [0052] 本發明實施之範圍，即凡依本發明申請專利範圍所作之 均等變化與修飾等，皆應仍屬本發明之專利涵蓋範圍意 圖保護之範疇。 【圖式簡單說明】 第一圖顯示了 一種傳統的可編程電阻式記憶存儲單元示 意圖。 第二圖a顯示相變記憶體（PCM)用的另一種傳統可編程 電阻式元件示意圖，其採用雙極型晶體管作為編程選擇 器。 第二圖b顯示一種傳統相變記憶體（PCM)截面圖，其採 用二極體作為編程選擇器。 第三圖a和第三圖b顯示經由電流方向來編程一個傳統磁 記憶體（MRAM)存儲單元成平行（或狀態0)和反平行（或 狀態1 )的磁方向示意圖。 第四圖a顯示一多晶矽二極體的橫截面。 第四圖b顯不如第四圖a所不的多晶碎二極體的電流電壓 特性圖。 第五圖顯示使用根據本發明的多晶矽二極體記憶存儲單 元的方塊圖。 第六圖a顯示一可編程電阻式的頂視圖。此可編程電阻式 實施例使用多晶矽二極體為編程選擇器。 第六圖b顯示一實施例的MRAM存儲單元之採用二極體作為 編程選擇器。 100129684 表單編號A0101 第29頁/共60頁 1003436468-0 201214430 [_第七圖a顯示-MRAM存儲單元的頂視圖，具有磁隨道接面 (MTJ)作為電阻元件和多晶矽二極體，為一實施例。 _]第七圖b顯示另-MRAM存儲單元的頂視圖，其具有磁隨道 接面（MTJ)作為電阻元件和多晶石夕二極體，為另一實施例 〇 闕帛七圖C顯示另外-MRAM存儲單元的頂視圖，其具有—多 晶矽二極體和一接面二極體，為一實施例。 [0056] 第七圖d顯示另外一 MRAM存儲單元的頂視圖，其具有—多 晶矽二極體和一接面二極體鄰接（&1)111：)，為一實施例。 [0057] 第八圖a顯示—具三端點之2X2MRAM存儲單元陣列的實施 例示意圖，其使用至少一多晶矽二極體作為編程選擇器 。而且根據此—實施例，編程右上邊的存儲單元為1之條 件。 [0058] 第八圖b顯示另一種實施例示意圖，把2X2MRAM存儲單元 陣列右上邊的存儲單元編程為1之條件。 [_]第九圖a顯示一具三端點之2X2MRAM存儲單元陣列的實施 例示意圖’其使用至少一多晶矽二極體作為編程選擇器 。而且根據此~實施例，編程右上邊的存儲單元為〇之條 件。 [0060]第九圖b顯示另一種實施例示意圖，把2X2MRAM存儲單元 陣列右上邊的存儲單元編程為〇之條件。 [0061 ] 弟十圖a及第十圖b顯示一實施例不意圖’在一二端點之 2X2MRAM存儲單元陣列裏，分別把右上邊的存儲單元編程 100129684 表單編號A0101 第30頁/共60頁 1003436468-0 201214430 為1和0。 [0062] 第十一圖a顯示一可编程電阻式記憶體的一部分示意圖。 根據此一實施例，MRAM陣列由3端點的存儲單元構成。 [0063] 第十一圖b顯示另一實施例示意圖，由二端點的MRAM存铸 單元構成一部分MRAM的記憶體· [0064] 第十二圖a描繪一種編程一可編程電阻式記憶體方法的流 種圖。 0 [0065] 第十二圖b描繪一種讀取一可編程電阻式記憶體方法的流 程圖。 [0066] 第十三圖顯示一種處理器（Processor)的系統的實施例 示意圖。 【主要元件符號說明】 [0067] [習知] [0068] 存儲單元1〇 Q [0069] 電阻元件11 [0070] NM0S編程選擇器12 [0071] 可編程電阻元件20, 20’ [0072] 相變薄膜21，21’ [0073] 雙極性電晶體22 [0074] P +射極 23 [0075] N型基極2 7 100129684 表單編號A0101 第31頁/共60頁 1003436468-0 201214430 [0076]集極2 5 [0077] 二極體22’ [0078] 存儲單元210 [0079] 磁性隧道接面211 [0080] NMOS的編程選擇器218 [0081] 自由堆疊層212 [0082] 固定堆疊層213 [0083] [本發明] [0084] 記憶體存儲單元30 [0085] 電阻元件31 [0086] 二極體32a，32b [0087] 二極體32 [0088] P +植入層33 [0089] N +植入層3 7 [0090] 多晶矽3 4 [0091] 石夕化物阻插層3 6 [0092] 選項層39 [0093] 距離d [0094] MRAM存儲單元310 100129684 表單編號A0101 第32頁/共60頁 1003436468-0 201214430 Luuybj [0096] [0097] [0098] [0099] [0100] [0101]
[0102] [0103] [0104] [0105] [0106] [0107]
[0108] [0109] [0110] [0111] [0112] [0113] 二極體317, 318 MTJ311 自由堆疊層312 固定堆疊層313 MRAM單元80, 80’，80”，80” ’ MTJ89 多晶碎二極體8 6，8 8 多晶矽81 P +植入層83, 83’ N +植入層87 矽化物阻擋層8 2 假MOS閘極8 5 接面二極體86’ 磁隧道接面89 多晶矽91 主動區92 金屬193 存儲單元 310-00，310-01，310-10，310-11 編程1二極體317-00 100129684 表單編號A0101 第33頁/共60頁 1003436468-0 201214430 [0114]編程 0 二極體 31 8 - 0 0 [0115] 可編程電阻記憶體1 0 0 [0116] 陣列1 01 [0117] 記憶體存儲單元110 [0118] 電阻元件111 [0119] 編程0二極體112 [0120] 編程1二極體113 [0121] 參考位元線BLR0175-0 [0122] 字元線驅動器150-i [0123] 位元線BL j 1 70 - j [0124] 局部字元線LWLNil54-i [0125] 字元線WLPil53-i [0126] 局部字元線LWLNi，LWLPi [0127] Y-wr i te-Ο通道閘 120-0 j，125 [0128] Y-write-1 通道閘 121-j, 126 [0129] 感應放大器140 [0130] 輸入端1 60, 161 [0131] Y-read 通道閘 130-j, 135 [0132] S700-S760, S800-S870步驟 100129684 表單編號A0101 第34頁/共60頁 1003436468-0 201214430 μηύύ」 處理器系統700 [0134] 記憶體740 [0135] 可編程電阻元件744 [0136] 存儲單元陣列7 4 2 [0137] 中央處理單元710 [0138] 共同匯流排715 [0139] 輸入輸出單元720 [0140] 硬盤驅動器730 [0141] 光碟750 [0142] 記憶體740 [0143] 其他記憶體760 100129684 表單編號A0101 第35頁/共60頁 1003436468-0

Claims (1)

  1. 201214430 七、申請專利範圍： 1 . 一種記憶體，包括： ㈣記憶存儲單元，至少有—記憶存儲單元包括： —s己憶兀件有第—端和第二端，該第-端被Μ合到第-電 源電壓線；及 -第一二極體包括至少—第一端和一第二端’其中該第一 端具有—第—類型摻雜，該第二端有—第二類型摻雜，該 第一極體的該第一端轉合到該記憶元件的該第二端，
    -第二二極體包括至少—第一端和一第二端，其中該第一 端具有-第-類型摻雜，該第三端具有—第二個類型摻雜 ，该第二二極體的該第二端被耦合到該記憶元件的該第二 端， 其中该第一二極體的該第二端被耦合到第二電源電壓線， 其中該第二二極體的該第一端被耦合到第二或第三電源電 壓線， 其中6亥第一或第二二極體的該第一端或該第二端的摻雜是
    從互補式金屬氧化物半導體（CM〇S)元件的源極或汲極的 摻雜植入製造， 其中，至少有一二極體是構建在多晶矽基體上， 其中，經由施加電壓到該第一，第二和/或第三電源電壓 線，從而導通該第一二極體而切斷了該第二二極體到一邏 輯狀態，或導通該第二二極體而切斷了該第一二極體到另 一邏輯狀態，該記憶元件被配置為可編程到不同的邏輯狀 態。 如申請專利範圍第1項之記憶體，其中該記憶元件是一磁 100129684 表單編號A0101 第36頁/共60頁 1003436468-0 201214430 性隧道接面（MTJ)，包含有多層次的鐵磁或反鐵磁疊的 固定堆疊層，和多層次的鐵磁或反鐵磁疊的自由堆疊層， 及在二堆疊層之間的絕緣體。 3 ·如申請專利範圍第2項之記憶體，其中該記憶元件是一磁 性随道接面（MTJ)，且在石夕表面為一擴圓形。 4 ·如申請專利範圍第2項之記憶體，其中該記憶元件是一磁 性隧道接面（MTJ)，且在矽表面對第一或第二電源電壓 線為一傾斜橢圓形。 0 5 .如申請專利範圍第丨項之記憶體，其該中記憶元件是金屬 或金屬合金電極和電極之間的金屬氧化物。 6 ·如申請專利範圍第丨項之記憶體，其中該記憶元件是電極 和電極之間的固態電解質薄膜。 7 .如申請專利範圍第1項之記憶體，其中該第一和第二二極 體是構建在多晶矽基材上。 8.如申請專利範圍第丨項之記憶體，其中至少有一二極體兩 端的植入層被一個矽化物阻擋層分開，而該矽化物阻擋層 重叠兩植入層。 9 .—種記憶體，包括： 多個記憶存儲單元，至少有一記憶存儲單元包括： 一記憶元件有第一端和第二端，該第一端被耦合到第一電 源電壓線；及 一第一二極體包括至少一第一端和一第二端，其中該第一 端具有一第一類型摻雜，該第二端具有一第二類型摻雜， 該第一二極體的該第—端被耦合到該記憶元件的該第二端 100129684 -第二二極體包括至少一第一端和一第二端，其中該第一 表單編號Α0101 第37頁/共60頁 1003436468-0 201214430 八有第類型掺雜’該第二端具有一第二個類型推雜 ，該第二二極體的該第二端被耦合到該記憶元件的該第二 端， 其中该第一二極體的該第二端和該第二二極體的該第一端 被耦合到第二電源電壓線， 其中該第一或第二二極體的的掺雜是從互補式金屬氧化物 半導體（CMOS)元件的源極或汲極的摻雜植入製造， 其中，至少有一二極體是構建在多晶矽基體上， 其中’經由施加電壓到該第一和第二電源電壓線，從而導 通-玄第-一極體而切斷了該第二二極體到一邏輯狀態，或 導通該第二二極體而切斷了該第一二極體到另—邏輯狀態 ，忒§己憶7L件被配置為可編程到不同的邏輯狀態。 10 . —種電子系統，包括： 一處理器；及 -兄憶體可操作地連接到該處理器，該記憶體包括至少數 個記憶存儲單元來提供數據存儲，每個記憶存儲單元包括 -記憶兀件有第-端和第二端，該第—端被麵合到第一個 電源電壓線；及 一第-二極體包括至少—第—端和—第二端，其中該第一 端具有一第一類型摻雜，該第二端具有一第二類型推雜， 該第-二極體的該第-端被耦合到該記憶元件的該第二端 ’而該第-二極體的該第二端被麵合到第二電源電壓線； -第二極體包括至少-第一端和一第二端，其中該第一端 具有一第一型類摻雜，該第二端具有一第二類型摻雜’該 1003436468-0 第二二極體的該第二端被輕合到該記憶元件的該第二端， 100129684 表單編號A0101 第38頁/共6〇頁 201214430 而該第二二極體的該第一端被耦合到第二或第三電源電壓 線； 其中該第一或第二二極體的摻雜劑是從互補式金屬氧化物 半導體（CMOS)元件的源極或汲極的摻雜植入製造， 其中，至少有一二極體是構建在多晶矽基體上， 其中，經由施加電壓到該第一，第二和/或第三電源電壓 線，從而導通該第一二極體而切斷了該第二二極體到一邏 輯狀態，或導通該第二二極體而切斷了該第一二極體到另 一邏輯狀態，該記憶元件被配置為可編程到不同的邏輯狀 〇 態。 11 .如申請專利範圍第10項之一種電子系統，其中電子系統被 構建成定期讀取每個存儲單元的内容，並寫回内容。 12 . —種方法來提供一記憶體，包括： 提供多個記憶存儲單元，至少有一記憶存儲單元包括至少 (i) 一記憶元件有第一端和第二端，該第一端被耦合到 第一電源電壓線；及（ii) 一第一二極體包含至少一第一 端和一第二端，該第一端具有第一類型摻雜，而該第二端 〇 具有第二類型摻雜，該第一和第二摻雜劑是從互補式金屬 氧化物半導體（CMOS)元件的源極或汲極的摻雜植入製造 ，該第一二極體的該第一端被耦合到該記憶元件的該第二 端而該第一二極體的該第二端被耦合到第二電源電壓線； (iii ) 一第二二極體包含至少一第一端和一第二端，該 第一端具有第一類型摻雜，而該第二端具有第二類型摻雜 ，該第一和第二摻雜是從CMOS元件的源極或汲極的掺雜 I 植入製造，該第二二極體的該第二端被耦合到該記憶元件 的該第二端而該第二二極體的該第一端被耦合到第二或第 100129684 表單編號A0101 第39頁/共60頁 1003436468-0 201214430 三電源電壓線（i v )至少有一 上，及； 其中經由施加電壓到該第一，第二和/或第 ’從而導通該第-二極體而切斷了該第二二極體到—邏輯 狀態’或導通該第二二極體而切斷了該第—二極體到另— 邏輯狀態’該記憶元件被配置為可編程到不同的邏輯狀態 .極體是構建在多晶矽基體 電 線 13 一種磁性記憶體，包括： 多個磁性記齡儲單元，至少有—雜記憶存儲單元包括 該第一端被輕合到第 一磁性記憶元件有第一端和第二端 一電源電壓線；及 -第-二極體包括至少有-第—端和—第二端其中該第 -端具有一第一類型摻雜’該第二端具有—第二類型摻雜 ’該第-二極體的該第-端被轉合到該記憶元件的該第二 端， -第二二極體包括至少—第—端和—第二端，其中該第一 端具有-第-類型_，該第二端具有—第二類型推雜， 涘第 極體的該第二端被耦合到該記憶元件的該第二端 其中該第一二極體的該第二端和該第二二極體的該第一端 被耦合到第二電源電壓線， 其中4第-或第二二極體的的摻雜是從互補式金屬氧化物 半導體（CMOS)元件的源極或汲極的摻雜植入製造， 其中，至少有一二極體是構建在多晶矽基體上， 100129684 其中經由施加電壓到該第一和第 表單編號A010I 第40頁/共60頁 二電源電壓線，從而導通 1003436468-0 201214430 該第一二極體而切斷了該第二二極體到一邏輯狀態，或導 通該第二二極體而切斷了該第一二極體到另一邏輯狀態， 該磁性記憶元件被配置為可編程到不同的邏輯狀態。 14 .如申請專利範圍第13項之磁性記憶體，其中該磁性記憶元 件是一磁性隧道接面（MTJ)，包含有多層次的鐵磁或反 鐵磁疊的固定堆疊層，和多層次的鐵磁或反鐵磁疊的自由 堆疊層，及在二堆疊層之間之絕緣體。
    ❹ 100129684 表單編號A0101 第41頁/共60頁 1003436468-0
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