201145831 六、發明說明： 【發明所屬之技術領域】 本發明之例示性實施例係關於一種阻抗碼產生電路其 產生用於阻抗匹配之阻抗碼。 本申請案主張2010年5月25日申請之韓國專利申請案第 10-2010-0048428號之優先權，該案以引用之方式併入本文 中。 【先前技術】 多種半導體裝置藉由積體電路晶片來實施。此等半導體 裝置併入於諸如個人電腦、伺服器及工作站之多種電子產 品中。在大多數狀況下，半導體裝置包括：接收電路，其 經組態以經由輸入墊接收各種外部信號，及輸出電路，其 經組態以將多種内部信號經由輸出墊提供至外部電路。 隨著電子產品之操作速度的增加，在半導體裝置之間轉 移之信號的擺幅寬度逐漸減小以便最小化信號轉移所必要 之延遲時間。然而，隨著信號之擺幅寬度減小，外部雜訊 之影響增加，且在介面端子處歸因於阻抗失配之信號反射 變得更加嚴重。阻抗失配通常由外部雜訊或供電電壓、操 作狐度或製造過程之變化造成。阻抗失配可能使得難以高 速地轉移資料’且可能使自半導體裝置之資料輸出端子所 輸出之輸出資料失真。因此，在半導體裝置之接收電路經 由輸入端子接收失真輸出信號的情況下，彳能頻繁發生輸 入位準之設定/保持故障或不正確之判定。 為了解決以上問題，需要高速操作之記憶體裝置在積體 I52422.doc 201145831 電路晶片内部之墊之附近已採用阻抗匹配電路，其稱為信 號終端電阻（on-die termination : ODT)裝置。在典型〇DT 方案中，藉由輸出電路在傳輸側執行源端接（s〇urce termination)，且藉由終端電路在接收側執行並聯端接，該 終端電路與耦接至輸入墊之接收電路並聯耦接。 ZQ校準係扎產生阻抗碼之程序，該等阻抗碼根據製 程、電壓及溫度(PVT)條件之變化而改變。使用由於戰 準所產生之阻抗碼來調整終端阻抗值。一般而言，充當校 準 > 考之外°卩電阻器搞接至的塾稱為ZQ墊。出於此原 因，廣泛使用術語「ZQ校準」。 下文描述用於產生阻抗碼之阻抗碼產i電路及用於藉由 使用所產生之阻抗碼來終止輸入/輸出節點之終端電路。 圖1為習知阻抗碼產生電路之圖。 參看圖1，習知校準電路包括上拉參考阻抗單元11〇、虛 設參考阻抗單元120、下拉參考阻抗單元130、參考電壓產 生單元102、比較單元103及1〇4以及計數器單元1〇5及 106 ° f習知校準電路之操作之後’比較單元1〇3隨即比較校 準節點B之電壓與參考電壓VREF。校準節點具有由連接至 校準塾ZQ之外部電阻器101(在下文t，假定為120⑷與上 拉參考阻抗單元11()之間的分壓所產生之電·。同時，自 參考電壓產生單元102產生參考電壓VREF(通常， 1/2*νΕωφ。由於比較，比較單元1〇3產生向上/向下信號 UP/DOWN。 152422.doc 201145831 計數器單元105接收向上/向下信號UP/DOWN以產生上拉 阻抗碼PCODE<0:N>。所產生之上拉阻抗碼PCODE<0:N> 藉由接通/斷開上拉參考阻抗單元110内部之並聯電阻器而 調整上拉阻抗單元110之總阻抗值（根據二元權重來設計並 聯電阻器之阻抗值）。上拉參考阻抗單元110之經調整總阻 抗值再次影響校準節點B之電壓，且重複上述操作。因 此，對上拉阻抗碼PCODE<0:N>計數直至上拉參考阻抗單 元110之總阻抗值等於外部電阻器101之阻抗值。此操作稱 為上拉校準操作。 由上述上拉校準操作產生之上拉阻抗碼卩(：00£<0:：^>輸 入至虛設參考阻抗單元120，且用以判定虛設參考阻抗單 元120之總阻抗值。隨後，執行下拉校準操作。以與上拉 校準操作類似之方式，使用比較單元1 04及計數器單元106 執行下拉校準操作，使得節點A之電壓變得等於參考電壓 VREF，亦即，下拉參考阻抗單元1 30之總阻抗值變得等於 虛設參考阻抗單元120之總阻抗值。此操作稱為下拉校 準° 由於上述ZQ校準操作而產生之阻抗碼PCODE<0:N>& NCODE<0:N>輸入至終端電路（見圖2)以調整終端阻抗值。 圖2為習知終端電路之圖。 终端電路係指接收自圖1之阻抗碼產生電路所產生之阻 抗碼PCODE<0:N>及NCODE<0:N>且終止介面墊之電路。 終端電路包括上拉終端單元210及下拉終端單元220。終 端電路可根據終端方案而以上拉終端單元210或下拉终端 152422.doc 201145831 單元2 2 0來組態。 上拉終端單元210經設計具有與上拉參考阻抗單元 11〇(見圖1)類似之組態，且接收上拉阻抗碼 PCODE<0:N>。因此，上拉終端單元210可具有與上拉參考 阻抗單元110相同之阻抗值。儘管上拉終端單元210可具有 與上拉參考阻抗單元11 〇相同之阻抗值（例如，24〇 Ω)，但 該上拉終端單元210亦可藉由按比例調整來調整以具有其 他阻抗（例如’ 120 Ω或60 Ω)。上拉終端啟用信號ρυ_ΕΝ 為接通/斷開上拉終端單元210之信號《亦即，藉由上拉終 端啟用信號PU—EN來判定上拉終端單元210之接通/斷開。 藉由上拉阻抗碼PCODE<0:N>來判定接通之上拉終端單元 210之阻抗值。 下拉終端單元220經設計具有與下拉參考阻抗單元13〇 (見圖1)類似之組態，且接收下拉阻抗碼nc〇de<〇:n>。因 此，下拉終端單元220可具有與下拉參考阻抗單元13〇相同 之阻抗值。儘管下拉終端單元22〇可具有與下拉參考阻抗 單元13〇相同之阻抗值（例如，24〇 Ω)，但該下拉終端單: 220亦可藉由按比例調整來調整以具有其他阻抗（例如， 12〇Ω或6〇Ω)。下拉終端啟用信號pD—ΕΝ為接通/斷開下拉 終端單元220之信號。亦即，藉由下拉終端啟用作號 —來判定下拉終端單元220之接通/斷開。藉由下拉阻 抗碼NC刪<〇:N>來判定接通之下拉終料元⑽之阻抗 值0 終端電路可用作輸出資料之輸出 驅動器之主驅動器
152422.doc 201145831 啟動上拉終端啟用信號PU_EN時，上拉終端單元210上拉 終止介面墊（例如，DQ墊），且經由介面墊輸出「高位準」 資料。當啟動下拉終端啟用信號PD_EN時，下拉終端阻抗 單元220下拉終止介面墊，且經由該介面墊輸出「低位 進，資料。 I _J · · 由於圖1之阻抗碼產生電路之校準操作，產生阻抗碼 PCODE<0:N>&NCODE<(hN>，且將其輸入至圖2之終端電 路。圖2之終端電路試圖獲得匹配外部電路之阻抗的目標 阻抗值。然而，圖2之終端電路之阻抗值可能變得大於或 小於目標阻抗值。 當因圖1之阻抗碼產生電路之錯誤而不正確地產生阻抗 碼卩(：00£<0:：^>及]^(：00£<0:：^>時或當在終端電路之終端 單元與阻抗碼產生電路之參考阻抗單元之間發生佈局差異 (即使正確地產生阻抗碼PCODE<0:N>及NCODE<0:N>) 時，發生此情形。由於不可能完全消除此等發生情形，故 需要可調整阻抗碼值或終端電路之阻抗值的方法。 【發明内容】 本發明之例示性實施例係針對一種可判定用於調整一阻 抗值之一確切設定值以校正一阻抗值的電路及方法。 根據本發明之一例示性實施例，一種阻抗碼產生電路包 括：一第一碼產生單元，其經組態以比較一校準節點之一 電壓與一參考電壓且產生一第一阻抗碼；一碼修改單元， 其經組態以藉由根據一設定值對該第一阻抗碼執行一運算 而產生一經修改之阻抗碼；及一第二碼產生單元，其經組 152422.doc 201145831 態以基於該經修改之阻抗碼產生—第二阻抗碼。 該第-碼產生單元可為一上拉碼產生單元，該第一阻抗 尋可為冑拉阻抗碼，該經修改之阻抗碼可為一第二 上拉阻抗碼，該第二碼產生單元可為_下拉碼產生單元， 且該第二阻抗碼可為一下拉阻抗碼。 該碼修改單元可藉由將該設定值與該第—上拉阻抗碼相 加或自該第-上拉阻抗碼減去該設^值來產生該第二上拉 阻抗碼。該碼修改單元可包括：至少一熔絲電路，其經組 態以儲存該設定值；及-相減/相加電路，其經組態以將該 設定值與該第一上拉阻抗碼相加或自該第一上拉阻抗碼減 去該設定值。 該炫絲電路可在啟動—測試模式信號時根據是否切斷該 熔絲而輸出該設定值，且該熔絲電路可在撤銷啟動該測試 模式信號時根據一外部輸入之信號而輸出該設定值。 根據本發明之另一例示性實施例，一種半導體裝置包 括：一阻抗碼產生電路，其經組態以產生一阻抗碼；一碼 修改單元，其經組態以藉由根據一設定值對該阻抗碼執行 運算而產生一經修改之阻抗碼；及一終端電路，其經組 態以藉由使用依該經修改之阻抗碼判定之一阻抗值來終止 一介面節點。 根據本發明之又一例示性實施例，一種用於設定一半導 體裝置之一終端阻抗值之方法包括：啟用一阻抗碼產生電 路以產生用於設定一阻抗值之一阻抗碼；藉由使用依該阻 抗碼判定之一阻抗值終止一介面節點；藉由量測該介面節 152422.doc •9· 201145831 點之特性而判定是否匹配一阻抗；基於該量測將一設定值 輸入至一半導體裝置；藉由根據該設定值對該阻抗碼執行 一運算而產生一經修改之阻抗碼；藉由使用依該經修改之 阻杬碼判定之一阻抗值終止該介面節點；藉由該介面節點 之該特性而判定是否匹配該阻抗；及基於該判定程式化用 於儲存該設定值之一熔絲電路。 【實施方式】 下文將參看隨附圖式更詳細地描述本發明之例示性實施 例。然而，本發明可以不同形式體現，且不應解釋為限於 本文中所闡述之實施例。實情為，提供此等實施例，使得 本發明將為詳盡且完整的，且將本發明之範疇充分傳達給 此項技術者。貫穿本發明，相同參考數字指代貫穿本 發明各圖及實施例的相同零件。 圖3為根據本發明之一例示性實施例之阻抗碼產生電路 之圖。 參看圖3，阻抗碼產生電路包括上拉碼產生單元31〇、碼 修改單元320及下拉碼產生單元33〇。上拉碼產生單元31〇 經組態以比較校準節點B之電壓與參考電壓，且產生 第一上拉阻抗碼PCODE<0:N>。碼修改單元32〇經組態以藉 由回應於外輸入之資訊（例如，Tmc<〇:n>、TM_EN及 PUPB)對第一上拉阻抗碼pc〇DE<〇:N>執行運算而產生第 一上拉阻抗碼NPCODE<0:N>。下拉碼產生單元330經組態 以基於第二上拉阻抗碼>^]3(:〇〇£<0以>產生下拉阻抗碼 NCODE<0:N>。 152422.doc ·】0· 201145831 上拉碼產生單元310為在產生上拉阻抗碼PC〇de<〇:n> 之阻抗產生電路内之單元。上拉碼產生單元310具有與習 知上拉碼產生單元（見圖1)之組態類似之組態。亦即，上拉 碼產生單元310包括比較單元31ι、計數器單元312及第一 上拉參考阻抗單元313。上拉碼產生單元310之比較單元 311比較校準節點B之電壓與參考電壓vrEF。接著，計數 器單元312對比較結果計數，且產生上拉阻抗碼 PCODE<0:N>。將上拉阻抗碼PCODE<0:N>提供至第一上 拉參考阻抗單元313及碼修改單元320。 馬修改單元3 2 0為新增特徵，其藉由使用一設定值對第 一上拉阻抗碼！>(：〇1^<0:;^>執行運算而產生第二上拉阻抗 碼NPCODE<0:N>。該設定值可為自外部輸入之值或儲存 於模式修改單元320中之值。術語「運算」係指將設定值 與第一上拉阻抗碼PCODE<0:N>相加，或自第一上拉阻抗 碼PCODE<0:N>減去設定值。因此，第二上拉阻抗碼 NPCODE<〇:N>可為將設定值與第一上拉阻抗碼 PCODE<0:N>相加或自第一上拉阻抗碼pc〇DE<〇:N>減去 设定值之結果。該設定值為用於校正目標阻抗值與真實終 端阻抗值之間的差之值，該目標阻抗值為圖2之終端電路 的所要阻抗值。 下拉碼產生單元330為在產生下拉阻抗碼nc〇de<0:N> 之阻抗碼產生電路内之單元。下拉碼產生單元33〇具有與 習知下拉碼產生單元（見圖丨）之組態類似之組態。亦即，下 拉碼產生單元330包括比較單元331、計數器單元332、第 152422.doc 201145831 二上拉參考阻抗單元333及下拉參考阻抗單元334。下拉碼 產生單元330之比較單元331比較節點A之電壓與參考電壓 VREF。接著，計數器單元332對比較結果計數，且產生下 拉阻抗碼NCODE<0:N>。在先前技術中，由於將第一上拉 阻抗碼卩(：00£<0:：^>輸入至第二上拉參考阻抗單元（圖1中 之120)，故基於第一上拉阻抗碼PCODE<0:N>產生下拉阻 抗碼NCODE<0:N>。然而，在本發明之一例示性實施例 中，將第二上拉阻抗碼NPCODE<0:N>輸入至第二上拉參 考阻抗單元333。因此，基於第二上拉阻抗碼 NPCODE<0:N>產生下拉阻抗碼NCODE<0:N>。因此，由 下拉碼產生單元330產生之下拉阻抗碼NCODE<0:N>變成 反映設定值之碼。 圖4為圖3中所說明之碼修改單元320的圖。在本文中， 「N」為任何正整數且用作用以指代複數個元件之指數。 參看圖4，碼修改單元320包括複數個熔絲電路及相減/ 相加電路420。儘管任何數目個熔絲電路可用於碼修改單 元320中，但圖4展示碼修改單元320包括四個熔絲電路411 至414之例示性組態。該複數個熔絲電路411至414經組態 以儲存設定值FC<0:N+1>。在圖4中，N等於3，此係因為 碼修改單元320包括四個熔絲電路411至414之故。相減/相 加電路420經組態以將設定值FC<0:N+1>與第一上拉阻抗 碼卩(：00£<0:：^>相加或自第一上拉阻抗碼PCODE<0:N>減 去設定值FC<0:N+1>，該第一上拉阻抗碼PCODE<0:N^：^ 輸入至相減/相加電路420。 152422.doc -12· 201145831 當測試模式信號ΤΜ_ΕΝ處於非作用中時（例如，其具有 邏輯低位準），熔絲電路411至414根據是否切斷包括於熔 絲電路411至414中之熔絲而輸出設定值FC<0:N+1 >。當測 試模式信號TM_EN處於作用中時（例如，其具有邏輯高位
準），熔絲電路411至414分別輸出外部輸入之值TMC <0:N+1>作為設定值FC<0:N+1>。 相減/相加電路420將設定值FC<〇:N>與第一上拉阻抗碼 PCODE<0:N>相加或自第一上拉阻抗碼PCODE<0:N>減去 設定值FC<0:N>。設定值FC<N+l>判定相加或相減。舉例 而言，當設定值FC<N+1>為「〇」時，相減/相加電路420作 為加法器而操作，其藉由將設定值FC<0:N>與第一上拉阻
抗碼PCODE<0:N>相加而輸出第二上拉阻抗碼NPCODE <0:N>。在此狀況下，當設定值卩(：<；^+1>為「！」時，相減/ 相加電路42〇作為減法器而操作，其藉由自第一上拉阻抗 碼PC〇DE<〇:N>減去設定值FC<〇:n>而輸出第二上拉阻抗 碼 NPCODE<0:N>。 因而，碼修改單元320將設定值Fc<〇:N>與第一上拉阻 抗碼PCODE<0:N>相加岑白篱一上払„ , 仲训4目弟上杈阻抗碼PCODE<0:N> 減去設定值FC<〇:N：> ’且產生第二上拉阻抗碼Npc〇DE <〇:N>。如上文所描述，設；^FC<Q:N#自可為自外部 輸入之值或儲存於熔絲電路411至414中之值。 圖5為用於圖4之碼修改單元320中之炼絲電路的圖。為 了方便起見，圖5僅說明熔絲電路4"之例示性組態，然 而，應理解，熔絲電路412至414可具有類似組態。
S 152422.doc ,, 201145831 參看圖5，熔絲電路411包括熔絲5〇1、電晶體5〇2至 505、反相器506、AND(及）閘術及⑽（或）間5〇8。當啟動 測試模式信號TM一EN至邏輯高位準時，由外部輸入之信號 TMC 0>判疋輸出彳έ號％<〇>之邏輯值（在此狀況下，假定 不切斷熔絲5 01) β當撤銷啟動測試模式信號Τ Μ _ Ε Ν至邏輯 低位準時，根據是否切斷熔絲5〇1而判定輸出信號冗切〉 之邏輯值。通電信號PUPB為在通電期間維持邏輯低位準 且在通電期之後改變至邏輯高位準之信號。此外，供電電 壓VDD可為在阻抗碼產生電路内所產生之電壓，或；自阻 抗碼產生電路外部供應。 圖6為相減/相加電路420之圖，且阁7炎& t 口且圖7為包括於相減/相加 電路420中之加法器的圖。為了方便起見，圖7僅說明圖6 之加法器6H)之組態。應理解，相減/相加電路仙之其他加 法器可類似於加法器61〇而組態。 加法器6H)、62〇、㈣及⑽可如圖7所說明進行組態。 參看圖7’IN1及IN2表示輸入端子，且Γ " 枯今 且CI表不供輸入攜載 值之端子。S表示輸出端子，且c〇表 供輸出攜載值之端 子。相減/相加電路420根據以下表丨之直 <具值表而操作β 表1
152422.doc 201145831 由於熟習此項技術者已知加法器61 〇、620、630及640之 内部組態，故省略其詳細描述。 參看圖6，相減/相加電路420包括複數個加法器610、 620、630及 640以及 XOR(互斥或）閘 611、621、631及 641。 XOR閘611 ' 621、631及641各自對設定值FC<0:N>及設定 值FC<N+1>中之一者執行X〇R運算。如圖6所示，加法器 610、620、63 0及640各自接收第一上拉阻抗碼PCODE <0:N>之部分及來自XOR閘611、621、631及641中之一者 的輸出。在下文中’描述相減/相加電路420之例示性操 作。 當設定值FC<N+1>(例如）為「〇」時，相減/相加電路420 藉由對第一上拉阻抗碼PCODE<0:N>與設定值卩(：<0:>1>執 行相加運算而輸出第二上拉阻抗碼NPCODE<0:N>。在此 狀況下，當設定值FC<N+1>為「1」時，設定值FC<0:N> 之互補值（例如，反相邏輯位準）輸入至加法器610、620、 630及640之端子IN1。結果，在自第一上拉阻抗碼 PCODE<0:N>減去設定值FC<0:NM^所獲得之值輸出為第 二上拉阻抗碼NPCODE<0:N>。 圖8為根據本發明之另一例示性實施例之半導體裝置 圖。 在圖3之例示性實施例中，說明在阻抗碼產生單元内.部
S I52422.doc •15- 201145831 提供碼修改單元320之狀況。對比而言，在圖8之例示性實 施例中，說明在阻抗碼產生電路810外部提供碼修改單元 820之狀況。 參看圖8，半導體裝置包括阻抗碼產生電路810、碼修改 單元820及終端電路830。阻抗碼產生電路810經組態以產 生阻抗碼PCODE<0:N>及NCODE<0:N>。碼修改單元820經 組態以藉由回應於外部輸入之資訊（例如，TMC<0:N>、 ΤΜ—ΕΝ及 PUPB)對阻抗碼 PCODE<0:N>及 NCODE<〇:N>執 行運算而產生經修改之阻抗碼NPCODE<0:N+1>及 NNCODE<0:N>。終端電路83 0經組態以藉由使用由經修改 之阻抗碼npcode<o:n>&nncode<o:n>判定之阻抗值來 終止介面節點（耦接至介面墊之節點）。 阻抗碼產生電路810產生阻抗碼pc〇DE<〇:N>及 NCODE<0:N>。阻抗碼產生電路810可如圖1所說明進行組 態，或可以各種方式進行修改’只要其產生阻抗碼PCODE <0:N>&NCODE<0:N>即可》 碼修改單元8 2 0藉由根據設定值對由阻抗瑪產生電路8 1 〇 產生之阻抗碼PCODE<0:N>& NCODE<0:N>執行運算來產 生經修改之阻抗碼NPCODE<0:N>& NNCODE<0:N：>。設定 值可由外部輸入之信號TMCP<0:N+1>及TMCN<0:N+1>或 儲存於碼修改單元820中之值判定。用於修改阻抗碼 PCODE<0:N>i設定值與用於修改阻抗碼nCODE<〇:n>( 設定值可為單獨的值。 碼修改單元820可具有與圖4之碼修改單元之組態實質上 152422.doc 201145831 相同之組態。圖4之瑪修改單元320具有修改一個碼 PCODE<0:N>·^組態，而圖8之碼修改單元820具有修改兩 個碼？000£<0:：^>及1^(：00£<0:；^>之組態。因此，圖8之碼 修改單元820具有包括如圖4中組態之兩個碼修改單元的組 態。由於熟習此項技術者可易於執行此修改，故省略其詳 細描述。 終端電路830藉由使用經修改之阻抗碼NPC〇DE<0:N>& NNCODE<0:N>終止介面節點（其耦接至介面墊）。除了終 端電路830接收經修改之阻抗碼NPCODE<0:N>及NNCODE <0:N>而非阻抗瑪PCODE<0:N>ANCODE<0:N>之外，終端 電路830可具有與圖2之習知終端電路之組態相同的組態。 參看圖8，碼修改單元820將由阻抗碼產生電路810產生 之阻抗碼PCODE<0:N>及NCODE<0:N>校正至合適值。結 果，經修改之阻抗碼NPCODE<0:N>及NNCODE<0:N>輸入 至終端電路830，且用以判定終端電路830之阻抗值。因 此，有可能使終端電路830之阻抗與外部電路之阻抗匹 配。 儘管在圖8中使用兩個阻抗碼PCODE<0:N>及NCODE <0:N>，但半導體裝置亦可僅使用一個阻抗碼PCODE <0:N>4NCODE<0:N>。此係因為可根據半導體裝置之終 端方案而僅在上拉方向或下拉方向上終止介面節點。因 此，可組態半導體裝置，使得阻抗碼產生電路810產生一 個阻抗碼PCODE<0:N>或NCODE<0:N>，碼修改單元820修 改一個阻抗碼PCODE<0:N>或NCODE<0:N>之碼值，且蜂 152422.doc -17- 201145831 端電路830接收一個經修改之阻抗碼NPCODE<0:N>或 NNCODE<0:N>jl在上拉方向或下拉方向上終止介面節點 (其耦接至介面墊）。 在下文中，描述一種藉由使用根據本發明之例示性實施 例的阻抗碼產生電路及半導體裝置之組態來有效設定終端 阻抗值的方法。 首先，在未設定設定值之此狀態中，阻抗碼產生電路 810產生阻抗碼卩(：00£<0:：^>及>1(：00丑<0:>1>’且終端電路 830根據所產生之阻抗碼PCODE<0:N>&NCODE<0:N>終止 介面節點（其耦接至介面墊）。在此狀態中，藉由量測介面 節點（其耦接至介面墊）之特性（例如，阻抗）來判定是否校 正電流阻抗匹配。檢查目標終端阻抗值與當前終端阻抗值 之間的差。 接著，根據所量測的介面節點（其輕接至介面塾）之特 性，自外部將值TMCP<0:N+1>及TMCN<0:N+1>輸入至半 導體裝置。根據值TMCP<0:N+1>及TMCN<0:N+1>修改阻 抗碼卩(：01^<0:：^>及>10：00£<0以>以產生供應至終端電路 830的經修改之阻抗碼NPCODE<0:N>及NNCODE<0:N>而 非現有阻抗碼PCODE<0:N>&NCODE<0:N>。在終端電路 830根據經修改之阻抗碼NPCODE<0:N>及NNCODE<0:N> 終止介面節點（其耦接至介面墊）之後，再次量測介面節點 (其搞接至介面塑*)之特性。取決於該量測，可重複該過 程。若量測指示介面節點之阻抗匹配，則自半導體裝置之 外部輸入之值丁]\1〇?<0:>1+1>及TMCN<0:N+1>為正確值。 152422.doc 201145831 因此’可在包括於碼修改單元82〇中之熔絲電路中程式化 等於外部輸入值TMCP<〇:n+1>及TMCN<0:N+1>之值。當 程式化溶絲電路（亦即’選擇性地切斷熔絲）時，儲存設定 值FC<0:N+1>。在下文中，根據設定值FC<〇:N+1>將經修 改之阻抗碼NPCODE<〇:N>& nncode<o:n>自動輸入至終 端電路830 ’即使並不自外部輸入值TMCP<0:N+1>及 TMCN<0:N+1>亦如此。 上文所描述之方法僅為利用圖8之組態之一實例。應理 解’本發明並不限於利用參看圖4至圖8而描述之組態。 根據本發明之例示性實施例，可根據自半導體裝置之外 部輪入的值或儲存於熔絲電路中之值減去或相加阻抗碼。 因此，可在終端阻抗值不同於目標值時校正終端阻抗值。 儘s已關於特定實施例描述本發明，但熟習此項技術者 將顯而易見，可在不脫離如以下申請專利範圍中所界定的 本發明之精神及範疇的情況下進行各種改變及修改。 【圖式簡單說明】 圖1為習知阻抗碼產生電路之圖。 圖2為習知終端電路之圖。 圖3為根據本發明之一例示性實施例之阻抗碼產生電路 之圖》 圖4為圖1之碼修改單元之圖。 圖5為熔絲電路之圖。 圖6為相減/相加電路之圖。 圖7為包括於相減/相加電路中之加法器之圖。
S 152422.doc 201145831 圖8為根據本發明之另一例示性實施例之半導體裝置之 圖。 【主要元件符號說明】 101 外部電阻器 102 參考電壓產生單元 103 比較單元 104 比較單元 105 計數器單元 106 計數器單元 110 上拉參考阻抗單元 120 虛設參考阻抗單元 130 下拉參考阻抗單元 210 上拉終端單元 220 下拉終端單元 310 上拉碼產生單元 311 比較單元 312 計數器單元 313 第一上拉參考阻抗單元 320 碼修改單元 330 下拉碼產生單元 331 比較單元 332 計數器單元 333 第二上拉參考阻抗單元 334 下拉參考阻抗單元 152422.doc -20- 201145831 411 熔絲電路 412 熔絲電路 413 熔絲電路 414 熔絲電路 420 相減/相加電路 501 熔絲 502 電晶體 503 電晶體 504 電晶體 505 電晶體 506 反相器 507 AND(及）閘 508 OR(或）閘 610 加法器 611 XOR(互斥或）閘 620 加法器 621 XOR(互斥或）閘 630 加法器 631 XOR(互斥或）閘 640 加法器 641 XOR(互斥或）閘 810 阻抗碼產生電路 820 碼修改單元 830 終端電路 152422.doc -21 - 201145831 A 節點 B 校準節點 Cl 供輸入攜載值之端子 CO 供輸出攜載值之端子 INI 輸入端子 IN2 輸入端子 S 輸出端子 ZQ 校準墊 152422.doc -22-