TW201133710A - Method of forming a through-silicon - Google Patents

Description

201133710 六、發明說明： 【發明所屬之技術領域】 本發明係有關於一種積體電路(Ic)的製造，且特別是 有關於以化學機械研磨同時形成矽穿孔（TSV ; through-silicon via)與接觸插塞的製程。 【先前技術】 三維（3D)晶圓-對-晶圓垂直堆疊技術可在單一晶片 • 中達成多層主動ic元件（例如處理器、可編程元件、記憶 體元件等）的垂直堆疊以縮短平均線路長度，達到降低内 連線電阻電容延遲（RC delay)與增加系統性能的目的。在 單一晶圓或晶圓-對-晶圓垂直堆疊形成3D内連線的主要 挑戰在於通孔的製作’此通孔提供路徑使高阻抗訊號從 晶圓的一侧跨過另一侧。TSV中通常填入導電材料而與 其他TSV或接合層的導體接觸形成電性連接。 目前的TSV製程是結合傳統的1C製程形成貫穿矽基 • 底的銅導孔。當TSV製程在接觸製程之後進行時，需要 一道額外的化學機械研磨（CMP)製程去除多餘的銅，以提 供平坦的表面。化學侵钱、光侵姓、窄溝侵触（narrow trench corrosion)、電化侵餘（galvanic corrosion)為化學機 械研磨中可能造成銅侵蝕的各種機制。電化侵蝕又稱為 雙金屬侵蝕（bimetallic corrosion)’其產生的原因是由於 形成電性或離子接觸的兩種不同金屬，因為電化學上的 不相容所造成。因此，上述額外的銅化學機械研磨漿料 會對鎢插塞造成電化侵蝕。 0503-A34844TWF/esmond 3 201133710 【發明内容】 在一實施例中，本發明 提供一半導體基底，其且有m 孔的形成方法包括： 電層於半導體基底上，其中介 /、 一區，形成一介 開口；形成一第一導雷；s认人 於第一區具有一第一 开成丄介電層上且填入第-開口; 第一’、第一£且延伸穿過第 層、及部分的半導體基底，其 导電層、”電 部；形成-保護層於第—導雷開口具有側壁與底 口的侧壁與底部；形成—j電順應性覆蓋第二開 第二開…及去除以於保護層上且填入 導電層、保護層、及第一導電層，其以外的第二 内的第二導電層形成一矽穿心構；留於第二開口 在另-實施例中，本發明之石夕穿孔的 括.提供-半導體基底，其具有第一开： 於半導體基底上;形成-第-開口 及部分的半導縣底.Β 5 伸穿過介電層 第- Un f層於介電層上且填入 導電層以露出介電層，其中 ：-開口以外的 形成，穿孔結構。殘留於第-開口内的導電層 為讓本發明之上述和其他目的 明顯易懂，下文驻與山分处—Α 4健'點此更 作詳細說明如7特舉出較佳貫施例’並配合所附圖式， 0503-A34844TWF/esm〇nd 4 201133710 【實施方式】 之每浐"&供同時對夕個金屬結構進行化學機械研磨 屬結構的實施例可用於形成接觸插塞、石夕 L ()、或其他結構。在本說明書中，，>穿孔(TSV)，， 八Θ代表-填有導電材料的開口，且該開口至少貫穿部 導體基材或切基材。在實施例中係使用銅的金 屬=程來形A TSV4本說明書中，，，銅，，—詞涵蓋銅 ^素/、大體上表現出銅電性的銅基合金（eGpper_based alloy) 〇 乂下將配s所附圖式詳述本發明之實施例，其中同 樣或類似的元件將盡可能以相同的^件符號表示;;在圖 式中可能誇大實施例的形狀與厚度以便清楚表現出相關 之特徵。在下文中將特別描述構成本揭示裝置之元件或 與之直接相關之元件。應特別注意的是，未特別顯示或 描述之疋件可以該技術人士所熟知之各種形式存在。此 外¥某一層是被描述為在另一層（或基底），，上，，時，其可 代表該層與另一層（或基底）為直接接觸，或兩者之間^有 其匕層存在。 在本說明書中，關於，，一實施例，，的描述，代表該實 施例所述之特定元件、結構、或特性至少被包含^I實 施例中。因此本說明書中不同地方出現的，，在一實施^ 中”，不必然代表同一個實施例。此外，上述之特定元件 結構、或特性可在一或多個實施例中以任何適合的方气 結合。應注意的是，以下的圖示並未按照比例繪示，^ 是用來便於示意說明。 〇503-A34844TWF/esmond 5 201133710 第1〜5圖為半導體裝置的部分剖面圖，用以說明_ 實施例中各階段之積體電路製程。第1圖顯示一晶圓1〇〇 的剖面不意圖’晶圓100包含基底10，其中第_區I定^ 義為接觸插塞形成區，第二區II定義為TSV結構形成 區。在基底上形成有1C元件200與覆蓋於基底1〇上之 層間介電層（Inter-Layer Dielectric; ILD)12。接觸開 口 14 形成於第一區I的層間介電層12中，用以形成接觸插塞。 基底10通常為矽，例如：具有磊晶層或無磊晶層之 石夕基底，或是具有絕緣埋層之絕緣層上覆石夕 (Silicon-On-insulator; SOI)基底。此外，基底 1〇 也可為

GaAs 基底、GaAsP 基底、InP 基底、GaAlAs 基底、in〇aP 基底。基底10具有正面10a(例如電路側）與背面i〇b(例 如無電路側）。 形成於基底10正面10a中及/或上的1C元件200可 包含數個獨立之電路單元，例如電晶體、二極體、電阻、 電容、電感、或是其他以習知半導體製程所形成之主動 與被動半導體裝置。例如，1C元件200可為一具有閘極 與源/汲極之電晶體。 ILD層12形成於基底1〇的正面i〇a上，用以隔離 1C元件200與後續所形成之内連線結構。ild層12可為 一單層或多層結構《ILD層12可為摻雜或未摻雜之氧化 矽層，由熱化學氣相沉積法或高密度電漿製程所形成， 例如：未摻雜矽玻璃、磷摻雜矽玻璃、或硼填矽玻璃。 此外’ ILD層12亦可為摻雜或磷摻雜旋塗式玻璃（s〇G)、 磷摻雜四乙氧基矽酸鹽（PTEOS)、或硼磷摻雜四乙氧基矽 0503-A34844TWF/esmond 6 201133710 酸鹽(BPTEOS)。 藉由乾钕刻製程在ILD層12中形成一接觸開口 14， 露出部分的1C元件200。在一實施例中，進行^^^層12 的平坦化後，形成一介電抗反射塗層（DARC)及/或底部抗 反射塗層（BARC)以及一圖案化光阻層，這些層在圖中並 未繪出以簡化圖示。之後，進行一乾蝕刻製程以形成穿 過ILD層12的接觸開口 14’露出IC元件2〇〇的接觸區， 例如是位於源/汲極區上的矽化物層。之後，將圖案化光 ♦ 阻層與抗反射層剝除。 明參見第2圖，在ILD層12上沉積第一導電層16 以填入接觸開口 14中。填入接觸開口 14中的第一導電 層16形成一接觸插塞16a，其電性連接至…元件2〇〇。 接觸插塞14的材質可為鎢、鎢基合金、銅、或銅基合金， 其可藉由低壓化學氣相沉積法（LPCVD)、電漿加強化學 氣相沉積法（PECVD)、有機金屬化學氣相沉積 (M〇CVD)、原子層沈積(ALD)或其他先進沉積技術形 成。在-實施例中，第一導電層16的材質為鶴。在一些 實施例中，第一導電層16的材質為銅、翻、氮化欽、; 鶴導電材料、或上述之組合。 請參見第3圖，接著在第二區π形成開口 18。開口 18貫穿第-導電層16與1〇)層12並延伸至基底⑺達 一預定深度，但未露出接觸插塞16&與Ic元件2〇〇。在 形成TS V結構的實施例中，開口 1 $為—ts v開口 後續將在其中進行金屬化製程。為了定義咖開口 Μ， 可先在第-導電層10上形成一硬罩幕層，之後在硬罩幕 〇503-A34844TWF/esmond 7 201133710 2形案化光阻。硬罩幕層可為氮化石夕層、氮氧 顯會及^ 物。光阻層（未顯示）可利用曝光、烘烤、 習知的微影製程在其中形成開口以露出硬 敍刻等方式_=案^1 光阻作為單幕，以濕钱刻或乾 後，再以二 的硬罩幕層以形成-開口。之 底U)進H 圖案化光阻作為罩幕，對露出的基 =進仃^以形成TSV開口 18qtsv開σ18具“ 壁8a與底部18b。形成τςν 光阻層去除。 /成丁SV開口 18後’將硬罩幕層與 18 18 10〇TSVM〇 剠、化與、ill,適虽的蝕刻方法進行蝕刻，例如電漿蝕 ^二： 雷射鑽孔及/或其他習知的製程。在- 製二基 SV開口 18的蝕刻可從基底的正面 lOb'xsv 了具有垂直的側壁輪廓或漸縮的 trr壁㈣。在-實施射，聊開^的深度 的經約開口18具有… =7η 再一些實施例卜聊開口18的深寬比大 於10。 清參見第4圖，在前述結構上形成一保護層20,該 保護層20順應性覆i聊開口 18之底冑⑽與側壁 ⑽，間免任何導電㈣進人晶® 1GG之f路的主動區 ?保蒦f 20的材質可為氧化矽、四乙氧基矽烷(TEQS) 乳化石夕、减石夕、或前述之組合等，其可藉由熱氧化法、 0503-A34844TWF/esmond 201133710 常壓化學氣相沉積法（APCVD)、低壓化學氣相沉積法 (LPCVD)、電漿加強化學氣相沉積法（PECVD)、或未來發 展的沉積技術形成。例如，可利用四乙氧基矽烷（TEOS) 與臭氧為前趨物，利用低壓化學氣相沉積法或電漿加強 化學氣相沉積法形成四乙氧基矽烷（TEOS)氧化矽層。 請參見第4圖，將一阻障層22順應性地沉積在保護 層20上，形成TSV開口 18的内襯（liner)。阻障層22可 作為避免金屬擴散的擴散阻障層，並可作為金屬與介電 層之間黏著層。阻障層的材料可為财火金屬、财火金屬 氮化物、财火金屬氮梦化物、或前述之組合。阻障層可 包括（但不限於）：耐火材料、TiN、TaN、Ta、Ti、TiSN、 W、WN、Cr、Nb、Co、Ni、Pt、Ru、Pd、Au、CoP、CoWP、 NiP、NiWP、前述之組合、或其他可抑制銅擴散入ILD 層12之材質，其可由物理氣相沉積法、化學氣相沉積法、 原子層沉積法、或電鍍法所形成。在一實施例中，阻障 層22包含一 TaN層與一 Ta層。在另一實施例中，阻障 層22為一 TiN層。在又另一實施例中，阻障層22為一 Ti 層。 ♦ 接下來進行TSV的填充製程。在阻障層22上沉積一 第二導電層24以填充TSV開口 18。第二導電層24包含 低電阻的導電材料，包括（但不限於）：銅與銅基合金。舉 例而言，銅的填充製程可包括一金屬晶種層的沉積與一 銅化學電鍍製程。金屬晶種層可利用物理氣相沉積、化 學氣相沉積、或其他習知的方式形成。之後，將晶圓100 放置在一電鍍設備，例如電化學電鍍設備，並在晶圓100 0503-A34844TWF/esmond 9 201133710 上電鍍銅層以填充TSV開口 18。應注意的是，雖然此處 所述的沉積方式為電化學電鍍，本實施例並不限於以電 鍍方式沉積的金屬。相反地，第二導電層24可包含各種 材料，例如鶴、铭、金、銀等。 之後，如第5圖所示，利用化學機械研磨法（CMP ; Chemical Mechanical Polishing)將位於接觸開口 14 與 TSV開口 18以外多餘的第二導電層24、阻障層22、保 護層20、及第一導電層16去除。如此一來，第一導電層 16與第二導電層24的上表面大體上與ILD層12的上表 面共平面。第二導電層24位於TSV開口 18的剩餘部份 24a構成一 TSV結構26，其貫穿ILD層12並延伸進入 基底10 —預定深度。阻障層22位於TSV開口 18的剩餘 部份22a亦構成了一部分的TSV結構26。保護層20位 於TSV開口側壁18a與底部18b的剩餘部份20a則將TSV 結構26與其他元件隔離。 上述之化學機械研磨製程有利於將所有的這些材料 層24、22、20、16以大體相同的移除率同時去除。相較 於傳統以兩階段分別進行接觸插塞與TSV的化學機械研 磨，本實施例同時進行接觸插塞與TSV的化學機械研磨 可降低製程成本。此處不須針對TSV結構的化學機械研 磨發展新的研磨漿料，而且因此可以省略習知技術中用 於研磨TSV結構時的CMP阻擋層的沉積步驟。 之後，在晶圓 100 上進行後段（BEOL; back-end_of-line)内連線製程以形成包含複數個内連線層 與金屬間介電層（IMD)之内連線結構。本發明之實施例使 0503-A34844TWF/esmond 10 201133710 用鋼基（C〇Pper_based)導電材料來形成内連線層。此處所 稱之”銅基材料，，包含：實質上純的元素銅 '含有不可避 免之雜質的銅、以及包含少量其他S素的銅合金，例如： Ta、In、Sn、Zn、Mg、Cr、Ti、Ge、Sr、Pt、Mg、A卜 △等。可使用標準的鑲嵌製程來製作銅内連線。 第6〜9圖為半導體裝置的部分剖面圖，用以說明另 -實施例中各階段之積體電路製程，其與帛卜5圖相同 或類似的部分將不再贅述。 第6圖顯示一晶圓30〇的剖面示意圖，晶圓—包 έ基底10,在基底上形成有Ic元件與覆蓋於基底 10 上之層間介電層（Inter_Layer Dielectric; 。藉由 微办與乾ϋ刻製& ’於第—區Σ的層間介電層12中形成 接觸開口 14，以露出一部分的1C元件200。此外，使用 罩幕錢賴術，在第二區π巾形成—TSV開口 28。 TSV開口 28位於接觸開口 14以外的區域且穿過ILD層 12之伸至基底1〇 一預定深度。在一實施例中，tSv開口 =與接觸開口 14是由同一微影與蝕刻製程形成。在另一 實施例中’ TSV開口 28與接觸開口 14是由不同的微影 與蝕刻製程各自形成。 請參見第7圖，在前述結構上形成一順應性 (C〇nf0rmal)的保護層2〇，並以微影與蝕刻製程去除位於 接觸開口 14的保護層20，只留下位於TSV開口 28的保 濩層20b。剩餘的保護層2〇b順應性覆蓋TSv開口 28之 底部28b與側壁28a，以避免任何導電材料進入晶圓3〇〇 之電路的主動區域。剩餘的保護層2〇b可延伸至ILD屛 0503-A34844TWF/esmond 201133710 12的上表面。 請參見第8圖，接下來進行金屬填充製程。將一第 三導電層30沉積在前述結構上（ILD層12與保護層20b 上）以同時填充TSV開口 28與接觸開口 14。第三導電層 30的材質可為鎢、鎢基合金、銅或銅基合金、鋁、銀、 鉬、氮化鈦、或其類似物，其可藉由低壓化學氣相沉積 法（LPCVD)、電漿加強化學氣相沉積法（PECVD)、有機金 屬化學氣相沉積（MOCVD)、原子層沈積（ALD)或其他先 進沉積技術形成。舉例而言，銅的填充製程可包括一金 屬晶種層的沉積與一銅化學電鍍製程。 在一些實施例中，在沉積第三導電層30之前可視需 要（optionally)先沉積一阻障層32。阻障層32可作為避免 金屬擴散的擴散阻障層，並可作為金屬與介電層之間黏 著層。阻障層的材料可為耐火金屬、耐火金屬氮化物、 而ί火金屬氮石夕化物、或前述之組合。阻障層可包括（但不 限於）：耐火材料、TiN、TaN、Ta、Ti、TiSN、W、WN、 Cr、Nb、Co、Ni ' Pt、Ru、Pd、Au、CoP、CoWP、NiP、 NiWP、前述之組合、或其他可抑制銅擴散入ILD層12 之材質，其可由物理氣相沉積法、化學氣相沉積法、原 子層沉積法、或電鍍法所形成。 之後，如第9圖所示，利用化學機械研磨法（CMP ; Chemical Mechanical Polishing)將位於接觸開口 14 與 TSV開口 28以外多餘的第三導電層30、視需要形成的阻 障層32、保護層20去除。如此一來，第三導電層30的 上表面大體上與ILD層12的上表面共平面。第三導電層 0503-A34844TWF/esmond 12 201133710 30位於TSV開口 28的剩餘部份30a構成一 TSV結構36, 其貫穿ILD層12並延伸進入基底10 —預定深度。阻障 層32位於TSV開口 28的剩餘部份32a亦構成了 一部分 的TSV結構36。保護層20位於TSV開口側壁28a與底 部28b的剩餘部份20a則將TSV結構36與其他元件隔 離。此外，第三導電層30位於接觸開口 14的剩餘部份 30b構成一接觸插塞16b，其電性連接至1C元件200。阻 障層32位於接觸開口 14的剩餘部份32b亦構成了一部 分的接觸插塞16b。 相較於傳統以兩階段的金屬沉積與兩階段的化學機 械研磨分別進行接觸插塞製程與TSV製程，本實施例同 時進行接觸插塞與TSV的填充製程與化學機械研磨。除 了具有以單一步驟進行化學機械研磨的優點之外，以單 一步驟進行金屬填充製程可進一步降低製程成本。 雖然本發明已以數個較佳實施例揭露如上，然其並 非用以限定本發明，任何所屬技術領域中具有通常知識 者，在不脫離本發明之精神和範圍内，當可作任意之更 動與潤飾，因此本發明之保護範圍當視後附之申請專利 範圍所界定者為準。 0503-A34844TWF/esmond 13 201133710 【圖式簡單說明】 第1〜5圖為半導體裝置的部分剖面圖，用以說明一 實施例中各階段之積體電路製程。 第6〜9圖為半導體裝置的部分剖面圖，用以說明另 一實施例中各階段之積體電路製程。 12〜層間介電層； 16〜第一導電層； 20〜保護層； 24〜第二導電層； 30〜第三導電層； 200〜1C元件。 【主要元件符號說明】 10〜半導體基底； 14〜接觸開口； 18、28〜TSV 開口； 22、32〜阻障層； 26、36〜TSV結構； 100、300〜晶圓； 0503-A34844TWF/esmond 14

Claims (1)

1. 201133710 七、申請專利範圍： 1.一種矽穿孔的形成方法，包括： k供一半導體基底’其具有第一區與第二區. 於 形成一介電層於該半導體基底上，其中該介電声 該第一區具有一第一開口； θ π 形成一第一導電層於該介電層上且填入該第一 開 形成一第二開口於該第二區且延伸穿過該第一導電 層、該介電層、及部分的該半導體基底，其中該第二 口具有側壁與底部； 八 〇Λ 一 $ 形成-保護層於該第-導電層上且順應 二開口的側壁與底部； 乐 形成一第二導電層於該保護層上且填入 口；以及 去除位於該第-、第二開口以外的該第二導電層、 該保護層、及該第-導電層，其中殘留於該第二開口内 的該第二導電層形成一矽穿孔結構。 、甘如中π專利範圍帛〗項所述之碎穿孔的形成方 / ’、中上述去除該第二導電層、該保護層、及該第- 導電層的步驟是以化學機械研磨製程進行。 3請專利範圍帛1項所述之妙穿孔的形成方 觸^殘留於該第—開°内的該第—導電層形成一接 觸插塞。 土甘:申明專利範圍帛1項所述之石夕穿孔的形成方 中該第—導電層包含鎢、鎢合金、銅、或銅合金， 0503-A34844TWF/esm〇nd 15 201133710 導電層包含銅、或銅合金，其中該保護層包 本=中專利範圍® 1項所述之石夕穿孔的形成方 ί:ΐ!在形成該第二導電層之前，更包括：於該保護 曰/、阻障層’其中該阻障層包含Ti、Ta、TiN、戋 TaN。 4 6. 一種矽穿孔的形成方法，包括： 提供-半導體基底，其具有第—區與第二區； 形成一介電層於該半導體基底上； 形成一第一開口於該第一區之該介電層中； 形成一第二開口於該第二區且延伸穿過該介電層及 部分的該半導體基底； 形成一導電層於該介電層上且填入該第一、第二開 口；以及 去除位於該第一、第二開口以外的該導電層以露出 該介電層，其中殘留於該第二開口内的該導電層形成一 矽穿孔結構。 7. 如申請專利範圍第6項所述之矽穿孔的形成方 法’其中上述去除該導電層的步驟是以化學機械研磨製 程進行。 8·如申請專利範圍第6項所述之矽穿孔的形成方 法’其中殘留於該第一開口内的該導電層形成一接觸插 塞。 9.如申請專利範圍第6項所述之矽穿孔的形成方 法’其中該導電層包含鶴、鑛合金、銅或銅合金。 〇503-A34844TWF/esmond 16 201133710 10.如申請專利範圍第6項所述之矽穿孔的形成方 法’其中在形成該導電層之前，更包括：形成—保護層 順應性覆蓋該第二開口的側壁與底部。 如申請專利範圍第6項所述之發穿孔的形成方 法’其中在形成該導電層之前，更包括：於該介電層上 形成-阻障層，其中該阻障層包含Ti、丁&、鹽、或蘭。

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