KR20040040854A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
반도체 소자의 금속배선 형성방법에 관한 것으로, 그 목적은 금속배선 상부에 위치하는 비아의 오정렬을 방지하고 비아의 정렬위치에 대한 공정마진을 확보하는 것이다. 이를 위해 본 발명에서는 금속배선구를 예정된 영역보다 보다 더 넓은 폭으로 형성하고 그 내부에 사이드월을 형성하여 결과적으로 금속배선이 상부로 갈수록 넓은 폭을 가져 상부비아 형성 시 정렬위치에 대한 공정마진을 확보하는 데 그 특징이 있다.
Description
본 발명은 반도체 제조 방법에 관한 것으로, 더욱 상세하게는 금속 배선을 형성하는 방법에 관한 것이다.
반도체 소자가 점차 고집적화, 다층화됨에 따라 중요한 기술의 하나로 다층 배선 기술이 등장하게 되었는데, 이와 같은 다층 배선 기술은 금속 배선층과 절연막층을 회로 소자가 형성된 반도체 기판 상부에 교대로 형성하며, 절연막에 의해 분리된 금속 배선층 사이를 비아를 통해 전기적으로 접속함으로써 회로 동작이 이루어지도록 하는 것이다.
그러면 종래 다층 배선을 형성하는 공정을 간략하게 설명한다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판의 구조물(1), 즉 개별 소자가형성된 반도체 기판 또는 하부 금속배선 상부에 산화막 등으로 이루어진 하부절연막(2)을 형성하고, 하부절연막(2)의 소정 영역을 식각하여 하부 금속배선(3)을 노출시키는 비아홀(100)을 형성한 후, 비아홀(100)을 금속물질로 충진하고 하부절연막(2)이 노출될 때까지 화학기계적 연마하여 상부표면을 평탄화함으로써 하부비아(4)를 형성한다.
이어서, 평탄화된 상면 상에 식각종료층으로 사용하기 위한 질화막(5)을 형성하고, 질화막(5) 상에 층간절연막으로서 산화막(6)을 두껍게 증착한다.
다음, 도 1b에 도시된 바와 같이, 질화막(5)을 식각종료층으로 사용하여 산화막(6) 및 질화막(5)을 선택적으로 식각하여 하부비아(4)를 노출시키는 금속배선구(200)를 형성한 후, 금속배선구(200)의 내벽을 포함하여 산화막(6)의 상부 표면에 Ti 또는 TiN 베리어막(7)을 형성한 후, 베리어막(7) 상에 금속배선구(200)를 충분히 매립하도록 알루미늄(8)을 두껍게 증착한다.
다음, 도 1c에 도시된 바와 같이, 산화막(6)이 노출될 때까지 알루미늄(8)을 화학기계적 연마하거나 에치백하여 상면을 평탄화시킴으로써 상부 금속배선(8')을 형성한다.
다음, 도 1d에 도시된 바와 같이, 평탄화된 상면 상에 상부절연막(9)을 형성하고, 상부절연막(9) 상에 감광막을 도포한 후 이를 노광 및 현상하여 상부비아로 예정된 영역을 노출시키는 감광막 패턴(10)을 형성한다.
이후에는 감광막 패턴(10)을 마스크로 하여 상부절연막(9)을 선택적으로 식각하여 상부비아(11)를 형성한다.
그런데, 상부비아 형성을 위한 감광막 패턴(11)이, 금속배선(8')과 연결되는 상부비아 예정 영역을 벗어나서 오정렬(mis-align)되면 결과적으로 도 1d에서 점선원으로 표시한 부분에 나타난 바와 같이 상부비아(11)가 금속배선(8')을 벗어나 오정렬되는 경우가 종종 발생하는데, 이러한 비아의 오정렬은 반도체 소자의 고집적화 추세에 따라 더욱 심해지고 있으므로, 이에 대한 해결책이 시급한 실정이다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 금속배선 상부에 위치하는 비아의 오정렬을 방지하고 비아의 정렬위치에 대한 공정마진을 확보하는 것이다.
도 1a 내지 도 1d는 종래 금속배선 형성 방법을 도시한 단면도이다.
도 2a 내지 도 2e는 본 발명에 따른 금속배선 형성 방법을 도시한 단면도이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 금속배선구를 예정된 영역보다 보다 더 넓은 폭으로 형성하고 그 내부에 사이드월을 형성하여 결과적으로 금속배선이 상부로 갈수록 넓은 폭을 가져 상부비아 형성시 정렬위치에 대한 공정마진을 확보하는 데 그 특징이 있다.
즉, 본 발명에 따른 반도체 소자의 금속배선 형성방법은, 반도체 기판 구조물 상에 형성되고 하부비아를 포함하는 제1절연막을 식각하여 하부비아를 노출시키는 금속배선구를 형성하되, 금속배선구를 설계치보다 더 넓은 폭으로 형성하는 단계; 금속배선구를 포함하여 제1절연막의 상부 전면에 추가막을 증착하고 추가막을 이방성 식각하여, 하부비아를 노출시키고 금속배선구 내벽의 측방에만 추가막을 남김으로써 사이드월을 형성하는 단계; 노출된 하부비아 및 사이드월 상에 제1금속물질을 충진하여 금속배선을 형성하는 단계; 금속배선을 포함한 제1절연막 상부에 제2절연막을 형성하는 단계; 및 제2절연막을 선택적 식각하여 금속배선을 노출시키는 비아홀을 형성한 후 제2금속물질을 충진하여 상부비아를 형성하는 단계를 포함하여 이루어진다.
여기서, 추가막으로는, 질화막, 산화막, 또는 폴리실리콘막을 2000-4000Å의 두께로 형성하는 것이 바람직하다.
제1금속물질로는 알루미늄, 알루미늄합금 또는 구리를 형성할 수 있으며, 제2금속물질로는 텅스텐, 알루미늄, 알루미늄합금, 또는 구리를 형성할 수 있다.
이하, 본 발명에 따른 반도체 소자의 금속배선 형성 방법에 대해 상세히 설명한다.
일반적으로 금속배선으로 널리 사용하는 금속으로는 텅스텐(W), 알루미늄(Al) 및 알루미늄 합금 등이 있다. 그러나, 구리(Cu)는 텅스텐, 알루미늄에 비하여 비저항이 작으며 신뢰성이 우수한 금속 배선 재료이므로, 반도체 소자의 금속배선을 구리로 대체하려는 연구가 활발히 진행되고 있다.
그런데, 구리는 텅스텐, 알루미늄과는 달리 건식 식각(Reactive Ion Etching)에 의한 배선 형성이 어려운 재료이다. 따라서, 구리의 경우에는 건식 식각 공정을 거치지 않으면서 금속배선(line)을 형성할 수 있는 방법에 관하여 활발히 연구되고 있는바, 이러한 공정을 다마신(damascene)공정이라 한다.
기존의 구리를 이용한 다마신 공정에 의하면 구리를 웨이퍼에 전면증착(blanket deposition)한 후에 불필요한 웨이퍼 표면의 구리층을 화학기계적 연마 또는 에치백 공정으로 제거함으로써 최종적인 구리 금속배선을 형성한다.
한편, 반도체 소자가 점차 고집적화, 다층화됨에 따라 중요한 기술의 하나로 다층 배선 기술이 등장하게 되었는데, 이와 같은 다층 배선 기술은 금속 배선층과 절연막층을 회로 소자가 형성된 반도체 기판 상부에 교대로 형성하며, 절연막에 의해 분리된 금속 배선층 사이를 비아를 통해 전기적으로 접속함으로써 회로 동작이 이루어지도록 하는 것이다.
이러한 다층 배선 기술을 실현하기 위해 다마신 공정을 적용하면, 감광막 패턴을 마스크로 이용하여 금속간 절연막을 선택적으로 식각함으로써 하부 비아 금속과 접촉하는 배선구를 형성한 후, 배선구를 금속물질로 매립하여 하부 금속배선을 형성하고, 그 위에 다시 금속간 절연막을 증착하고 이를 선택적으로 식각하여 하부 금속배선과 연결되는 상부 비아홀을 형성한다.
본 발명에서는 다마신 공정을 이용하여 다층 배선을 형성할 때 금속배선구와 접촉하는 비아의 정렬위치에 대한 여유분을 확보하고자 한다.
그러면, 본 발명에 따라 반도체 소자의 금속배선을 형성하는 공정을 간략하게 설명한다. 도 2e는 본 발명에 따라 금속배선을 형성한 반도체 소자를 도시한 단면도이며, 이에 도시된 바와 같이, 반도체 기판 구조물(21) 상에서 하부비아(24)를 포함하는 하부절연막(22) 상에는 금속배선구가 형성되어 있어서 금속배선구를 통해 하부비아(24)가 노출되며, 금속배선구 내벽의 측방으로는 사이드월(27')이 형성되어 있다.
여기서, 사이드월(27')은 질화막, 산화막, 또는 폴리실리콘막으로 이루어질수 있으며, 금속배선구의 바닥면 측방으로 가장 두껍게 형성된 부분이 2000-4000Å정도의 두께인 것이 바람직하다.
노출된 하부비아(24) 및 사이드월(27') 상에는 금속배선구를 충진하는 금속배선(28')이 형성되어 있으며, 이 때 금속배선(28')은 사이드월(27')로 인해 상부로 갈수록 폭이 넓어지는 형상이다. 금속배선(28')은 알루미늄, 알루미늄합금 또는 구리로 이루어질 수 있다.
하부절연막 상에는 금속배선(28')과 연결되도록 형성된 상부비아(30)를 포함하는 상부절연막(26, 29)이 형성되어 있다. 이 때, 상부비아 및 하부비아는 텅스텐, 알루미늄, 알루미늄합금, 또는 구리로 이루어질 수 있다.
이러한 본 발명에 따른 반도체 소자를 제조하는 공정을 도 2a 내지 도 2e를 참조하여 설명하면 다음과 같다. 도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 소자의 금속배선 형성 방법을 도시한 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판의 구조물(21), 즉 개별 소자가 형성된 반도체 기판 또는 하부 금속배선 상부에 산화막 등으로 이루어진 하부절연막(22)을 형성하고, 하부절연막(22)의 소정 영역을 식각하여 하부 금속배선(23)을 노출시키는 비아홀(300)을 형성한 후, 비아홀(300)을 금속물질로 충진하고 하부절연막(22)이 노출될 때까지 화학기계적 연마하여 상부표면을 평탄화함으로써 하부 비아(24)를 형성한다.
이어서, 평탄화된 상면 상에 식각종료층으로 사용하기 위한 질화막(25)을 형성하고, 질화막(25) 상에 층간절연막으로서 제1산화막(26)을 증착한다.
다음, 도 2b에 도시된 바와 같이, 질화막(25)을 식각종료층으로 사용하여 제1산화막(26) 및 질화막(25)을 선택적으로 식각하여 하부비아(24)를 노출시키는 금속배선구(400)를 형성하는 데, 이 때 의도적으로, 배선구 폭으로 설계한 값보다 더 넓은 폭으로 식각한다. 즉, 제1산화막(26) 상에 감광막을 도포하고 노광 및 현상하여 배선구로 예정된 영역의 제1산화막을 노출시키는 감광막 패턴(미도시)을 형성할 때, 감광막 패턴의 오프닝된 부분의 폭을 설계치보다 더 넓은 폭이 되도록 감광막 패턴을 형성하고, 그 감광막 패턴을 마스크로 하여 제1산화막(26) 및 질화막(25)을 식각하여 설계치보다 더 넓은 폭을 가지는 배선구(400)를 형성한다.
다음, 도 2c에 도시된 바와 같이, 배선구(400)를 포함하여 제1산화막(26)의 상부 전면에 추가막(27)을 2000-4000Å의 두께로 증착한다. 추가막(27)으로는 산화막, 질화막 또는 폴리실리콘막을 증착할 수 있다.
다음, 도 2d에 도시된 바와 같이, 하부비아(24) 및 제1산화막(26)이 노출될 때까지 추가막(27)을 이방성 식각하여 배선구(400) 내벽의 측방에만 추가막(27)을 남김으로써 사이드월(27')을 형성한다. 사이드월(27')의 형성으로 인해 결과적인 배선구는 상부로 갈수록 폭이 넓어지는 형상을 가진다.
이어서, 노출된 하부비아(24)를 포함하여 사이드월(27') 및 제1산화막(26)의 상부 전면에 알루미늄, 구리, 또는 구리 합금과 같은 금속물질(28)을 증착하여 배선구를 충분히 매립하도록 두껍게 증착한다.
다음, 도 2e에 도시된 바와 같이, 제1산화막(26)이 노출될 때까지 금속물질(28)을 화학기계적 연마하거나 또는 에치백하여 상면을 평탄화함으로써 상부배선(28')을 형성한다.
이어서, 평탄화된 상면 상에 층간절연막으로서 제2산화막(29)을 증착한 후, 제2산화막(29) 상에 감광막을 도포하고 이를 노광 및 현상하여 상부 비아로 예정된 영역을 노출시키는 감광막 패턴(미도시)을 형성한 후, 감광막 패턴을 마스크로 하여 제2산화막(29)을 선택적으로 식각하여 비아홀을 형성하고 비아홀에 금속물질을 충진시킴으로써 상부비아(30)를 형성한다. 상부비아(30)로 형성되는 금속물질로는 텅스텐, 알루미늄, 알루미늄합금, 또는 구리를 형성할 수 있다.
이 때, 상부비아(30)와 접촉하는 금속배선(28')의 상부 폭이 보다 더 넓게 형성되어 있기 때문에 상부비아 형성을 위한 감광막 패턴의 정렬 시 여유분이 있어서 공정마진이 확보된다.
상술한 바와 같이, 본 발명에서는 금속배선구를 설계치보다 더 넓게 형성하고 사이드월을 이용하여 금속배선이 상부로 갈수록 더 넓어지는 형상을 가지도록 하기 때문에, 금속배선 상부에 비아를 형성할 때 비아 정렬 오차에 대한 여유분이 있어서 공정마진이 확보되는 효과가 있다.
따라서, 금속배선 상부에 형성하는 비아가 금속배선을 벗어나서 오정렬될 가능성이 최소화되는 효과가 있다.
Claims (10)
- 반도체 기판 구조물 상에서 하부비아를 포함하는 제1절연막 상에 형성되어 상기 하부비아를 노출시키고, 내벽의 측방으로 사이드월이 형성된 금속배선구;상기 노출된 하부비아 및 상기 사이드월 상에 형성되어 상기 금속배선구를 충진하며 상부로 갈수록 폭이 넓어지는 형상의 금속배선;상기 제1절연막 상에 형성되고 상기 금속배선과 연결되는 상부비아를 포함하는 제2절연막을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 사이드월은, 질화막, 산화막, 및 폴리실리콘막으로 이루어진 군에서 선택된 한 물질로 이루어지며, 상기 금속배선구의 바닥면 측방으로 가장 두껍게 형성된 부분이 2000-4000Å의 두께인 반도체 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 금속배선은 알루미늄, 알루미늄합금 및 구리로 이루어진 군에서 선택된 한 물질로 이루어진 반도체 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 상부비아 및 하부비아는 텅스텐, 알루미늄, 알루미늄합금, 및 구리로 이루어진 군에서 선택된 한 금속물질로 이루어진 반도체 소자.
- 반도체 기판 구조물 상에 형성되고 하부비아를 포함하는 제1절연막을 식각하여 상기 하부비아를 노출시키는 금속배선구를 형성하되, 상기 금속배선구를 설계치보다 더 넓은 폭으로 형성하는 단계;상기 금속배선구를 포함하여 상기 제1절연막의 상부 전면에 추가막을 증착하고 상기 추가막을 이방성 식각하여, 상기 하부비아를 노출시키고 상기 금속배선구 내벽의 측방에만 추가막을 남김으로써 사이드월을 형성하는 단계;상기 노출된 하부비아 및 사이드월 상에 제1금속물질을 충진하여 금속배선을 형성하는 단계;상기 금속배선을 포함한 상기 제1절연막 상부에 제2절연막을 형성하는 단계; 및상기 제2절연막을 선택적 식각하여 상기 금속배선을 노출시키는 비아홀을 형성한 후 제2금속물질을 충진하여 상부비아를 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
- 제 5 항에 있어서,상기 추가막으로는, 질화막, 산화막, 및 폴리실리콘막으로 이루어진 군에서 선택된 한 물질을 2000-4000Å의 두께로 형성하는 반도체 소자의 금속배선 형성방법.
- 제 5 항 또는 제 6 항에 있어서,상기 제1금속물질은 알루미늄, 알루미늄합금 및 구리로 이루어진 군에서 선택된 한 금속물질인 반도체 소자의 금속배선 형성방법.
- 제 5 항 또는 제 6 항에 있어서,상기 제2금속물질은 텅스텐, 알루미늄, 알루미늄합금, 및 구리로 이루어진 군에서 선택된 한 금속물질인 반도체 소자의 금속배선 형성방법.
- 제 5 항 또는 제 6 항에 있어서,상기 금속배선을 형성할 때에는, 상기 노출된 하부비아 및 사이드월 상에 상기 제1금속물질을 증착하여 상기 금속배선구를 충진한 후, 상기 제1절연막이 노출될 때까지 상기 제1금속물질을 화학 기계적 연마 또는 에치백하여 평탄화함으로써 금속배선을 형성하는 반도체 소자의 금속배선 형성방법.
- 제 5 항 또는 제 6 항에 있어서,상기 상부비아를 형성할 때에는, 상기 제2절연막 상에 감광막을 도포하고 노광 및 현상하여 상기 금속배선 상부에 위치하는 상부비아로 예정된 영역을 노출시키는 감광막 패턴을 형성한 후, 상기 감광막 패턴을 마스크로 하여 상기 제2절연막을 식각함으로써 상기 금속배선을 노출시키는 비아홀을 형성하는 반도체 소자의 금속배선 형성방법.
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