TW201121057A - Trench MOS device with schottky diode and method for manufacturing same - Google Patents

Trench MOS device with schottky diode and method for manufacturing same Download PDF

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Diodes Taiwan Inc
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Description

201121057 六、發明說明： 【發明所屬之技術領域】 本發明係關於溝渠金屬氧化物半導體（MOS)裝置，且具 體而言係關於具有肖特基（Schottky)二極體之溝渠MOS裝 置及其製造方/法。 【先前技術】 除非本文另有指示，否則本章節中所描述之方法對於本 申請案中之技術方案來說並非現有技術，且即使包括在本 章節中亦不表示係現有技術。 溝渠MOS裝置通常用作功率積體電路中之電晶體。溝渠 MOS裝置可與習用PN二極體並聯地製造，以便在受到正 向偏壓時減小裝置之接通電壓。MOS電晶體之臨限值可係 設計為遠小於典型PN接面之0.6伏的接通電壓。接通電壓 之減小轉譯為任何給定電流之一較小電壓降，且因此轉譯 為裝置之一總功率節省。 在整流器應用中，溝渠MOS裝置通常可具有一慢切換回 應時間，使得在溝渠MOS裝置回應並減小正向電壓之前的 一部分時間内PN接面可完全偏壓於0.6伏下。切換頻率越 高，此特性可越明顯且可浪費越多的功率。 因此，需要經改良之溝渠M0S裝置。本發明藉由提供具 有肖特基二極體之溝渠M0S裝置及其製造方法來解決該等 及其他問題。 【發明内容】 在一個實施例中，本發明包括一半導體裝置。半導體裝 146736.doc 201121057 置包含一第一半導體區、一第-主 弟一+導體區及一溝渠區。該 第一半導體區具有—第一導带 乐 ¥电率類型及一第一導電率濃 度。該溝渠區包括與第一半導體 丁守IIIhe接觸之一金屬層以形成 -金屬-半導體接面。該第二半導體區毗鄰於該第一半導 體區且具有-第二導電率類型及—第二導電率濃度。該第 二半導體區與該第-半導體區形成—pN接面，且該溝渠區 具有-深度以使得金屬_半導體接面靠近於pN接面。 以下詳細闡述及附圖提供對本發明之性f及優點之一更 好理解。 【實施方式】 本文闡述用於具有肖特基二極體之溝渠刪裝置的技術 及其製造方法。出於解釋之目的，以下闡述中闡明了眾多 實例及具體細節，以便提供對本發明之一透徹理解。然 而，熟習此項技術者將明瞭，由申請專利範圍所界定之本 發明可包括該等實例中之一些或所有特徵自身或與下文所 闡述之其他特徵之組合，且可進一步包括本文所述特徵及 概念的修改及等效内容。 圖1圖解說明根據本發明之一個實施例之一半導體裝置 100。半導體裝置100可用作一整流器，其在一正向偏壓狀 態中傳遞電流且在一反向偏壓狀態中阻斷電流。半導體事 置100包括整合在溝渠MOS裝置102與溝渠MOS裝置103之 間的溝渠129。溝渠129可填充有金屬以在溝渠底部形成一 肖特基二極體1〇1，如下文更詳細地闡述。溝渠M〇s裝置 102及1〇3在正向偏壓狀態中提供一減小之接通電壓，且肖 146736.doc 201121057 特基二極體101在轉換至正向偏壓狀態期間提供一減小之 接通電壓。藉由維持一低接通電壓可在正向偏壓狀態與轉 換至正向偏壓狀態兩者中節約功率。 溝巿MOS裝置1 〇2在正向偏墨穩定狀態中傳遞電流。p+ 半導體區109可具有大於p_半導體區ιη之一濃度，且因此 可建立與金屬層128之一更好接觸。金屬層128可耦合至半 導體裝置100之一陽極端子。當受到正向偏壓時，電流可 自P+半一體區109流至P-半導體區ηι β pn接面13 1可受到 正向偏壓且電流可自p_半導體區ln流至n_epi區115。基板 116可接收此電流且可耦合至半導體裝置1〇〇之一陰極端 子。P-延伸區113可修改PN接面131之位置。 溝渠MOS裝置1〇2經組態以提供一接通電壓之減小。pN 接面131可具有一 0.6伏之接通電壓，可藉由與該等接面並 聯定位之低臨限值MOS裝置減小該電壓。溝渠M〇s裝置 102 包括 N+區 1〇6、P-區 109 及 1U、n_epi 區 115、閘極 134。閘極134可包括一導電材料，例如多晶矽。當經偏壓 而大於臨限值時，閘極134可在Ρ·區lu内形成一反轉層。 此反轉層可沿閘極134之側部分定位而超出電介質層丨14。 此反轉層可在一小於0.2伏之低臨限值下起始且可提供一 接通電壓之減小。 溝渠MOS裝置103係以與溝渠MOS裝置1〇2類似之方式運 作。溝渠MOS裝置103包括閘極135、n+半導體區118、層 間電介質（ILD)120、P+半導體區121、P_半導體區123、p_ 延伸區125、閘極氧化物層127、心印丨區115 ' n+基板116及 I46736.doc 201121057 金屬層128，其等對應於溝渠M〇s裝置1〇2之閘極134、N+ 半導體區106、層間電介質（ILD)1〇7、p+半導體區1〇9、p_ 半導體區ill、p-延伸區113、閘極氧化物層114、n epig 115、n+基板116及金屬層128。 肖特基二極體1 〇 1提供具有一低臨限值之一快速切換二 極體’其可在轉換期間減小接通電壓。半導體裝置1 可 切換為一整流器且與pN接面並聯之低臨限值M〇s裝置可 不足夠快速地作出回應。肖特基二極體1〇1之接通電壓可 係十分之幾伏且可具有一快速回應時間。肖特基二極體 101形成於n-epi區115與金屬層128之間的金屬-半導體接面 之間。宵特基二極體1〇丨之位置可有助於在轉換期間減小 半導體裝置100之接通電麗。 肖特基二極體1〇1之寬度139可藉由p_延伸區丨13及125調 整。P-延伸113及125變得越寬，肖特基二極體1〇1之寬度 139越小。可減小寬度139以改良反向洩露。寬度139之減 小亦可增加肖特基二極體1 〇 i之接通電壓特性。 溝渠區129具有一深度136，其使得將肖特基二極體1〇1 與PN接面131及132靠近地放置。pn接面131自與溝渠104 之下部側的一相交點向上彎曲至與溝渠129之底部的一相 交點。P-延伸113調整PN接面13ι與溝渠129之相交點的放 置且P-半導體區U1界定PN接面m與溝渠1〇4及129之相交 點。P-半導體區111之寬度以及深度136可影響電流流動及 肖特基10 1在轉換期間可減小接通電壓之速度。 半‘體裝置100亦可包括額外溝渠MOS裝置140至141。 146736.doc 201121057 溝渠MOS裝置140及141可分別形成為溝渠M〇s裝置1〇2及 103之互補結構並以一類似方式起作用。溝渠m〇s裝置14〇 包括閘極134、N+半導體區1〇5、層間電介質（ILD)1〇7、p+ 半導體區108、P-半導體區110、P_延伸區112、閘極氧化 物層114、n-epi區115、n+基板116及金屬層128，其等對應 於溝渠MOS裝置102之閘極134、N+半導體區1〇6、層間電 介質（ILD)107、P+半導體區1〇9、ρ·半導體區丨^、p延伸 區113、閘極氧化物層114、n_epi區115、n +基板116及金屬 層128 ^ P-延伸112亦可有助於肖特基二極體137之寬度。 PN接面130可靠近於肖特基二極體137。 溝渠MOS裝置141包括閘極135、N+半導體區119、層間 電”貝（ILD)120、P+半導體區122、P·半導體區124、P-延 伸區126、閘極氧化物層127、n-epi區115、11+基板116及金 屬層128 ’其等對應於溝渠厘05裝置ι〇3之閘極135、n+半 導體區118、層間電介質（ILd)120、P+半導體區m、p_半 導體區123 ' P-延伸區125、閘極氧化物層127、n_epig 115、n+基板116及金屬層丨28。p-延伸126可有助於肖特基 一極體138之寬度。pn接面133可靠近於肖特基二極體 138。 圖2A至2C圖解說明一用於根據本發明之一實施例製造 一溝渠MOS裝置的方法2〇〇。 在201處’可在駐存於一卜型基板區215頂部上之一 n_epi 區214的表面上沈積遮罩氧化物21()。可使用一化學氣相沈 積（CVD)製程來沈積遮罩氧化物21〇。使用一溝渠光在遮罩 146736.doc ·* 8 - 201121057 氧化物210中形成開口 211。可藉由以下操作以兩個步驟植 入P型材料212至213:首先提供一高能量植入物212，隨後 提供一較低能量植入物213 »在202處，可驅動p —本體以在 n-epi區214内形成P-半導體區216及217。 在203處’可將溝渠218及219姓刻至p-半導體區216及 217中至一比P區216/217之深度深的深度。溝渠218將1>_半 導體區216分裂成區21 6a及216b。溝渠219將P-半導體區 217分裂成區217a及217b。已移除遮罩氧化物21〇並可添加 閘極氧化物220。在204處’可添加多晶碎且接著對发進行 回蝕以形成閘極220及221。在205處，可使用一源光遮罩 222來提供源植入物。在驅入源植入物之後，可產生n+半 導體區223至226。 在2〇6處’可使用一 CVD製程來提供ILD區227及228。另 外，可使用一接觸光來蝕刻穿過ILD。可藉由添加p+植入 物且驅入该植入物來形成一 P +半導體區229至231。 在207處，蝕刻溝渠232至234。溝渠233具有一深度廿及 一寬度w。溝渠232及234亦可具有一類似深度及寬度。該 蝕刻可比P+區229至231深且切割穿過P+區229至231。此可 產生P+區229b、230a、230b及23 la。在208處，可添加一 P-材料之植入物以形成P-延伸區235至238。在2〇9處，添 加金屬層239且在位置240至242處形成一金屬-半導體接 面。 圖3圊解說明根據本發明之一實施例使用複數個溝渠 MOS裝置（例如，M0S裝置3〇5至3丨2)之半導體裝置3〇〇的 146736.doc 201121057 截面。半導體裝置3〇〇包括二極體3〇1至3〇4。二極體3〇1包 括整合於溝渠313内且位於溝渠MOS裝置3 05與3 06之間的 肖特基二極體317。二極體3〇2包括整合於溝渠314内且位 於溝渠MOS裝置307與308之間的肖特基二極體318。二極 體303包括整合於溝渠315内且位於溝渠裝置3〇9與31〇 之間的肖特基二極體319。二極體304包括整合於溝渠316 内且位於溝渠MOS裝置3 11與3 12之間的肖特基二極體 320。半導體裝置3〇〇使用複數個溝渠來將複數個肖特基二 極體（例如，肖特基二極體317至32〇)及M〇s裝置（例如，溝 渠MOS裝置305至312)與複數個PN接面並聯放置，以便在 一正向偏壓狀態中及在轉換至正向偏壓狀態期間減小二極 體301至304之接通電壓。藉由維持一低接通電壓可在正向 偏壓狀態及轉換至正向偏壓狀態兩者中節約功率。 以上闡述圖解說明本發明之各種實施例連同可如何實施 本發明之各態樣之實例。以上實例及實施例不應認為係僅 有的實施例，且呈現該等實例及實施例旨在圖解說明由以 下申請專利範圍所界定之本發明的靈活性及優點。基於以 上揭示内容及以下申請專利範圍，其他配置、實施例、實 施方案及等效内容對於熟習此項技術者將顯而易見且可在 不背離申請專利範圍所界定之本發明之精神及範圍的前提 下採用。 【圖式簡單說明】 圖1圖解說明根據本發明之一實施例之一半導體裝置· 圖2A至2C圖解說明一用於根據本發明之一實施例製造 146736.doc •10- 201121057 一半導體裝置的方法；及 圖3圖解說明根據本發明之一實施例具有複數個溝渠 MOS裝置及肖特基二極體之一半導體裝置的截面。 【主要元件符號說明】 100 半導體裝置 101 肖特基二極體 102 溝渠MOS裝置 103 溝渠MOS裝置 104 溝渠 105 N+半導體區 106 N+半導體區 107 層間電介質（ILD) 108 P+半導體區 109 p+半導體區 110 p-半導體區 111 P-半導體區 112 P-延伸區 113 P-延伸區 114 電介質層/閘極氧化物層 115 n-epi區 116 基板 118 N+半導體區 119 N+半導體區 120 層間電介質（ILD) 146736.doc 201121057 121 P+半導體區 122 P +半導體區 123 P-半導體區 124 P-半導體區 125 P-延伸區 126 P-延伸區 127 閘極氧化物層 128 金屬層 129 溝渠 130 PN接面 131 PN接面 132 PN接面 133 PN接面 134 閘極 135 閘極 136 深度 137 肖特基二極體 138 肖特基二極體 139 寬度 140 溝渠MOS裝置 141 溝渠MOS裝置 210 遮罩氧化物 211 開口 212 P塑材料/高能量植入物 146736.doc -12· 201121057 213 P型材料/較低能量植入物 214 n-epi 區 215 η -型基板區 216 Ρ-半導體區 216a Ρ-半導體區 216b Ρ-半導體區 217 Ρ-半導體區 217a Ρ-半導體區 217b Ρ-半導體區 218 溝渠 219 溝渠 220 閘極氧化物 221 閘極 222 源光遮罩 223 Ν+半導體區 224 Ν+半導體區 225 Ν+半導體區 226 Ν+半導體區 227 ILD區 228 ILD區 229 Ρ+半導體區 229b Ρ+區 230 Ρ+半導體區 230a Ρ+區 • 13· 146736.doc 201121057 230b P+區 231 P+半導體區 231a P+區 232 溝渠 233 溝渠 234 溝渠 235 P-延伸區 236 P-延伸區 237 P-延伸區 238 P-延伸區 239 金屬層 300 半導體裝置 301 二極體 302 二極體 303 二極體 304 二極體 3 0.5 溝渠MOS裝置 306 溝渠MOS裝置 307 溝渠MOS裝置 308 溝渠MOS裝置 309 溝渠MOS裝置 310 溝渠MOS裝置 311 溝渠MOS裝置 312 溝渠MOS裝置 J46736.doc 201121057 313 溝渠 314 溝渠 315 溝渠 316 溝渠 317 肖特基二 .極體 318 肖特基二 .極體 319 肖特基二 .極體 320 肖特基二 .極體 146736.doc -15

Claims (1)

  1. 201121057 七、申請專利範圍： 1. 一種半導體裝置，其包含： -第-半導體區，其具有一 導電率濃度； 冤率頬型及一第一 第一溝渠，其包括與該第一半 。 層以形成-金屬·半導體接面；及體區接觸之-金屬 一第二半導體區，其毗鄰於該 半導體接面，該第：半導體區具有導體區及該金屬_ 一第二導電率濃度， 導電率類型及 —半導體區 其中該第二半導體區與該第 面。 2.如請求項1之半導體裝置，其進勺八a 該第二溝渠内之一導電材料，。3-弟二溝渠及 之^該第二半導體區係介於該第—溝渠與該第二溝渠 3_如請求項2之半導體裝置 運一步包含介於該導電材 料與1 2 3亥第二半導體區之間的一電介質層 其：該導電材料與該電介質層在該溝渠内形成—閘 極’該閘極在受到偏壓時於該第三半導體層内形成—反 轉層^ 146736.doc 1 ’如:月求項2之半導體裝置’其中該第二溝渠之一深度大 於該第—溝渠之—深度，且其中該PN接面自與該第二溝 渠之一相交點向上彎曲至與該第一溝渠之一相交點。 2 5.如請求項3之半導體裝置，其進—步包含該第―半導體 3 [S] 201121057 類型之一第三半導體區， 其中該第三半導體區毗鄰於該第二半導體區及該第一 溝渠且其中#亥弟一半導體區、該第二半導體區、第三 半導體區、該電介質層及該導電材料形成一溝渠1^〇5裝 6. 如請求項1之半導體裝置，其進一步包含該第二半導體 類型之一第三半導體區’其毗鄰於該第二半導體區及該 第一溝渠， 其中δ玄弟二半導體區界定其中該金屬層與該第一半導 體區接觸之一寬度。 7. 如請求項1之半導體裝置，其進一步包含該第二半導體 類型及该第二半導體濃度之一第三半導體區， 其中該第三半導體區與該第一半導體區形成一 ΡΝ接 面，且 其中該溝渠係介於該第二半導體區與該第三半導體區 之間。 8. 一種方法，其包含： 在一第二導電率類型及一第二導電率濃度之〆第二半 導體區内形成一第一導電率類型及一第一導電率濃度之 一第一半導體區； 餘刻一第一溝渠穿過該第一半導體區；及 在該第一溝渠内添加_金屬層，以使得該金屬層接 該第二半導體區以形成一金屬-半導體接面； 其中該苐一半導體區與該第二半導體區形成ρ 146736.doc -2- 201121057 面，且 其中該第一溝渠具有一深度，以使得該金屬_ 面批鄰於該PN接面。 9·如請求項8之方法，其進一步包含： 触刻—第二溝渠；及 在该第二溝渠内添加一導電材料， 其中該第一半導體區係介於該第一溝渠區與該第二溝 渠區之間。 … 10. 如請求項9之方法，其進一步包含： 在該導電材料與該第一半導體區之間添加一電介質 層， 其中該導電材料與該電介質層在該溝渠内形成一閘 極，該閘極在受到偏壓時於該第一半導體區内形成一反 轉層。 11. 如請求項9之方法，其中該第二溝渠之一深度大於該第 一溝渠之該深度，且其中該形成該第一半導體區包括形 成一彎曲邊界，以使得該PN接面自與該第二溝渠之一相 父點向上彎曲至與該第一溝渠之一相交點。 12. 如請求項8之方法，其進一步包含： 形成該第二半導體類型之一第三半導體區， 其中該第三半導體區係在該第一半導體區上方且毗鄰 於該第一溝渠’且其中該第三半導體濃度大於該第一半 導體濃度。 13. 如凊求項12之方法，其進一步包含： 146736.doc 201121057 毗鄰於該第一半導體區及該第一溝渠形成該第一半導 體類型之一第四半導體區，以延伸該PN接面並減小該金 屬-半導體接面之寬度。 146736.doc -4 -
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