TW201030914A - Semiconductor die structures for wafer-level chipscale packaging of power devices, packages and systems for using the same, and methods of making the same - Google Patents

Semiconductor die structures for wafer-level chipscale packaging of power devices, packages and systems for using the same, and methods of making the same Download PDF

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TW201030914A
TW201030914A TW098136468A TW98136468A TW201030914A TW 201030914 A TW201030914 A TW 201030914A TW 098136468 A TW098136468 A TW 098136468A TW 98136468 A TW98136468 A TW 98136468A TW 201030914 A TW201030914 A TW 201030914A
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conductive
region
die
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TW098136468A
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Michael D Gruenhagen
Su-Ku Kim
James J Murphy
I-Hsiu Ho
Eddy Tjhia
Chung-Lin Wu
Mark Larsen
Rohit Dikshit
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Fairchild Semiconductor
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201030914 六、發明說明： 【發明所屬之技術領域】 發明領域 本發明大致上係關於用於功率裝置之晶圓級晶片尺寸 封裝之半導體晶粒結構，使用該半導體晶粒結構之封裝體 與系統，及製造該半導體晶粒結構之方法。 發明背景 目前，功率半導體元件係封裝在相當大且包括複雜布 置之引線框封裝體内，以操控元件中的大電流及散熱作 用。此等元件具有控制端子，及位在晶粒之一表面上的第 一導電端子，及位在晶粒之另一表面上的第二導電端子。 控制端子及第一導電端子係例如藉由倒裴晶片式接合以電 耗合引線框。引線框及封裝體係由電絕緣材料包裝。第二 導電端子可金屬化且自封裝體暴露出來以供電耦合至基 板，或在更複雜的布置中，可藉由晶粒晶片電耦合至引線 框。 C發明内容;3 發明概要 作為發明人之發明的一部分，發明人已認知到若功率 晶粒可封裝在晶圓級晶片規模封裝體中，其中第一及第二 導電端子皆呈現於晶粒之一表面上，則可實質降低功率半 導體元件之尺寸、複雜性及成本。然而，此一構形將造成 元件之無法接受的南導通狀態電阻(on-state resistance)。相 201030914 對於習知技術’本發明使功率半導體元件被封裝在有晶圓 級晶片規模封裝體内，具有低導通狀態電阻（〇nstate resistance) ° 因此，根據本發明之第一概括典型實施例係針對一半 導體晶粒，包含一第一表面及與該第一表面相對之第二表 面；一導電區域，其係設置在該半導體晶粒之該第一表面； 一溝渠，其係設置在該半導體晶粒之該第二表面，該溝渠 具有一與該第一表面相隔至少一第一距離的表面；一開 口，其係設置在該半導體晶粒中且自至少一部分之該溝渠 延伸至該導電區域’該開口具有-表面且暴露該導電區域 之一背側部分；以及一導電構件，其係設置在至少一部分 之該溝渠的表面、至少一部分之該開口的表面，以及該導 電區域的該背側部分上。該導電構件可包含一導電層、一 導電材料之本體，或其等之組合。功率半導體元件區域可 設置在該晶粒之第一表面與該溝渠之間，具有一毗鄰該第 一表面設置之第一導電電極及一 wtb鄰該溝渠設置之第二導 電電極，該第二導電電極係藉由該導電構件，在該晶粒的 第一表面電耦合至該導電區域。 利用此典型結構，一設置在該半導體晶粒中的一功率 半導體元件可使其導電端子皆設置在該半導體晶粒之該第 一表面，藉此使該功率半導體晶粒合併於一晶圓級晶片規 模封裝體中。此一封裝體使彳于該晶粒得以使用傳統表面安 裝技術面朝下地附接至一互連基板’該晶粒之互連墊利用 焊料球或其類似物直接連接（無任何中介件）至該互連基 201030914 板。不需要任何底部充填包埋材料。此外 導電構件提供自半導體元件區域之第二電'冓渠、開D及 表面的導電區域（亦即第二導電端子） 曰曰教之第〜 路徑，藉此使得元件具有低導 ^低電阻的電流 'State 形 導 元件 . 项狀態電陡f resistance)，同時具有可與晶圓級晶片規 (〇n-st; 式。 料體相容的 根據本發明之第二概括典型實施例係斜對， 體晶粒之方法。該方法包含在毗鄰—半導體_製造半 半導體晶粒之第一表面處形成一導電區域，=件區域之 區域自該半導體晶粒之第一表面延伸至該半二半,體元件 二表面，該第二表面與該第_表面相對。該半體_板之第 域具有相對於該第二表面，與該第—表面較靠=^件區 極；及設置在該第-電極與該第二表面之第—電 、 的第二電極。 該方法進一步包含在該半導體晶粒之該第二表面處， 少一溝渠，該溝渠朝向該導電區域及該半導體元件區=至 該第二電極延伸；且在該半導體晶粒巾形成至少之 該至少-開π自-部分之該至卜溝渠延伸㈣=區 域。該方法進-步包含設置一導電構件以覆蓋至少—部分 之該溝渠的表面、至少-部分之該開0的表面及該導^ 區域之背侧部分。後者的動作可包含在該至少—溝渠及該 至少一開口的表面形成一導電材料I，在言亥至少一溝渠、 至少-開口，及該導電區域，或其等之組合上，沉積二導 電材料之本體。該導電材料之本體可包含—充填金屬之聚 合物，該聚合物充填該至少—開口，且至少部分充填該至 201030914 少一溝渠。 本發明之上述典型實施例及其他實施例係參考圖式描 述於詳細說明中。在圖式中，類似的元件符號可參照類似 的元件且相同元件的說明可不重複。 圖式簡單說明 第1-3圖分別顯示根據本發明之第一發明的典型半導 體晶粒封裝體之截面圖、頂視平面圖及底視平面圖。 第4-8圖顯示在藉由根據本發明之第一發明的典型方 法製造期間的典型半導體晶粒之截面圖。 第9圖顯示根據本發明之典型系統的側視圖。 【貪施方式;j 本發明之詳細說明 本發明將參考附帶之顯示本發明典塑實施例的圖式， 更詳細地描述於下文中。“，本發明可以不同形式具體 化且不應解釋為$限於在本文巾所描述之實施例。當然， 等實施例係提供以使得此發明揭露徹底的且完全的且
位在”另一層或基板 。亦應瞭解到， 存在有中介層 其可直接位在該另一層或基板之上，或可能 當例如一層' 一區域，或一 201030914 基板之元件被指稱位在另一元件之“上，，，“連接至”、 “電連接至，，、“柄合至”或“電輕合，，至另一元件時， 其可直接位在另一元件上，連接至或耦合至另一元件，或 可能存在有一或多數中介層。相反地，當一元件被指稱係 直接位在”另一元件或層“之上”，或“直接連接至，， 或直接耦合至”另一元件或層，無中介元件或層存在。 在本文中使用之專門用語“及/或，，一詞包括一或多種聯 合表列物件之任一及所有組合。 在本文中所使用之專門用s吾僅為了例示說明本發明， 且不應解釋為限制本發明之意義或範圍。如同本案說明書 中所使用者，除非另外依據文意明確地指出特殊情況，否 則單數形式可包括複數形式。再者，使用於本案說明書中 的包含（comprise及/或comprising) ”的表達方式，既 未限定於該等所描述之形狀、數字、步驟、作用、操作、 構件、元件及/或組群，亦未排除存在或添加有一或多種 其他不同的形狀、數字、步驟、作用、操作、構件、元件 及/或組群，或該等之添加。空間相對之專門用語，例如 “位在…之上（over、ab〇ve)”、“上部的（upper)，，、“位 在…之下（under、beneath、below)” 、“ 下部的（i〇wer)，，及 類似元件，為了說明容易起見，可使用於本案說明書中以 描述一元件或一特徵結構與另一元件或特徵結構的關係， 如同圖式中所例示說明者。將瞭解到，空間相對專門用語 係意欲涵括除了圖式中所描述的位向以外，元件（例如封 裝體）在使用或操作中之不同位向。舉例而言，若圖式中 201030914 的元件翻轉’描述為“位在”其他元件或特徵結構“之下 (be1〇w或beneath或under)”則將“位在，，該其他元件或特 徵結構“之上(over或above)”。因此，典型的專門用語“位 在…之上（above)’’可涵括上及下二位向。 如同本文中所使用者，例如“第_，，、“第二，，等之 專門用語係用於描述不同的構件、組件、區域、層及/ 或部分。然而，顯見地，此等構件、組件、區域、層及 /或部分並非由此等專門用語所限定。此等專門用語僅用 於區別一構件、組件、區域、層或部分與另一構件、組件、 區域、層或部分。因此，將描述之第一構件、組件、區域、 層或部分，在未偏離本發明之範圍之下，亦可言及第二構 件、組件、區域、層或部分。 第1圖顯示根據本發明之第一發明之晶圓級晶片規模 封裝體形式的半導體晶粒封裝體之典型實施例100的截面 圖。半導體晶粒封裝體1〇〇包含一具有第一表面U1及與 第一表面1U相對之第二表面112的半導體晶粒11〇(例如 半導體基板），以及一設置在該晶粒之第一表面m且朝向 晶粒之第二表面112延伸的半導體元件區域120。半導體元 件區域120具有設置在該晶粒之第一表面111的第一表面 121、設置在該晶粒110内的第二表面122，及二或更多之 tx置在該元作區域之表面上的電極。電極可包令—部分之 半導體110 (例如摻雜區域）、一直接設置在半導體晶粒之 表面上或藉由介電層與該表面相隔之導電層或其他在半 導體技術領域中已知的傳統電極結構。半導體元件區域120 201030914 ==可形式之整流器(二電極)、任何形式之電晶體 或其等之^其等之組合’或任何形式之功率半導體元件’ 為了例示朗的㈣，且喪失上純，在本文中所例 的半導體元件區域12G包含垂直则fet電晶體， 置在7L件區域12〇之第—表面121的閘極124及源 極⑵，以及在元件區域12〇之第二表面122的汲極⑶。
W 24係α置在圖式截面的平面之後且概要地藉由虛線 = '源極及祕125_126的部分包含於截面中且概要地 分別藉由實線表示。閘極124可包含藉由介電層與半導體 晶粒no之表面相隔的導電層，且電極125及126可包含 半導體晶粒11Q之摻雜區域。間極為控制或調變電極之一 例子。源極及祕為導電電極的料。—般㈣，半導體 元件區域12G包含晶粒之半導體材料且可進—步包含推雜 區域、電極、介電層、在第-表面121之淺溝渠（深度小 於2微米）’及/或其他元件特徵，以提供所欲的元件。 半導體晶粒封褒體100進_步包含設置在半導體晶粒 110之第二表面112的溝渠130。溝渠13〇具有深度D1， 有毗連汲極126且與晶粒110之第—表面m相隔至少一 距離D2的表面131。半導體晶粒封裝體1〇〇進一步包含一 開口 135,其係設置於半導體晶粒11〇中且自一部分之溝渠 130延伸至設置在該半導體晶粒之第一表面的導電區域 150。開口 135具有深度D2’有毗連表面131之表面136, 且暴露導電區域150之背側部分。導電區域15〇可包含一 9 201030914 金’且可包含一金屬化合物，例如石夕化鈦（TiSi2)或另 金屬石夕化物。-電構件係設置在至少一部分之該溝渠的 表面⑶、至少-部分之該開口的表面136,及至少一部分 之該導電區域150的背側上。在—實施態樣卜導電構件 包含-設置在至少-部分之該表面131及136以及導電區 域15〇上的導電層14〇。層14〇可包含一或以上的金屬設 置在-起及/或在次層中。可使用銅。其可具有〇 5微米 至5微米之範圍内或更大的厚度。層14G電麵合元件120 之汲極126與導電區域15〇，其係沿著問極124及源極125 ❿ 位在晶粒之第一表面u卜此使得元件區域12〇之所有三電 極位在第一表面111處，其使得晶粒11〇可容易地置放於 晶圓級晶片規模封裝體中。 本發明可應用於具有相對低崩潰電壓的低功率元件。 此等元件一般使用淺電極溝渠（例如〇·75微米深度），且 — 元件區域120可製成如同約1微米一般薄（在溝渠下具有 - 至少0.25微米之緩衝空間），且深度D1可如同晶粒之厚度 減去1微米一般深。換言之，溝渠深度D1可恰好到達位在 ® 元件區域120之主動元件結構下方處。本發明亦可應用於 具有愚及超尚崩潰電壓之ifj功率元件。此等元件一般使用 數微米至25微米（〜1密米）範圍内的深溝渠。此等元件 在溝渠下應具有顯著較大量之緩衝空間，以提供對抗熱應 力之機械強度，且該等元件之元件區域120顯著較厚（例 如大於2密耳）。因此，一典型半導體晶粒11〇的厚度可為 4密耳至16密耳（〜100至〜406微米），半導體元件區域 10 201030914 120的厚度（D2) 〇·〇4密耳至14密耳（〜i微米至〜35〇 微米）’且溝渠130的深度D1可為3密耳至15.96密耳（〜 75至〜405微米）。溝渠13〇的長度可為〇 5毫米至數毫米 (例如5至10毫米），且溝渠的寬度可為〇 1毫米至3毫米 (如在第二表面112所測得者）。開口 135的直徑可為1〇〇 微米至1毫米（如在溝渠13〇之底表面所測得者）。 作為一有利的效果，導電層140、溝渠13〇，及開口 • I35提供在汲極126與導電區域之間非常低電阻的電流 路徑。為了進一步降低電阻，導電構件可進一步包含設置 在層140上且在開口 135之餘留空間及至少一部分之溝渠 130的餘留空間内的彈性及導電材料的本體145。導電材料 本體145可包含充填金屬之聚合物，例如充填銀之環氧樹 舳（例如銀糊料”）。較佳地，導電材料本體145比半導 體晶粒110之材料更有彈性，且比導電層140之材料更有 彈性，藉此使元件之熱循環期間可能施與溝渠13〇之應力 φ 及應變減至最低。導電材料本體145可比每一下述材料更 有彈性.銅、鋁及金。利用本發明之此等特徵，導通狀態 電阻(on-state resistance)一般可比具有傳統厚度（D1+D2 ) 之半導體晶粒的元件降低30%至45%。利用本體145，導 電層140的厚度可為2微米或更小，藉此降低晶粒11〇上 的應力，同時維持低導通狀態電阻。 為了提供晶圓級晶片規模封裝體形式的半導體晶粒封 裝體100 ’可添加封裝層160及互連凸塊174-176。封裝層 160包含電絕緣介電層162及包埋在該等介電層162之間的 201030914 多數導電再分配線跡164-166。線跡164係電耦合至閘極 124及閘極互連凸塊Π4;線跡165係電耦合至源極125及 源極互連凸塊175;且線跡166係電耦合炱汲極126及汲極 互連凸塊176。線跡164_166執行安排由元件電極至互連凸 塊位置之連接路線的工作，此係由封裝考量來決定，藉此 “再分配”電極連接點以達封裝體的要求。層162提供用 於封裝體表面的電絕緣層且具耐熱性，直該層可承受安裝 晶圓級晶片規模封裝體至互連基板時遭遇的力及溫度。 第2圖顯示半導體晶粒封裝體100之頂視平面圖。其 中有三源極凸塊175'二汲極凸塊176,及一閘極凸塊174。 再分配線跡164及165以虛線表示且其等位在頂部介電層 162之下。第3圖顯示半導體晶粒封裝體10〇在將導電層 140設置在晶粒11〇之第二表面112之前的底視平面圖。顯 示有二溝渠130及二對應開口 135。半導體元件區域12〇 係位在汲極120之下，三高臺部133被插置於二溝渠13〇 之間。高臺部133提供半導體晶粒n〇結構安定性，且使 因元件產生的熱而彎翹的量降至最低。高臺部133的長度 等於或大於溝渠13〇的長度，且具有〇 5 mm至4 mm的典 型寬度。在比較上’薄半導體晶粒無溝渠13〇及高臺部 133 ’但具有等於D2的厚度及厚背側金屬層（以達到與本 發明相同的低電阻），將因元件產生的熱而顯著地彎翹。這 是歸因於金屬與半導體材料之間熱膨脹係數的不相配，及 此一半導體晶粒的厚度。此外，元件1〇〇令彈性導電材料 145的使用使得導電層14()能做成相當薄，藉此使層14〇 12 201030914 能做成更薄以進一步降低因材料之熱膨脹係數的不相配所 造成的壓力及翹曲。雖然彈性導電材料145的熱膨脹係數 (CTE)可不同於層140及半導體晶粒110的熱膨脹係數其 之低體積彈性降低其可對晶粒110施與的壓力量。 、
在封裝體100之另一實施態樣中，導電構件可包含彈 性導電材料之本體145 ’但不包含導電層140。在此實施熊 樣中’本體145係直接設置在開口 135的表面、導電區域 150之背面，及至少一部分之該溝渠130的表面上且充填 開口 135及至少一部分之該溝渠130的空間。雖然此實施 態樣未提供如使用層140及本體145二者之實施態樣般低 的導通狀態電阻(on-state resistance)，其可以藉由更簡單的 加工方法製造，且可適合於許多元件的應用。 製造典型半導體晶粒封裝體100之一典型方法係參考 第4-8圖來例示說明。參考第4圖，在半導體晶圓上製造 多數的元件區域120,其中之一係顯示於圖式中。晶圓提供 元件之半導體晶粒110。可製造元件區域12〇以提供任何上 述形成的功率元件，包括整流器、電晶體、其他功率元件， 及/或其等之組合。除了具有底部電極126及一或多個頂 部電極（124及/或125)以外，元件區域120之特定構形 對實施本專利申請案所請發明而言並不重要。此製造進一 步包含在晶粒110之表面111形成導電區域150’毗鄰元件 區域120。導電區域150可包含金屬層、金屬矽化物層、另 一型式之金屬化合物層，或表面111處的晶粒110之摻雜 部分。金屬石夕化物，可使用例如石夕化鈦。如下文中更詳細 201030914 描述者，背娜财法係肋界定開σ 135。區域i5〇盘半 導體材料的化學組成之間的差異可用於提供固有的侧擋 止層’其致使當侧劑遭遇到區域15〇時姓刻製程在垂 直方向上終止蝕刻。 藉由傳統層沉積及㈣動作’封裝層16〇可在現階段 或猶後階段中形成。舉_言，第—介電層162可形成在 表面⑴上且接著利用開口圖案化’該開口提供連接點給 區域15〇及電極m_125。接下來，導電層可形成在第一介 電層162上且圖案化以提供下層部分的線跡164摘。接下 ❹ 來’第二介電層162可形成在下層線跡部分及第-介電層 162上’且圖案化以供在待形成凸塊Μ]%的位置處形成 連接開口金屬剝除製程可使用於此，可使用與用於界定 連接開口相同的光罩。頂部及其他部分的線跡 164-166 可 Ο 3銅在此時’或在後續時間點中’可處理頂部的線跡 164 166以开>成傳統的凸塊底部金屬塗裝其可稍後促進藉 — 由洛球法在線跡上的凸塊174_176之形成。傳統凸塊底部 金屬塗裝包括鈇-銀·銀(Ti-Ni-Ag)、欽-銀-銅(Ti-Ni-Cu)、鈦 馨 _濺鍍銅·電鍍銅（Ti-Cu-Cu)、鋁-銀-銀(Al-Ni-Ag)，及其他。 目前’對耐用塗裝而言，較佳為無電電鍍鎳浸鍍金製程 (ENIG)。 參考第5圖，典型方法進一步包含溝渠130。此動作 可包含遮罩晶粒之頂表面、在晶粒110之第二表面112上 设置光阻層30，圖案曝光該光阻於光化輻射以界定待形成 屢渠130的位置，使經曝光的光阻層13〇顯影，及接著利 14 201030914 祕刻劑關半導體晶粒no的曝光部分。晶粒之頂表面 可藉由未曝光之正型光阻的覆蓋層或暫時之旋塗濕式姓刻
保護層來鮮，例如取自& Bfewei· Seienee # PioTEH 層。市面上可取得的晶圓背側對準機及對準方法可使用於 使光阻層3〇中用於溝渠130的圖案與元件區域12〇對準。 銷售此類對準機的典型製造商為suss 及 EVGroup。f側對準方法一般在晶圓之頂表面（與第一表 =111相上使用特殊的對準標記其係由設備製造商 提供可使用各向同性#刻劑，例如傳統之氫氟酸'确酸 及乙酸的組口（HNA) °姓刻劑可提供每分鐘4〇至5〇微米 的钱刻速率。光阻層可接著利用半導體加卫技術領域中已 知的光阻溶縣除。亦可能使用各向異錢刻劑，例如任 何傳統的乾式各向異性錢_製程，進行部分蚀刻以形 成溝渠。可使祕何切之各㈣性關及各肖異性蚀刻 的組合以達到廣範圍之溝渠深度相對於溝渠寬度的縱橫尺 寸比及側壁斜率。元件之溝_特定賴尺寸比之選擇盘 姓刻劑之組合對於實施本發明並不重要，且熟習此項技術 領域者可在未過多重覆實驗之下為特定元件設計選擇此等 特徵。 參考第6圖，典型方法進—步包含形成開口 135。此 動作可包含遮罩晶粒110之第—表面lu，在晶粒n〇之第 二表面U2上設置-厚光阻層35，圖案曝光該光阻於光化 輻射以界定待形成開口 I35的位置37，使經曝光之光阻層 35顯影，及接著利祕刻劑钱刻半導體晶粒ιι〇的曝光部 15 201030914 刀。同刖述’如晶粒u〇之第一表面ill可藉由未曝光之 正型光阻的覆蓋層或暫時之旋塗濕式侧保護層來遮罩， 例如取自於Brewer Science的pr〇TEK塗層。市面上可取得 的曰曰圓月側對準機及對準方法（如上述）可使用於使光阻 圖案與晶圓頂表面處之導電區域15〇的位置對準。厚光阻 層35充填溝渠13〇 ’且較佳地與晶圓之底表面（與第二表 面112相同）共平面。光阻層35可包含任何此技術領域已 知的傳統厚層光阻系統’且可藉由任何傳統深通孔曝光方 法。此光阻系統可包含普遍使用於MEMS製造技術的單一 層’或個別旋塗及軟烘烤的數光阻次層。SUSS MicroTec 及EVGroup提供用於分配及圖案化厚光阻層的設備及方 法，且其等之產品可使用於實施本發明。典型之厚光阻材 料為取自於 AZ Electronic Materials 的 AZ-4999 及 AZ_125nXT。 各向同性蝕刻劑或各向異性蝕刻劑可使用於蝕刻開口 135，較佳為選擇性地飯刻該半導體材料比該導電區域 之材料快者，以致能提供蝕刻擋止層。在半導體晶粒11〇 包含石夕且導電區域150包含碎化鈦的例子中，姓刻劑可包 含四甲基氫氧化銨(ΤΜΑΗ)。如此技術領域中已知者，依濃 度及姓刻溫度而定’ ΤΜΑΗ可為各向同性、各向異性，或 此等特性的摻合。ΤΜΑΗ蝕刻劑可以此技術領域中已知的 濃度（在水中）及溫度來提供，其主要以各向異性蝕刻行 為（例如〜75%)但具有部分各向同性蚀刻行為（例如〜 25%)’以每分鐘1.5至5微米的速率银刻。部分各向同性 16 201030914 行為使開口及溝渠的測壁圓化，且有助於設置導電層140 及導電本體145之後續步驟。開口 135之6〇度士2〇度的側 壁斜率（自水平測量）係適合設置層14〇及/或本體145， 且可利用上文中特別提到的各向異性及各向同性蝕刻行為 之75%/25%之混合來達成。亦可能使用傳統各向異性乾 式電漿蝕刻方法來進行部分蝕刻以形成開口。可使用任何 次序之各向同性蝕刻及各向異性蝕刻的組合以達到廣範圍 之開口深度相對於開口寬度的縱橫尺寸比及側壁斜率。於 蝕刻之後，光阻層可接著利用光阻溶劑去除。 參考第7圖，導電材料之層14〇，例如一或多金屬次 層，可形成在溝渠130之表面、開口 135,及晶圓底表面（與 第二表面112相同）的餘留部分上。可使用任何傳統的形 成方法，例如濺鑛、蒸發隨即電鑛等等。為了提供對導電 層140之較佳黏合作用，溝渠130之表面、開口 ι35及曰 曰曰 圓之底表面可在形成導電層140之前，藉由使此等表面暴 露至蝕刻劑來粗化。對矽晶圓而言’可使用在TMAH中的 短暫蝕刻（時間上比蝕刻溝渠130或開口 135所需時間更 短）。導電層140之最外次層可包含鋼，且此銅次層可利用 上述之用於耐用性塗裝之凸塊底部金屬製程或無電電鑛錄 浸鑛金製程(ENIG)來加工。（層14〇及線跡164_166的暴露 部分亦可同時加工）。 作為封裝體100之另一實施態樣的另一動作，導電材 料之本體145可設置在溝渠13〇及開口 135之餘留部分的 層140上，如第8圖所例示說明者。本體145可包含銀糊 17 201030914 料，且可藉由旋塗及接著固化來設置。作為—任擇的動作， 可進行平坦化⑽製程以去除形成在元件之第二表面⑴ 上的銀糊料部分。可使用DISCO Corporation製造之 DFS8910表面平整機。此設備使用鑽石旋鑽頭以提供高精 密度的平坦化。平坦化暴露層14〇之部分，其可藉由雷射 標記來標記封裝體資訊。亦可確保封裝體的背面可安定地 安裝至引線框、互連基板或類似元件上。若有需要，於平 坦化製程之後且在標記之前’可重覆上述的凸塊底部金屬
製程或ENIG製程。 G 回到參考第1圖，互連凸塊174_176可藉由任何傳統 凸塊沉積製程設置在線跡164_166之頂部。在凸塊沉積之 前，若線跡164-160之頂部未預先經過如上述之凸塊底部 金屬製程或無電電鍍鎳浸鍍金製程(ENIG)處理的話，線跡 164-166之頂部可經由該等製程處理。對此，線跡164_166 較佳包含銅。接著可藉由切割或類似技術分離完整的晶粒 - 封裝體。 翁 根據本發明之另一方法實施例包含上述的方法，但不 包含設置導電層140,而是直接在半導體背面上、在溝渠 130及開口 135中，及在導電區域15〇上，直接設置本體 145。可能產生稍微較高的導通狀態電阻（〇n_state resistance) ’但製造人工及成本降低。本體145可如上述般 被平坦化。在設置本體145之前，溝渠130之表面、開口 135及晶圓之底表面可藉由將此等表面暴露至—蝕刻劑來 粗化’以提供對導電本體145之較佳黏合作用。對矽晶圓 18 201030914 W職Η中的短暫_ (時間上比餘刻溝渠 或開口 135所需時間更短）。 應瞭解到’在本文巾揭露及請求權利之任__方法的— 二:例如凸塊底部金屬或臟G方法)的實行並非以另 (例如據’動作可以相對彼此之任何時間順序 時序）來的同時
:::錯實行可例如發生於二或多個動作之部分係：: 述成:m目此’可瞭解到雖穌發明之方法請求項描 =的動作’但除非申請專利範圍語言中另外指明(例 動作是在另—動作之前或之後），該等方法請 巾料利_語言巾·示之動作的次序， =疋涵蓋所有上述的可能次序，包括動作之同時及交錯 實 m其他在上文中未描述的可能次序。 多數===:_，一 fe3l〇 _ 連基板310,以及設置在頂表面互連 電粞〜體跡封裝體⑽之導電本體174·176係 =至個別的塾315。系統3°。亦包含藉由個別的黏合劑 本體305電耦合至互連基板31〇之個別墊 则。封裝體304可包含被動電子組件 ^封裝體 褒體，相同之結構或不同之結構的封裝趙二 或多個設置在互連基板31G内或上的電線跡311電^入至 =:。散熱器290可藉由一導熱黏合剩層295附:至 在上文中描述之半導體晶粒封裝懸可使用於電總成， 19 201030914 包括被安裝上該等封裝趙的電路板。其等亦可使用於例如 電源控制器、電源供應器、電腦等等的系統中。 除非明確地指明相反的意思，任何「一（a、an)」及 「該（the)」的描述企圖意指一或以上。 在本文中已應用的專門術語或表達係以描述但非限制 的角度使用’且此等專門術語或表達的使用非意欲描述所 顯示及私述之特徵的等效物，應認知到在本發明所請求權 利的範圍内可能有各種不同的改良。 再者，在未偏離本發明之範缚之下，本發明之一或多 鲁 個實施例的一或多個特徵可與本發明之其他實施例的—或 多個特徵組合。 雖然已就例示說明的實施例來特別描述本發明，但將 瞭解到’各種不同的改變、改良、改作及等效布置可基於 本發明的揭露來進行’且意欲落於本發明及後附申請專利 — 範圍的範疇内。 _ 【圖式《簡孕_說^明】 第1-3圖分別顯示根據本發明之第一發明的典型半導 體晶粒封裝體之截面圖、頂視平面圖及底視平面圖； 第4-8圖顯示在藉由根據本發明之第一發明的典型方 法製造期間的典型半導體晶粒之截面圖；以及 第9圖顯示根據本發明之典型系統的側視圖。 【主要元件符號說明】 30.··光阻層 37…位置 35...光阻層 100...半導體晶粒封裝體 20 201030914 110…半導體晶粒 111…第一表面 112…第二表面 120…半導體元件區域 121…第一表面 122.. .第二表面 124.. .閘極、頂部電極 125.. .源極、頂部電極 126…汲極、底部電極 130.. .溝渠 131.. .表面 133.. .高臺部 135…開口 136…表面 140.. .導電層 145.. .導電材料本體、彈性導 電材料、彈性導電材料 之本體 150.. .導電區域 160.. .封裝層 162.. .電絕緣介電層、第一介 164.. .線跡 165.. .線跡 166.. .線跡 174.. .閘極互連凸塊、閘極凸 塊、導電本體 175.. .源極互連凸塊、源極凸 塊、導電本體 176.. .汲極互連凸塊、汲極凸 塊、導電本體 290.. .散熱器 295.. .導熱黏合劑層 300…系統 304…電封裝體 305.. .黏合劑本體 310.. .互連基板、頂表面互連 板 311.. .電線跡 315.. .電互連墊 D1...深度 D2...深度，距離

Claims (1)

  1. 201030914 七、申請專利範圍： 1· 一種半導體晶粒，包含： 第表面及一與該第一表面相對之第二表面； 一導電區域，其係設置在該半導體晶粒之該第— 表面； 一溝渠，其係設置在該半導體晶粒之該第二表 面該溝渠具有-與該第一表面相隔至少一第一距離的 表面； 一開口，其係設置在該半導體晶粒中且自至少— 部分之該溝渠延伸至該導t區域，該開σ具有—表面且 暴露該導電區域之一背側部分；以及 -導電構件，其係設置在至少—部分之該溝渠的 表面-部分之該開口的表面，以及該導電區域的 該背側部分上。
    2. 3. 4. 如申請專鄕圍第丨項之半導體晶粒，其中該導電區域 包含一金屬元件。 如申請專利範圍第丨項之半導體晶粒，其中該導電區域 包含一金屬矽化物。
    如申請專利範㈣1項之半導體晶粒， 包含： 其中該導電構件 π，兵俅s又置在至少一部分之該溝彳 至少部分之該開口的表面，以及該導電區j 背側部分上；以及 电^ 一導電材料之本體 其係設置在該溝渠及該開口 22 201030914 中之該導電層上且電耦合至該導電層。 5. 如申請專利範圍第4項之半導體晶粒，其中該導電材料 之本體的彈性比該半導體晶粒之材料更高。 6. 如申請專利範圍第4項之半導體晶粒，其中該導電材料 之本體的彈性比該導電層之材料更高。 7. 如申請專利範圍第4項之半導體晶粒，其中該導電材料 之本體包含一充填銀的聚合物。
    8. 如申請專利範圍第4項之半導體晶粒，其中該導電層的 厚度為5微米或更小。 9. 如申請專利範圍第1項之半導體晶粒，其中該導電構件 包含一導電材料之本體，其係設置在至少一部分之該溝 渠的表面、至少一部分之該開口的表面，及該導電區域 的該背側部分上。 10. 如申請專利範圍第9項之半導體晶粒，其中該導電材料 之本體的彈性比該半導體晶粒之材料更高。 11. 如申請專利範圍第9項之半導體晶粒，其中該導電材料 之本體包含一充填銀之聚合物。 12. 如申請專利範圍第1項之半導體晶粒，進一步包含一半 導體元件區域，其係設置在該晶粒之第一表面與該溝渠 之間。 13. 如申請專利範圍第1項之半導體晶粒，其中該晶粒的厚 度是在約4密耳至約16密耳之範圍内，且其中該溝渠 的深度是在約3密耳至約15.96密耳之範圍内。 14. 一種半導體晶粒封裝體，包含一如申請專利範圍第1 201030914 項之半導體晶粒，及一設置在該半導體晶粒之該第一表 面的封裝層，該封裝層包含至少一介電層及多數導電線 跡。 15. —種系統，包含一互連基板及附接至該互連基板之如申 請專利範圍第14項的半導體晶粒封裝體。 16. —種製造半導體晶粒之方法，包含： 在毗鄰一半導體元件區域之一半導體晶粒之第一 表面處形成一導電區域，該半導體元件區域自該半導體 晶粒之第一表面延伸至該半導體晶粒之第二表面，該第 二表面與該第一表面相對，該半導體元件區域具有一相 對於該第二表面，與該第一表面較靠近之第一電極；及 一設置在該第一電極與該第二表面之間的第二電極； 在該半導體晶粒之該第二表面處形成至少一溝 渠，該溝渠朝向該導電區域及該半導體元件區域之該第 二電極延伸； 在該半導體晶粒中形成至少一開口，該至少一開 口自一部分之該至少一溝渠延伸至該導電區域；以及 設置一導電構件以覆蓋至少一部分之該溝渠的表 面、至少一部分之該開口的表面，及該導電區域之背側 部分。 17. 如申請專利範圍第16項之方法，其中設置該導電構件 包含在該至少一溝渠、該至少一開口及該導電區域的表 面上形成一導電材料層。 18. 如申請專利範圍第17項之方法，其中形成該導電材料 24 201030914 層包含使該至少一溝渠及該至少一開口暴露於一餘刻 劑，且沉積導電材料在該至少一溝渠及該至少一開口的 經蚀刻表面上。 19. 如申請專利範圍第17項之方法，進一步包含在該至少 一溝渠及該至少一開口之區域中的該導電層上設置一 導電材料之本體。 20. 如申請專利範圍第16項之方法，其中設置該導電構件 包含設置一導電材料之本體在該至少一溝渠、該至少一 開口及該導電區域上。 21. 如申請專利範圍第16項之方法，其中形成該導電區域 包含形成一金屬石夕化物層。 22. 如申請專利範圍第16項之方法，其中形成該至少一溝 渠包含使該晶粒之第二表面透過一圖案化光罩暴露於 一各向同性姓刻劑。 23. 如申請專利範圍第16項之方法，其中形成該至少一開 口包含使該晶粒之第二表面透過一圖案化光罩暴露於 一蝕刻劑，該蝕刻劑具有至少某種各向異性行為。 24. 如申請專利範圍第16項之方法，進一步包含在該半導 體晶粒之該第一表面上形成一封裝層，該封裝層包含至 少一介電層及多數導電線跡。 25.如申請專利範圍第16項之方法，進一步包含製造該元 件區域。
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