TW201009939A - Methods of forming buffer layer architecture on silicon and structures formed thereby - Google Patents

Methods of forming buffer layer architecture on silicon and structures formed thereby Download PDF

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Loren A Chow
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Joel M Fastenau
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Description

201009939 六、發明說明： 【發明所屬之技術領域】 本發明係關於在砂上形成緩衝層架構的方法與所形成 之結構。 【先前技術】 各種電子及光電裝置可以藉由在元素砂（Si)基板上 • 開發薄膜鬆弛晶格常數πι-ν半導體加以完成。能完成 III-V材料的效能優點的表面層可以主管各種高效電子裝 置’例如互補金屬氧化物半導體（CMOS)及量子井（QW )電晶體’這些係由極高遷移率材料，例如但並不限於鍊 化銦（InSb )、砷化銦鎵（inGaAs )及砷化銦（inAs )。 【發明內容與實施方式】 雖然說明推論出指出及明確主張視爲本發明之權利範 ^ 圍’但本發明的優點可以由以下本發明說明配合附圖加以 迅速了解。 在以下詳細說明中’參考附圖，其顯示本發明可以實 施的特定實施例。這些實施例被詳細描述，以使得熟習於 本技藝者實施本發明。可以了解的是，本發明的各種實施 例雖然不同但並不必然互相排斥。例如，於此所述之特定 特性、結構或特徵，配合上一實施例可能可以實施於其他 實施例內’而不脫離本發明的精神與範圍。另外，可以了 解的是’在各個揭示實施例內的各元件的位置或配置可以 -5- 201009939 在不脫離本發明的精神與範圍加以修改。因此，以下詳細 說明並不作爲限制用，本發明之範圍係只爲隨附之申請專 利範圍加以界定與適當解釋，以配合申請專利範圍的完整 範圍。在圖式中，相同元件符號係表示所有圖中之相同或 類似功能。 以下描述用以形成微電子結構的方法與相關結構。這 些方法可以包含在基板上形成GaSb成核層；在該GaSb 成核層上，形成Ga(Al)AsSb分層緩衝層；在分層緩衝層 上，形成一晶格匹配InAlAs底阻障層；及在底阻障層上 ，形成分層InxASl-xAs緩衝層。一 inGaAs裝置層然後可 以成長在分層InxAh.xAs緩衝層上，其可以作爲一阻障層 ’及裝置隔離層，用於變質電子遷移率電晶體（HEMT ) 應用。本發明之方法完成III-V材料於基板上具有匹配晶 格、熱及極性特性的成長。 結晶缺陷可以爲在III-V半導體磊晶層與矽半導體基 板間之晶格錯置（mismatch )、極性-在-非極性錯置及熱 錯置所產生。此錯置可能造成較差電特性，例如低載子遷 移率及高洩漏。當在磊晶層與基板間之晶格錯置超出幾百 分比時，爲錯置所引入的應變可能變成太大，及當此磊晶 膜放鬆晶格錯置應變時，缺陷可能產生在磊晶層中。 例如線差排、孿生晶體的很多缺陷傾向於傳遞入其中 可能置配有半導體裝置的“裝置層”。這些缺陷可能造成將 高品質InGaAs材料整合至矽基板上的嚴重問題。在矽上 塗覆有GaAs的矽上所形成有高品質InGaAs薄膜的先前技 201009939 藝結構已經被顯示包含大量缺陷及差排，其可能有約 lelOcm'2。本發明之實施例完成在矽上的低缺陷、裝置級 InGaAs層與inGaAs爲主之QW結構的製造，同時保持優 良結構與電特性。 圖la至lg顯示形成微電子結構，例如砷化銦鎵（ InGaAs )爲主之半導體裝置的方法實施例。在一些實施例 中’一緩衝層架構可以被形成，用以在矽基板上積集高電 0 子遷移率之η-通道InGaAs裝置結構，以用於低功率及高 速III-V化合物半導體爲主之互補金屬在矽上（CMOS)裝 置應用。在一些實施例中，緩衝層架構可以橋接在主動 InGaAs通道層與矽基板間之材料錯置事件。 圖la顯示基板100，例如矽基板的一部份之剖面圖。 在一實施例中，結構100可以包含一基板100，其可以包 含高電阻率，例如但並不限於例如約1歐姆-公分至約5 萬歐姆·公分，並可以爲η或P·型矽基板。在各種實施例 • 中，基板100可以爲高電阻率η或Ρ-型（100)離向（ off-oriented)矽基板100，但本發明範圍並不限於此方面 。在一實施例中，基板1〇〇可以具有藉由自晶塊切斷移除 (off-cut)該基板100所準備之鄰接（vicinal)面。 基板100可以被以約2至約8度角度朝向（110)方 向切斷移除，以在一實施例中，產生具有階台的表面。在 其他實施例中，可以使用其他切斷移除取向或沒有切斷移 除的基板1〇〇。此高電阻率基板1〇〇可以提供裝置隔離。 再者，基板100的切斷移除可以在基板100成長後續層， 201009939 例如可以隨後在基板100上成長III-V層時，免除在反相 (anti-phase)邊界中之反相域。 成核層102可以形成在基板1〇〇上（圖lb)。成核層 1 02可以具有很薄、低熔點材料，例如在一實施例中之 GaSb。在一實施例中，成核層1 02可以包含低帶隙GaSb 成核層102。在一實施例中，GaSb成核層102可以包含於 約50埃至約300埃的厚度。GaSb成核層102可以免除反 相域並可以促成虛擬極性基板100的建立。GaSb成核層 φ 102的相當低熔點可以促成缺陷的湮沒（annihilation) /滑 動（gliding)。較佳地，藉由使用低溫GaSb成核層102 ，停止缺陷的傳遞。 成核層102可以經由金屬有機化學氣相沈積（MOCVD )或分子束磊晶（MBE )製程、或另一此製程加以形成。 在一實施例中，成核層102可以使用以塡充與GaSb材料 的原子雙層成階台關係的最低矽基板1〇〇，以建立無反相 域虛擬極性基板。在部份實施例中’成核層102的形成可 參 以執行於約400°C與約500°C間之溫度。 成核層102可以提供用以滑動差排並可以控制於矽基 板100與緩衝層104間之約4%至約8 %的晶格錯置以隨後 形成在成核層102上（圖lc)。在一實施例中，緩衝層 104可以包含大帶隙Ga(Al)AsSb緩衝層104。在一實施例 中，Ga(Al)AsSb緩衝層104可以包含於約0.3微米至約5 微米間之厚度。在一實施例中，緩衝層1 04可以成長爲晶 格匹配至包含約5.869埃的晶格參數的InG.52Al〇.48As材料 -8 - 201009939 ，其隨後可以形成在緩衝層104上。 由於緩衝層104的大帶隙’緩衝層1〇4也可以作動爲 在基板100上之裝置隔離層，在部份實施例中，緩衝層 104可以包含分層緩衝層104。例如’ 50/50AlGa混合物可 以與GaSb成核層102混在一起，並可以成長/分層以晶格 匹配至隨後形成之In A1 As層》在一實施例中’ A1 As可以 包含由約5.661埃的晶格常數及GaAs可以包含約5.6532 • 埃的晶格常數。緩衝層1〇4可以例如由MOCVD、MBE、 化學氣相沈積法（CVD )、及任意適當技術形成。緩衝層 104的一優點爲因爲在薄GaSb成核層102與隨後形成在 緩衝層104上之薄InAl As底阻障層間只需要單一步階的 Ga(Al)AsSb緩衝層104，所以一相當薄層即足夠》 底阻障層106可以形成在緩衝層104上（圖Id)。在 一實施例中，底阻障層 106可以包含晶格匹配的 In0.52AlQ.48AS底阻障層，以用於InGaAs爲基的量子井結 ® 構。在一實施例中，底阻障層106可以包含約導帶Ec的 60 %差距（offset)。底阻障層1〇6可以由較予以形成於其 上的量子井層爲高的能隙材料所形成。在一實施例中，底 阻障層1 06可以爲足夠厚度，以提供對在電晶體堆疊中之 充電載子的位能阻障。在一實施例中，底阻障層106可以 有於約100埃至250埃間之厚度。在其他實施例中，底阻 障層106可以於約0.5至約ί ο微米。 一分層InxAl^As層108可以形成在底阻障層1〇6 ( 圖le)及/或在緩衝層1〇4上。在一實施例中，在分層 -9 - 201009939
IrixAlh As層108中，銦的濃度可以包含約52至約70%的 銦。在分層ΙηχΑΗ-χ As層108中，鋁的百分比可以被調整 ，以提供平衡應變的分層InxAh-xAs層。 藉由形成分層之InxAh.xAs層108，差排可以沿著在 分層IiixAl^As層內的相對對角面滑動。在一些實施例中 ，分層InxAli.xAs層可以於約0.5微米至約2.0微米間。 在一實施例中，成核層102、緩衝層104、底阻障層106、 及分層IhAlHAs層可以形成差排過濾緩衝層架構110。 . 此緩衝層架構 110可以提供予以隨後形成於其上的 InGaAs量子井（QW)結構的壓縮應變。再者，這些層可 以控制晶格錯置於約4%內，以最小化線差排。 在一例子中，InQ.52AlQ48AS層可以成長在晶格匹配的 InP上’以及，InxGa^xAs量子井可以成長在此可以作爲 阻障層的Ina.52AU.48As層的上方。根據該量子井的 IiuGa^xAs中的銦組成（X )，應變可以控制在InGaAs量 子井內。例如’當In().52Al〇.48As阻障層及Ino.7Gao.3As量 ❹ 子井被使用時，可以完成約1.0%的應變。 在另一實施例中，InxGai.xAs量子井結構可以形成在 分層InxAh _x As層上（其可以作爲阻障層），及應變可以 藉由控制在InxGai.xAs量子井中及分層ii^Ah.xAs層中之 銦組成（X )而加以控制。在分層阻障情形中，在分層 InxAh-xAs阻障層與用以控制在該InxGai xAs通道內的應 變之InxGai-xAs通道中的銦組成可以被控制。 緩衝層架構110的原處熱循環退火111可以在緩衝層 -10- 201009939 架構110的每一步驟的層形成後及/或在整個緩衝層架構 層110的形成後加以執行（圖if)。在一些實施例中，退 火可以在量子井層被形成在緩衝層架構110之前被執行， 以降低/移除差排與缺陷。在一實施例中，緩衝層架構也 可以只包含底阻障層106與分層Inx Ah-x As層之一，任一 者可以作用爲對量子井結構的阻障層。 量子井層112可以形成在分層InxA1,.xAs層108 (圖 φ lg)上，或量子井層112可以形成在底阻障層106上。量 子井層1 12可以以具有能隙小於分層InxAh.xAs層108與/ 或底阻障層106的材料所形成。在一實施例中，量子井層 1 12可以由InxGai-xAS所形成，其中X等於約0.53至約 〇·8之間。量子井層112可以有足夠厚度，以提供適當通 道導通。在一些實施例中，量子井層112可以於約10至 約50奈米。相較於Si爲基之裝置，量子井層112可以提 供高電子遷移率及速度給NMOS裝置，也可以提供高電洞 0 遷移率及速度給PMOS裝置。此η型通道材料InGaAs可 以包含相較於分層InAlAs層爲較大的導帶差距（ AEc~0.60eV)，並在類型-I量子井（InGaAs)內提供電子 束縛。 如圖lg所進一步顯示’間隔層114可以形成在量子 井層112上。在一些實施例中，間隔層114可以爲InxAl^As 或InAlAs間隔層114。間隔層114可以提供在摻雜層與可 能形成在通道（即量子井層112的通道）內的二維電子氣 體（2DEG )間之載子束縛及降低之互動。再者，間隔層 -11 - 201009939 114可以提供壓縮應變給量子井層112的通道。在各種實 施例中，間隔層1 14可爲約20埃至約30埃厚。 摻雜層116可以形成在間隔層114上。摻雜層116可 以爲A摻雜、調變摻雜及/或其組合。例如，在一實施例 中，摻雜層116可以爲約3埃至約5埃厚的矽調變△摻雜 層。對於NMOS裝置，摻雜可以使用矽及碲（Te)雜質加 以實施。至於PMOS裝置，摻雜可以是鈹（Be)或碳（C )0 仍參考圖lg，上阻障層118可以形成在摻雜層116上 ，以完成裝置堆叠。在一實施例中，上阻障層118可以包 含IrixAlhAs阻障層。上阻障層118可以具有於約50埃 至約500埃間之厚度並可以爲用於閘控制之蕭基上阻障層 118。蝕刻停止層118可以形成在摻雜層116上，並且， 在一些實施例中，可以爲磷化銦（InP )。 如圖lg所進一步顯示，可以出現有接觸層120，以作 爲接觸層，以提供源極與汲極接觸以低接觸電阻並在各種 實施例中，可以由InxGai_xAs所形成。對於NMOS裝置， 接觸層120可以爲n +摻雜，及對於PMOS裝置，接觸層 120可以爲p +摻雜。在一實施例中，接觸層120的厚度可 以在約30埃至約300埃之間。 雖然在圖lg中未顯示，但完整完成裝置可以更包含 源極與汲極電極。再者，介電材料可以形成在上阻障層 118上，其上形成有閘電極。注意的是，閘極凹槽蝕刻可 以在上阻障層1 1 8內執行，以形成閘極凹槽，其上可以形 201009939 成有介電層與閘極電極。因此，蕭基接面可以被形成，透 過該接面，此一閘極電極可以控制量子井層112。 因此，在各種實施例中，裝置可以使用高電子遷移率 材料加以形成，以形成具有高速及低功率消耗的高電子遷 移率電晶體（HEMT)。此等裝置可以具有小於約50nm的 尺寸，及約562 GHz的切換頻率。此等裝置可以操作於約 0.5至1.0伏間，而不會有驅動電流的顯著降低。再者， • 實施例在閘極長度上，可以提供較矽爲基之裝置爲低之閘 極延遲。 注意三個不同可能路徑，即路徑A、B及C係爲此緩 衝層架構的可能路徑，以提供壓縮應變給形成於其上的量 子井層（圖2)。對應於約1.5eV能隙之路徑A可以藉由 提供具有約 52%的銦濃度的緩衝層及阻障層，即 In0.52AlQ.48As加以取得。雖然此層形成可以提供適當載子 束縛特徵，但在此類型層與下層基板間之晶格常數差異可 ® 能造成晶格常數失配，因此，在介面造成缺陷。相反地， 以虛線所示的路徑C，其具有相對差的載子束縛特徵，提 供降低之晶格常數失配，以避免缺陷。對於路徑C，可以 出現有由約〇% (即AlAs)至約70%銦（即InQ.7QAl〇.3〇As )的線性增加銦濃度。在此時，在分層InxAh-xAs或 InGaAlAsSb緩衝層中之In組成係大約與在形成於其上的 InxGai.xAs通道中的In組成相同，使得通道並未相對於底 阻障層受到應變。雖然在Qw層內，缺陷較低，但由於在 InxAl!-xAs (例如 x = 〇.7)底阻障層與 InxGai-xAs (例如 -13- 201009939 x = 〇.7 )通道間之低價能帶差距，以及未採用在量子井中 的應變的優點，而載子束縛較差。 爲了完成載子束縛及提供近全放鬆（即變質）結構之 放鬆特性兩種效益，可以實施路徑B。在此實施法中，阻 障層可以以具有銦濃度X由在Ga As成核與緩衝層間之介
面處的0%變化至等於約62%或63%的X量，然後降低X 量回到約52%如路徑B所示的逆分層方式加以形成。在此 方式，可以實現適當載子束縛，同時，提供實質變質分佈 @ 〇 仍參考圖2，在此阻障層上，可以形成有QW層，其 具有相當小能隙。明確地說，在一實施例中，QW層可以 由具有X等於0.7的砷化銦鎵（即In〇.7Ga〇.3As)所形成， 使得能隙大約〇.6eV。爲了對此QW結構提供另外的壓縮 應變，上阻障層可以由具有X等於約5 2%的砷化銦鋁（即 In0.52Al〇.48AS)所形成，對應於約1.5eV的能隙。 現參考圖3，所示爲依據本發明實施例之方法的流程 參 圖。如圖3所示，步驟3 02包含在矽基板上形成GaSb成 核層。再者，在步驟3 04，Ga(Al)AsSb分層緩衝層可以被 形成在GaSb成核層上。在步驟3 06，InmAlo.uAs底阻 障層可以被形成在Ga(Al)AsSb分層緩衝層上。在步驟308 ，分層InxAl^As緩衝層可以形成在底阻障層上，及在步 驟 310，InGaAs爲主的量子井結構可以形成在分層 ΙηχΑΙ,-xAs緩衝層上。雖然在圖3的實施例中，顯示出特 定實施法，但本發明範圍並不限於此範圍。 -14- 201009939 因此，本發明實施例的優點包含但並不限於：在基板 與HEM T裝置的通道結構間之橋接晶格常數；在底阻障層 、InAlAs及例如InGaAs之通道結構間提供大導帶差距； 及提供裝置隔離及由於較大能隙（GaAlAsSb及InAlAs層 )緩衝層，免除由緩衝層至通道層的平行導通。本發明實 施例之緩衝層架構作用以降低寄生電阻。另外，緩衝層架 構作爲在InGa As量子井結構內的載子束縛的底阻障層。 # 雖然前述說明已經指定某些步驟與可以用於本發明方 法中之材料，但熟習於本技藝者可以了解，可以完成很多 修改與替代。因此，吾人想要所有此等修改、變更、取代 及添加可以被認爲在隨附申請專利範圍所界定的本發明精 神與範圍內。另外，可以了解的是，微電子裝置的部份態 樣爲在本技藝中所知。因此，可以了解的是，於此所提供 之圖係只例示屬於本發明實施的微電子裝置的部份。因此 ，本發明並不限於此所述之結構。 【圖式簡單說明】 圖la至lg表示依據本發明實施例之結構。 圖2表示依據本發明實施例之能帶圖。 圖3表示依據本發明實施例之流程圖。 【主要元件符號說明】 100 :基板 102 :成核層 -15- 201009939 1 04 :緩衝層 1 0 6 :底阻障層 108 :分層 InxAlbxAs 層 1 10 :緩衝層架構 111 :熱循環退火 1 1 2 :量子井層 1 1 4 :間隔層 116 :摻雜層 1 1 8 :上阻障層 120 :接觸層 -16-

Claims (1)

  1. 201009939 七、申請專利範圍： 1 ·—種方法，包含： 在一基板上，形成GaSb成核層； 在該GaSb成核層上，形成Ga(Al)AsSb緩衝層； 在該Ga(Al)AsSb緩衝層上，形成InQ.52Al().48As底阻 障層；及 在該InmAlo^As底阻障層上，形成分層InxAli-xAs 鲁 層。 2.如申請專利範圍第1項所述之方法，更包含其中該 基板包含高電阻率p-型矽基板，具有朝向[110]方向有範 圍約2至約8度的（100)切斷移除。 3·如申請專利範圍第1項所述之方法，更包含其中該 GaSb成核層包含低熔點材料及於約50埃至約300埃間之 厚度。 4. 如申請專利範圍第1項所述之方法，更包含其中該 • Ga(Al)AsSb緩衝層包含大能隙Ga(Al)AsSb緩衝層及於約 0.3微米至約2微米間之厚度。 5. 如申請專利範圍第1項所述之方法，更包含其中該 Ga(Al)AsSb緩衝層係晶格匹配至該In〇.52AlG48AS底阻障 層。 6. 如申請專利範圍第1項所述之方法，更包含藉由分 層該Ga(Al)AsSb緩衝層，形成該Ga(Al)AsSb緩衝層’以 實質晶格匹配該InG.52AlQ.48AS底阻障層。 7. 如申請專利範圍第1項所述之方法，更包含其中該 -17- 201009939 分層InxAh.xAs層包含於約52%至約70%間之銦。 8.如申請專利範圍第1項所述之方法，更包含在該分 層InxAh-xAS層上’形成InxGai_xAs量子井結構，其中該 應變可以藉由控制在該InxGai_xAs量子井結構中及該 InxAh-xAs層中之銦的組成加以控制。 9·如申請專利範圍第8項所述之方法，更包含其中該 InGa As量子井結構包含由砷化銦鎵形成之應變層。 10.如申請專利範圍第1項所述之方法，更包含其中形 成該成核層、該緩衝層、該底阻障層、及該分層InxAlbXAs 層可以包含形成緩衝層架構，及其中該緩衝層架構可以被 原處熱退火，以移除差排。 1 1.—種方法，包含： 形成差排過濾緩衝結構，其包含：配置在一基板上之 GaSb成核層、配置在該GaSb成核層上的Ga(Al)AsSb緩 衝層、配置在該Ga(Al)AsSb緩衝層上的InG.52Alo.48As底 阻障層、及配置在該Ino.52AU.48As底阻障層上的分層 InxA11 .XAs 層；及 在該差排過濾緩衝結構上，形成量子井結構。 12.如申請專利範圍第11項所述之方法，更包含： 在該量子井層上，形成間隔層； 在該間隔層上，形成Δ摻雜層；及 在該△摻雜層上，形成上阻障層。 1 3 .—種結構，包含： 配置在一基板上之GaSb成核層； -18- .201009939 配置在該GaSb成核層上的Ga(Al)AsSb緩衝層；及 配置在該Ga(Al)AsSb緩衝層上的InmAU.uAs底阻 障層， 配置在該Ino.52Alo.48As底阻障層上的分層InxAli_xAs 層。 1 4 .如申請專利範圍第1 3項所述之結構，包含其中該 基板包含其中該基板包含高電阻率P-型矽基板，具有朝向 [110]方向範圍約2至約8度的（100)切斷移除。 15. 如申請專.利範圍第13項所述之結構，其中該GaSb 成核層包含低熔點材料及於約50埃及約300埃間之厚度。 16. 如申請專利範圍第13項所述之結構，其中該 Ga(Al)AsSb緩衝層包含大能隙Ga(Al)AsSb緩衝層及於約 0.3微米與約2微米間之厚度。 17. 如申請專利範圍第13項所述之結構，更包含配置 在該In〇.52Al〇.48As底阻障層上的分層InxAli.xAs層，其中 • 該分層InxAh-xAs層包含於約52%至約7〇%間之銦。 18. 如申請專利範圍第17項所述之結構，更包含配置 在該分層InxAli-xAs層上的量子井結構。 19. 如申請專利範圍第18項所述之結構，更包含配置 在該量子井結構上的間隔層、配置在該間隔層上的A摻雜 層、及配置在該Δ摻雜層上的上阻障層。 20. 如申請專利範圍第13項所述之結構’其中該結構 包含高電子遷移率電晶體（HEMT )，其中該量子井層包 含該HEMT的通道。 -19-
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