TW200929213A - Circuit providing compensated power for sense amplifier and driving method thereof - Google Patents

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200929213 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體記憶元件，特別是有關 一種在感應放大器以一任意產生的去耦雜訊 (decompling noise)操作時，藉由補充一產生在電源 電壓中的雜訊而提供至感應放大器之電源電壓穩定 - 電路。 ❹ 【先前技術】 在動態隨機存取記憶體（DRAM)中，細胞電晶否 (cell transistors)係通過晶元電晶體連接至字線。當一 特定的字線被閉路，多數個晶元電晶體即運作。被充 電於細胞電晶體之儲存節點中的電荷即依照細胞電 晶體的操作狀況被分配於位元線中。然後一感應放大 器被驅動，並感應且放大分配在位元線中的電荷。 以下參照第1圖說明傳統的感應放大器。 ❹ 如果一拉升驅動控制信號SAEP與一拉下驅動控 制信號SAEN被傳輸，或被接通至v高位〃，則一拉 升驅動電晶體N10及一拉下驅動電晶體N12乃被開 啟0 一電源電壓VDD與一接地電壓VSS乃在拉升驅 動電晶體N10與拉下驅動電晶體N12被開啟時分別被 施加於一感應放大器10之拉上驅動端RT0與拉下驅 動端SB。在此時，一均等化電路（equalization 6 200929213 circuit)12並不運作。可作為參考的均等化電路12包 括一多數依照一位元線均等化控制信號BLEQ運作的 電晶體。此位元線均等化控制信號BLEQ在感應放大 器10被驅動時維持一不致能的狀態。 感應放大器10在電源電壓VDD與接地電壓VSS 分別被供應至拉上驅動端RT與拉下驅動端SB時，感 '應並放大在位元線BL與BLb之間的電壓差。 _ 在感應放大器10中，當在位元線BLb的電壓少於 〇 在位元線BL的電壓一預定差△ V，則當閘極與源極之 間相對於源極（亦即，相對於拉上驅動端RTO)的電壓 差Vgs以△ V產生時，在感應放大器10中的PMOS電晶 體MP1開始被開啟。藉此，逐漸升高具有一位元線預 • 定電壓位準的電壓位準。 . 當位元線BL的電壓位準增加，感應放大器10的 PMOS電晶體MP2開始被關閉，而當閘極與源極之間 相對於源極（亦即，相對於拉下驅動端SB)的電壓差 φ Vgs以AV產生時，一NMOS電晶體MN2開始被開啟， 藉此，逐漸降低位元線BLb的電壓位準》 以此正向反饋狀態，PMQS電晶體MP1與NMOS 電晶體MN2乃被開啟，而PMOS電晶體MP2與NMOS 電晶體MN1被關閉。 因此，感應放大器10運作直到位元線BL到達施 加於拉上驅動端RTO的電源電壓VDD的位準’並且 200929213 直到位元線BLb到達施加於拉下驅動端SB的接地電 壓VSS的位準。 電流II與12在位元線BL與BLb到達電源電壓 VDD位準或接地電壓VSS位準時產生。這些電流直接 流向一電源電壓VDD施加端與一接地電壓VSS施加 端之間，且當施加至位元線BL與BLb的電壓等於 - VDD/2時，有一最大的峰頂電流值。 . 在此時產生的電流在操作DRAM中最大的峰頂 ❹ 電流，且亦係最大的電流耗損元素。 如上述，當一字線（word line)被活性化了，一相 關的多數感應放大器乃被動作。而位元線BL與BLb 乃依照感應放大器10，電源電壓VDD與接地電壓VSS • 位準，或接地電壓VSS與依照充電於細胞中之電荷的 . 電源電壓VDD位準被放大。 在此時，一依照多數感應放大器的操作而決定且 與字線相關的電流乃於電源電壓VDD施加端點及接 ❿ 地電壓VSS施加端之間流動。因此，電源電壓VDD乃 如第2圖之' A期間〃所示而短暫地下降，接地電壓 VSS則如第2圖所示，短暫地彈升或作改變。

一電容器MCI乃設於電源電壓VDD施加端與接 地電壓VSS施加端之間以防止短暫的彈升。結果，一 由於峰頂電流所形成的電源電壓VDD的雜訊可因為 瞬間所需電荷在感應放大器10動作時，從電容器MCI 8 200929213 被供應而降低。 同時，-排組壓縮模式(bankc〇mpressm_ ^用於D R A Μ測試以縮短測試時間。依照排組壓縮模 式，細胞的失效並不能引用在一排組單元中執行一操 作而測試到’於是較好的是同時利用操作多數個排組 (例如，四個排組）來檢查細胞是否失效。

❿ 因此，在排組壓縮模式中，多數排組的資料乃被 壓縮而此壓縮的資料被輪出至一個資料輪出埠，藉此 可縮短測試時間至現存方法的1 /4。 然而，在此場合，由於多數個排組的感應放大器 係同時動作，電源電壓VDD的下降乃呈數倍的增加， 因此列存取選通（row access strobe，RAS)到行存取 選通（CAS)的延遲時間tRCD乃增加。 現在，供應到DDR2-DRAM之電源電壓vdd為 1.8V，供應到DDR3之電源電壓VDD為1.5V。依照此 電源消耗趨勢’吾人可期望此後所供應之電源電壓 VDD將會低到小於1.2V。 如上所述’由於電源電壓VDD的降低，在感應放 大器之操作期間，電源電壓VDD的過度降低將可能導 致交流特性（AC character)的劣化與元件安定化的阻 礙。 【發明内容】 本發明即在揭示一提供電源予一感應放大器之 9 200929213 電路，當感應放大器被驅動時，抑制了在—電源電壓 中之峰頂電流所產生的雜訊，同時’本發明並提供一 驅動方法。

❹ 依照本發明#第一項重•點’提供了 一電路，該電 路提供-電源予-感應故大器，包含—感應放大電 路’其以m感應並放大負載在—位元線上 的資料’-供應第-電源至感應放大電路之電源供應 早兀，以及-去耦單元，其以一第二電源產生一去耦 雜訊並提供此去耦雜訊至第一電源電壓。去 維持在一包含感應放大器的操作時間點與其後的: 預定時間的期間。 較佳的是，此去耦單元係由所述第二電源電壓與 接電電壓及作為資訊輸出緩衝器用的電源電壓與接 地電壓所驅動，而所述第二電源電壓與接地電壓則由 DLL電路用電源電壓與接地電壓所驅動。 較佳的是’此去搞單元包括：一由第二電源電壓 與，地電壓所驅動的驅動電路，而驅動電路輸出一輸 入t號，该信號在感應放大器的操作時間點與其後預 定時間的期間轉換至高位準。去耦單元更包括一電容 器，其利用所述驅動電路與此驅動電路的輸出，充電 一電壓，並在對應輸入信號轉換至高位準的期間，提 供此去耦雜訊至電源供應單元之第一電源電壓。 較佳的是，驅動電路包括一多數個彼此串聯的轉

200929213 Γ二其而:第屮二電帽與接地電堡驅動並且驅動輸 八t琥而輸出至電容器。 較佳的是，驅動電路包括兩段轉換器，而電容器 電晶體型的電容器，其閘極係施加電源 依‘.¾本發明的第二個重點’提供了 一種電路的驅 法°亥電路提供一電源予一感應放大器，其包括 生一，制感應放大器動作命令之步驟，與此命令同 =地提供—輸人信號，該輸人信號在感應放大器動 作的時間點與其後一預定時間的期間，轉換成高位準 、步驟以及，以電源電屋和具有與電源電壓不同用 途之接地電壓及使用在感應放大器之 壓驅動輸入信號之步驟，以及，提供一使用於感應放 大器操作之電源電壓的去耦雜訊之步驟。 、較佳的疋，去耦雜訊是由一資料輸出緩衝器的電 源電壓與接地電愿，或DLL電路的電源電壓與接地 電壓所驅動。 。較佳的是，去耦雜訊是藉由以操作所述感應放大 器之電源電壓及接地電壓，與其他不同用途之電源電 壓及接地電壓驅動輸入信號的步驟；以及將所述被驅 ，的輸入信號充電，並將其施加至操作所述感應放大 器使用的電源電壓的步驟而產生。 200929213 依照上述之本發明，因為藉由一在電源電壓上之 峰頂電流所產生的雜訊是利用在感應放大器被驅動 時產生的去耦雜訊來補償，電源電壓降的發生也可以 得到抑制。 因此，以低電源電壓驅動的動態隨機存取記憶 體（DRAM)中列存取選通（RAS)至行存取選通（CAS) 延遲時間tRCD之劣化以及例如排組壓縮模式之平行 測試（parallel test)中所產生的存取選通（RAS)的劣化均可被補償。 【實施方式】 以下，參照附圖詳細說明本發明之較佳具體實施 例0 本發明揭示一種技術，其以一從操作一感應放大 器獨立出來的電源產生一去耦雜訊並且補償一形成 在施加來操作感應放大器之電源電壓上的雜訊。 參照第3圖，本發明包含一感應放大器電路 30，一電源供應單元32，以及一去耦單元34，感應 放大器電路30係通過一均等化單元36與電源供應單 元3 2相連接。 更特別地，感應放大器電路30包括拉上驅動 PMOS電晶體MP1與MP2以及拉下驅動NMOS電 晶體MN1與MN2，其係設在一拉上驅動端RTO與 一拉下驅動端SB之間。拉上驅動PMOS電晶體MP1 12 200929213 與拉下驅動NMOS電晶體MN1係通過一共用汲極彼 此相連接。同樣地，拉上驅動PMOS電晶體MP2與 拉下驅動NMOS電晶體MN2係通過另一共用汲極彼 此相連接。拉上驅動PMQS電晶體MP1與拉下蹕動 NMOS電晶體MN1的閘極係耦接至拉上驅動PMOS 電晶體MP2與拉下驅動NMOS電晶體MN2的共用 -汲極。拉上驅動PMOS電晶體MP2的閘極與拉下驅 .動NMOS電晶體MN2的閘極係耦接至拉上驅動 φ PMOS電晶體MP1與拉下驅動NMOS電晶體MN1 的共用汲極。換句話說，感應放大器電路30有一具 交叉耦合内電晶體的鎖閂構造，介於拉上驅動PMOS 電晶體MP1與拉下驅動NMOS電晶體MN1之間的 共用汲極係連接於一位元線BL，而在拉上驅動 PMOS電晶體MP2與拉下驅動NMOS電晶體MN2 之間的共用汲極則是連接至另一位元線BL6。 而且，一拉升電壓驅動交換元件之NMOS電晶 ϋ 體N20，係裝設在感應放大器電路30之拉升驅動端 RTO與電源電壓VDD施加端之間。一拉下電壓驅動 交換元件之NMOS電晶體Ν22，係裝設在感應放大 器電路30的拉下驅動端SB與一接地電壓VBB施加 端之間。一 NM〇S電晶體型電容器MCI係設在電源 電壓VDD施加端與接地電壓VSS施加端之間。在此 處，NMOS電晶體N20，拉下電壓驅動交換元件之 13 200929213 NMOS電晶體N22，與NMOS電晶體型電容器MCI 形成電源供應單元32，其提供操作感應放大器電路 30所需的電源電壓VDD與接地電壓VSS。 甚且，一均等化單元36係設於感應放大器電路 30與NMOS電晶體N20，N22之間。均等化單元36 係由一位元線均等化信號BLEG所控制，並包括一多 數的用以關閉介於拉上驅動端RTO與拉下驅動端SB . 之間的連接。 ❹ 又，去耦單元34係設於電源供應單元32之電源 電壓VDD施加端。去耦單元34包含一驅動電路，其 具有驅動一輸入信號之串聯著的兩個階段轉換器 IV1與IV2，以及一電容器MC2，其利用所驅動的輸 • 入信號，充電一電壓，而因此提供一補償一形成在電 . 源電壓VDD施加信號的雜訊的去耦雜訊。 形成驅動電壓之轉換器IV1與IV2，係被從提供 至感應放大器電路30的電源電壓VDD與接地電壓 ❹ V S S獨立出來的電源所驅動。例如，在本實施例中， 一資料輸出缓衝器之電源電壓VDDQ與接地電壓 VSSQ乃被提供。一並不與供應至感應放大器電路分 配雜訊之獨立電源，例如一 DLL電路用的電源電壓 VDDL與接地電壓VSSL可被使用作為驅動轉換器 IV1與IV2的電源。 電容器MC2可為一 NMOS電晶體型電容器。電 14 200929213 容器MC2之閘極係連接至電源電壓Vdd施加端， 而電容器MC2的源極，汲極與阱區乃被連接至轉換 器IV2的輸出端。 ' 此處，參照第4圖，輪入信號IN在操作感應 放大器電路30的時間點係轉移至一高位準，維持此 高位準一預定時間，然後轉移至一低位準。輸入信號 ' 〗Ν可維持在高位準一段時間，該時間可由設計者設 定。 ❿ 此處，較佳的是，輸入信號ΪΝ係與提供驅動電 壓至感應放大電路30之一拉升驅動控制信號SEAp 及一拉下驅動控制信號SEAN的致能時間點同步地 轉移至高位準。 • 換句話說’如果電源供應單元32的NMOS雷曰

體N20與N22係開啟而拉升驅動控制信號SEAp及 拉下驅動控制信號SEAN被致能（轉換至高位準），依 照峰頂電流供應至感應放大電路3〇的電源電壓 ❹ 乃降低，而接地電壓VSS彈升，或改變一預定期間（A 期間），如此’形成了雜訊。 雜訊的產生在一大數量的感應放大器被驅動時 會更嚴重’例如，當確認在例如一排組壓縮模式的多 數排組中的細胞失效時。 依照本發明，去耦單元34依照輸入信號IN提供 一取麵雜訊補償在電源電壓VDD上所產生的雜訊 200929213 (如第4圖的點線所示），而同時驅動感應放大電路 30 « 換句話說’當輪入信號IN轉換成高位準時，去 耦單元轉換器IN1與IN2乃被驅動以供應一電荷至 電容器MC2。去耦單元34的電容器MC2供應電荷 至電源電壓施加端，藉此提升電源電壓施加端的位 準。

^如以上所討論的，去耦單元34的去耦單元轉換 器IN1與IN2係以從驅動感應放大電路3〇的電源電 壓VDD與接地電壓vss獨立出來的電源所驅動。因 此，'去耦單元轉換器IN1與IN2並不分配形成在電 源電壓VDD的雜訊。 換句話說，去耦雜訊係利用獨立電源而產生，該 電源在封裝令係使用作為—分離的電源，而如此^ 由去耦單元34所產生的去耦雜訊提供了施加到感應 放大電路30之電源電壓VDD之雜訊的補償。 總結本發明的操作，拉升驅動控制信號SEAM :下驅動控制信號SEAN係依照一控制驅動感應放 電路3〇知作的指令而被致能。輸入信號IN在A 期間内被轉換，該八期間包含感應放大電路30的操 作時間點與其後之預定時間，而輸人 、 令同步被提供至去麵單元34。 然後，形成在施加至感應放大電路3〇之電源電 200929213 壓VDD上的雜訊乃藉由利用去耦單元34所產生的去 耦信號而補償該去耦單元並提供取耦雜訊至電源電 壓VDD施加端。 如上述，依照本發明，當感應放大電路操作時， 電源電壓VDD中的電壓降即可予以補償。且在一低 的電源電S VDD ’可防止列至行延遲時@戊⑶的 劣化，並且補償產生於—平行測試中的列至行延遲時 間tRCD的劣化。 ❹ 对仍热恐不發明技藝的人士而言，本案說明書所 揭示的實施例均可㈣修正或設計來達成實施本發 明的目的’因此匕’熟悉本發明技藝的人士所作的對等 實施’若未超出本發明的精神時，應該仍然在本發明 的申請專利範圍内。

17 200929213 【圖式簡單說明】 第1圖為一顯示傳統的感應放大器電路之電路 圖。 第2圖為顯示第丨圖的感應放大器之波形圖。 第3圖為一顯示依照本發明一實施例提供操作 電壓予一感應大器電路之電路圖。 第4圖為一顯示依照本發明一實施例提供操作 電壓予一感應大器之雷政 〈電路的動作之波形圖。 200929213 【主要元件符號說明】 VDD :電源電壓 Ν10 :拉升驅動電晶體 12 :均等化電路 10 :感應放大器 MCI :電容器 MP1、MP2 ·· PMOS 電晶旁 MN1、MN2 : NMOS電晶 SB :拉下驅動端 N12 :拉下驅動電晶體 VSS :接地電壓 VDDQ :電源電壓 VSSQ :接地電壓 32 :電源供應單元 N22 : NM〇S電晶體 30:感應放大器電路 SAEP :拉升驅動控制信號 RTO :拉上驅動端 BL :位元線 BLb :位元線 II、12 :電流 | 體 SAEN :拉下驅動控制信號 BLEQ :位元線均等化信號 34 :去搞單元 IV1、IV2 :轉換器 MC2 :電容器 N20 : NMOS電晶體 36 :均等化單元 IN :輸入信號 19

Claims (1)

1. 200929213 十、申請專利範園： 1. 一種提供電源予感應放大器之電路，包括·· 一感應放大電路，其以一第一電源，感應並 放大負載在一位元線上的資料； 一供應第一電源至感應放大電路之電源供應 單元；以及 “ :去耦單元，其以一第二電源產生一去耦雜 訊並心供此去麵雜訊至第一電源電壓， 议其中，去耦雜訊係維持在一包含感應放大器 的操作時間點與其後的一預定時間的期間。 2. t申請專利範圍帛1項之提供電源予感應放大 益之電路，其中去耦單元從感應放大電路的操作 時間點開始的一預定時間，提供去耦雜訊至第一 電源電壓》 3. =申請專利||圍帛！項之提供電源予感應放大 器之電路，其中去耦單元係由所述第二電源電壓 所驅動，而所述第二電源電壓包括一資料輸出緩 衝器用的電源電壓與接地電壓。 ^申明專利範圍第1項之提供電源予感應放大 器之電路，其中去耦單元係由所述第二電源電壓 所驅動，而所述第二電源電壓包括一 DLL·電路用 的電源電壓與接地電壓。 5.如申叫專利範圍第1項之提供電源予感應放大 20 200929213 器之：路’其中去耦單元包括： φ ^由第一電源電壓與接地電壓所驅動的驅動 =二驅動電路輸出一輸入信號，該信號在感 ^ 5 ^盗的知作時間點與其後預定時間的期間轉 換至尚位準；以及 電谷器，其利用所述驅動電路與此驅動電 • 路的輸出，右φ - 令^充電一電壓，並在對應輸入信號轉換 - -门位準的期間，提供此去耦雜訊至電源供應單 ❹ 元之第一電源電壓。 ^中1專利1^圍帛5項之提供電源予感應放大 器之電路’其中驅動電路包括一多數個彼此串聯 . Μ轉換器’其以第二電源電壓與接地電塵驅動並 且驅動輸入信號而輸出至電容器。 U申請專利範11帛6項之提供電料感應放大 器之電路，其中驅動電路包括兩段轉換器。 申請專利範圍帛5帛之提供電源予感應放大 ❿ 器之電路，其中電容器為一 NMOS電晶體型的電 谷器，且其中NMOS電晶體型電容器之閘極係施 加電源供應單元的第一電源電壓，其源極、汲極 與肼部係連接至驅動電路的輸出。 9. 一種驅動提供補充電源予感應放大器之電路之方 法，包括下列步驟： 產生一控制感應放大器動作命令之步驟，此 21 200929213 第一.電源電壓與一第一接地電 與前述命令同步地，提供一輪入信號，該輸 入信號在感應放大器動作的時間點與其後一預定 時間的期間，轉換成高位準之步驟；以及

   以-第二電源電壓與—第二接地電壓驅動輪 入信號並提供-去㈣訊至使用在操作感應放大 器之第-電源電廢之步驟，其中第二電源電麈斑 第二接地電壓之用途與使用在感應放大器操作的 第一電源電壓及第一接地電壓不同。 ίο.:申叫專利範圍帛9項之驅動提供補充電源予 感應放大器之電路之方法，其中去#雜訊是由__ 供應予一資料輸入緩衝器的第二電源電壓與第二 接地電壓所驅動。 11. 如申請專利範圍第〇 ^ 固弟9項之驅動提供補充電源予 感應放大器之電拉夕古，1 €路之方法’其中去耦雜訊是由供

   感應放大器使用一 壓； 應予一 DLL電路之笸_ + π 电路之弟一電源電壓與第二接地電 壓所驅動。 12. 如申請專利範圍第 国弟9項之驅動提供補充電源予 感應放大器之電路夕 路之方法，其中產生去耦雜訊的 步驟包括： 〇 、第電源電壓與第二接地電壓驅動輸入信 说之步驟；以及 22 200929213 將所述驅動輸入信號充電並將此驅動信號施 加到使用於操作感應放大器之第一電源電壓與第 一接地電壓的步驟。 13.如申請專利範圍第項之驅動提供補充電源 予感應放大器之電路之方法’其中輸入信號的驅 動是利用兩段轉換器補償。 〇 ❹ 23