TW200834847A - Chip having side pad, method of fabricating the same and package using the same - Google Patents

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conductive
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Description

if 200834847 九、發明說明·· 【發明所屬之技術領域】 本發明一般是有關於 用該半導體元件的封裝。本發明㈣造方法以及使 (side pad)的半## ϋ 、疋有關於具有侧墊 件的縣 件，錢造方知及使_半導體元 【先前技術】 隨著電子產品的尺寸拷梦 ^ 電子產品_半導體封I必造成it的持續增加’ 性能。圖1是具有多個方衣_^小的尺寸與高的 圓的透視圖。 “方式形成之晶片10的習知晶 曰片一習知晶片10在其上表面20上-有多個 4 —(ΛΐΡ _4() ’上表面20可以是形成久種電性么且 件的主動表面。通過晶片焊墊4〇， σ 、 1〇内的電性組件與外部元件邮)二：形成於晶片 然而，隨著半導體封裝的性能需求 體化以及小魏的增加Μ料4Q的密衫可避免地增 加α此於上表面2〇上形成足夠的晶片焊塾4〇變得越 來越難。例如，由於上表面20 _l由再分配圖案 (redistributionpattern)所佔據的可用面積受到限制，以所希 望的方式在上表面20上形成再分配圖案變得困難。 最後’使用電性内連線(例如接合線(b〇nding wire)或焊 球（solder ball))將晶片10電性接合至了方電路基板 (underlying circuit substrata未圖示）。在使用接合線的情況 5 200834847if :’晶片1 〇是排列成使得晶片焊墊40位於上表面2〇的上 焊墊接合於晶4焊墊4G與轉基板上的基板 (彳如接4(bcmdfmger))之間。當使用焊球時， =疋倒襄(flipped)成使得晶片焊塾4〇位於上表面2〇的下 墊之^焊球是接合於晶牌墊4G與1路基板上的基板焊 ^將晶>U0線接合至下方魏基板時，接合線延伸於 = = 20的上方。另一方面，當使用焊球將晶片㈣ J路ί，’焊球增加了晶片1G與電路基板之間 、土你曰壬炀況下，合成(resultant)半導體封襞的厚度 =;晶Μ 10與下方電路基板的組合厚度（嶋 thick職）。本發日肢力於解決f知技術的上述以及其他缺 點。 > 、 【發明内容】 μ本發明的一實施例是有關於一種半導體元件，其包括 2-，片，具有頂面、底面以及連接頂面與底面的側面。 :一晶片可包括晶片基板，位於晶片基板上的下導電圖 尔，位於下導電圖案上的層間介電層以及位於層間介電層 j上導電，。至少一部份下導電圖案與至少一部份丄 ¥電圖案可暴露於第-晶片的側面上，以共同地形成侧塾。 本==另-實關是有_ —種半導體元件形成的 連接頂絲—#日片，此晶片具有頂面、底面以及 ^接頂面與底面的側面。第―晶片可藉由以下步驟形成： 提供晶片基板；於晶m軸下導錢案 6 200834847』 圖案上形成層間介電層；以及於層間介電層上形成上導恭 ΐΐ。至少—部份下導電圖案與至少—部份上導電圖案^ 恭路於第一晶片的侧面上，以共同形成侧墊。 【實施方式】 現在將麥恥附圖更全面地描述本發明的實施例。然 而’這些實施例能夠以不同的形式實現，並且不應解釋= 侷限於本案所闡述的實施例。更確切地 u 了使本公開内容更加透徹且完整，並且向^^= 2技蟄者轉達本發明的範圍。在關中，為了清晰起見 :二::區的厚度。在整個說明書中，類似的標號表示 透視與圖2Β是根據一些實施例的具有侧塾之晶片的 ^圖2Α’所示的晶片刚可以是邏輯晶片 =或類似晶片，或者是具有組合官能的W，例如j =片㈣一邮,S0C)。根據一實施例，例如f 以及=ίΐΓ4Γ=Γ與頂面14G相對的底面(未圖^曰) 曰連接頂面140與底面的多個側面15〇。在圖2八，） 內頌示為具有四個侧面15G。然而，在本 二 晶片咖可以如需要地具有任意數量的侧面 〇〇僅需要至少三個側面150。如下文所解 ’ ==形成内連線（在本案中也稱為導電圖案)和 晶片UK)内的介層窗_v一㈣的—個 1層在多個側面15。的一個或多個側面上形成多::: 7 200834847. 120。 晶片100包括晶片基板或半導體基板(圖2A 不’但在圖3B進行了圖示）。包括例如 導電的金屬氮化物(例如TiN、TaN或者物)等材質 圖案經側面15〇暴露，以形成多個侧墊⑽。二每：包 中，晶片100還包括位於晶片基板上的下 =例 位於下導電圖案咖上的層間介電層(例如，圖圖4二2: 以及位於層間介電層上的上導電圖案加。 、 根據-實施例，至少一部份下導電圖案12 少一部份上導電圖案120a暴露於晶片100的至少^ m上，以形成側藝120。例如，至少—部份上導 120a豎直地設置於晶片⑽的頂㊆i 4〇與下導電圖^二 之間。具體來說，暴露於晶片100的側自15〇上的那 上導電圖案120a設置於暴露於的晶片1〇〇的側面15〇上的 那部份下導電圖案120b與晶片1〇〇的頂面丨仞之間。 儘管側墊120描述成包括兩個導電圖案，但應日該知道 侧墊120可包括任意數量的導電圖案，即—個或多個導電 圖案。然而，兩個或更多個導電圖案對於側墊12〇而言可 有效地降低側墊120與接觸端子(例如，圖13β所示的&電 内連線祀)之間的接觸電阻’並且增加側塾⑽與接觸端 子之間的對準裕度(alignment margin)。同樣，利用兩個或 更多個導電圖案，還可以改良側墊！2〇與接觸端子之間的 可焊性(solderability)。 上¥包圖案120a與下導電圖案uob的寬度以及厚度 8 200834847 由-些因素決定，、例如晶片的形狀、封裝的種類以及 在晶片100内形成電性組件的製程等。 - 同樣，侧墊120可以與晶片1〇0的多個側面15〇的— •侧面實質上共面或者可從其突出。或者，侧墊12〇可根 據應用從晶片100的侧面；[5〇凹入。 、.根據一實施例，介電材質設置於上導電圖案120a與下 導電圖案120b之間。或者，如下文所描述的，可在上導泰 圖案12Ga與下導電圖案1勘之間設置附加導電圖案。％ 在如圖2A所示的一實施例中，晶片焊墊13〇可設置 於晶片100的頂© 140上。晶片焊塾13〇可藉由導電性的 内連線結構(未圖示）電性連接到導電結構丨〇 4和/或任意一 導電圖案108。然而，應該知道晶片1〇〇不必包括^焊 墊130。在圖2B中顯示了其他實施例。 圖3A是設置於晶片1〇〇中的焊墊配置的平面圖。圖 3B是沿圖3A所示的線“A”的橫截面圖。 參照圖3A以及圖3B，通常可使用習知的製造技術將 • 多個晶片100 一同形成於同一基板“a，，(例如，半導體曰圓） 上。多個晶片_成於晶片區内。晶片區在上=) 本領域熟知此項㈣者皆知的寬度實f上均 (即’切割道SL(Scribeline)所表*的區)彼此隔開。各晶片 '1〇0可分別包括多個導電圖案⑽。各導電圖案1〇8的第一 -部份位於由晶片100所佔據的基板區域上方，而各導電圖 木108的第一部份位於由切割區（即，切割道SL)所佔據的 基板區域上方。導電圖案108的端部的横截面圖由矩形的 9 200834847,if 虛線表示。 茶照圖3B，各晶片1〇〇可分別包括形成於半導體基板 (本木顯不為1G2)的導電結構刚、第—層間介電層1〇6以 及^述導電圖案⑽。在—實施例中，導電結構刚可包 龟{、’且件例如5己憶胞電晶體(cell打、磁心電晶 體(:〇re transistor)、週邊電晶體㈣咖⑹伽^、儲存 電谷或犬員似元件或者其組合。在另一實施例中，導電結構 104可包括可耦接於電性組件的其他結構，例如内連&、 ，觸窗(contact)或類似元件或者其組合。在一實施例中， 第一層間介電層106可包括氧化物(例如，Si02)、低介電 常數(low-k)材質(例如，Sic〇H)或類似材質或者其組合。 如圖犯中更清楚顯示的，晶片1〇〇可包括作為多個 導電圖案108的上導電圖案偷以及下導電圖案⑽b。 二根據一些實施例，導電圖案可以是連接記憶體元件的 記憶胞區、記憶體元件的週邊區、本領域熟知此項技 皆知的其他電性組件或類似組件或者其組合的位元線J内 連線。在-實_巾，可在形成位元線之後形顧 侧墊的導電圖案。根據其他實施例，導電圖案⑽可以'曰' "層囪圖案、虛設線(dummy line)、電晶體(例如，虛浐= 晶體)或類似元件或者其組合。因而，如圖2A所示里 部份虛設電晶體也可用來形成側墊12〇。部份上導電= l〇8a與下導案娜延伸到㈣前％表示^辨 基板102的區域上方。上導電圖案1〇8a的厚度或下肉 案108b的厚度至少為大約1μιη或者更大。優選地，^ 10 200834847 = 1〇= 下導電圖案_峨^ 如圖^Γ所^，’口本發明並不限於特定的厚度範圍，並且 回 不、〆、要上導電圖案1〇8a與下導電圖宰108b 的組合厚度使侧墊12〇且右早釣从拉細彳包口木 連線犯則都是可以接受Ξ的接觸面積來接觸導電内 同樣，上導電圖案職與下導t圖案驅可以歲且
=件如，内連線)同時形成。例如，藉由在用： 形成内連線的罩幕上簡單地增加附加圖案而在同—製程内 形成習知的内連線以及用作側墊⑽的導電圖案⑽。因 而’可以省略用於形成上導電圖案隐與下導電圖案藝 的附加罩幕° _’可以在不產生附加製造成本的情況下 實施本發明。 第二層間介電層110可設置於上導電圖案108a與下導 私圖案108b之間’而第三層間介電層} 12可設置於下導電 圖案108b上。 ' ’ 一般來說，在電力及接地金屬（p〇wer and gr〇und metallization)與形成於晶片！⑻之頂部的晶片焊墊(例如， 如圖1所示的40)之間或者晶片焊墊130與下方導電結構 (例如，冗憶胞電晶體、磁心電晶體、週邊電晶體、儲存電 谷)之間需要多個内連層級(interconnection level)。此外， 在先前技術中，由於考慮到電阻以及干擾，電力或接地金 屬連接多個晶片焊墊130，而不是連接於單個焊墊，電力 或接地的金屬佈線(metallization routing)通常已經高度複 雜並且超長。各内連層級具有特定的電阻，其正比於内連 11 200834847lf 層級的長度並引起訊號延遲。 然而，藉由提供上述側墊12〇，電力或接地金屬或訊 號線可以在比先前技術更短的距離内連接到侧墊（接人 • 墊)120上，不必經過設置於晶片1⑽頂部的晶片焊墊13〇, 因而内連層級的數量以及内連線的長度可明顯地降低。結 果，電阻以及訊號延遲可明顯地降低。此外，藉由提供: 墊120可以降低導電結構與外部訊號源（例如，電源、地 線、常規訊號源等）之間的訊號路徑的複雜性。將參照圖 藝 12A至圖12C進一步描述根據本發明—些實施例的特:二 圖4Α_圖4C是顯示圖2Α所示晶片的形成方法的橫截 面圖。 圖2Α所示的晶片的形成方法一般是有關於形成晶片 100，其具有頂面140、底面（未圖示）以及連接頂面14〇盥 底面的侧面150。 〃 參照圖4Α，晶片1〇〇藉由以下步驟形成··提供半導體 基板或晶片基板102;如本領域熟知此項技藝者皆知地在 • I導體基板102上形成導電結構1〇4。如上文所描述的， 在一實施例中，導電結構104包括電性組件，例如記憶胞 電晶體、磁心電晶體、週邊電晶體、儲存電容或類似元件 或者其組合。在另一實施例中，導電結構104可包括耦接 • 於電性組件的導電結構，例如，内連線、接觸窗或類似元 • 件或者其組合。 接下來，第-層間介電層⑽形成於包括半導體基板 102以及導電結構1〇4在内的合成結構上。在一實施例中， 12 200834847, 可藉由沈積電性絕緣的材質並且藉由化學機 (chemical mechanical polishing，CMP)平坦化電性轉^研磨 的上表面來形成第一層間介電層1〇6。在一實施^緣材質 性絕緣材質可包括氧化物(例如，si02)、低介電常數電 如，SiCOH)或類似材質或者其組合。 材質(例 參照圖4B，導電圖案1〇8形成於第一層間介泰 上。在一實施例中，導電圖案1〇8可藉由依序地1〇6 步驟形成：在第一層間介電層1〇6上形成下=以下 108b;在下導電圖案1081)上形成第二層間介電層圖案 第二層間介電層110上形成上導電圖案1〇8a，以及，在 電圖案108a上形成第三層間介電層112。 上導 在一實施例中，第二層間介電層11〇以及第三眉 電層藉由與第一層間介電層廳相同或類介 形成。上導電圖案1〇8a以及下導電圖案1〇扑可 式 t::成:在下方層間介電層上沈積導電材質並“案：： 电材貝，使得各導電圖案1〇8的至少一部份設置於1 ^ 這SL所佔據的半導體基板102的區域上方。各導^割 ⑽可電性連接於晶片⑽内的—個或多 108。 、〜〒免圖案 總 而言之’晶片⑽可藉由以下步驟形成：提 晶片基板1〇2;在晶片基板1〇2上形成下導^ Ϊ間介下導電圖案上形成層間介電層，以及在 ",笔層上形成上導電圖案120 a。下導電圖案12% 夕邻知以及上導電圖案〗20a的至少一部份可暴露於 13 200834847lf 曰曰月iUU的侧面，以共同地形成侧墊12〇。如上文所描述 的以及下文進一步插述的，下導電圖案l〇8a以及上導電圖 案108b可與其他元件或内連線結構同時形成。 ° 在形成導電圖案108之後，可使用習知技術將晶片焊 第ί層間介電層112上。如上文提到的，晶 知 可以電性連接於導電結構1〇4和/或任意一 電圖案108。因而，晶片烊墊13〇可電性連接於側塾⑽、。 根據一些實施例，導電圖案1〇8與位元線、耦接於呓 件的記憶胞區或者週邊區的内連線、介層窗圖案、 ^又線^晶體或_元件或者其組合在同—處理步驟中 形成。由此，如參照目3Β所討論的，不需要用 附 加光阻_的翔製程。 參，圖4C’藉由使關如雷射或者習知的鑽石尖端 (d.m^ ^ (diamond saw)^^ C/雜^割，可以使得相鄰地設置的晶片刚可 據之二導雕其:離晶片1〇0之後’覆蓋由切割道SL所佔 ☆。在反1〇2的區域的那部份導電圖案108被移 二二2留在晶片100内的那部份導電圖案108則 疋我侧塾120的一部份。同而丄 切割後保留在晶片刚内的那部4八與_所示，在 導電圖案^其定義侧下下 割後保留在晶片刚内的那背卜^耗。類似地，在切 12〇的上㈣_ 12〇a n ^圖案論形成側塾 的晶片_進喊地對暴露侧塾120 九，月處理，以與導電内連線312更 14 200834847 好地連接。 總而言之，晶片100可藉由以下步驟形成：提供具有 由切釗區間隔的多個晶片區的半導體基板102 ;在半導體 基板102上並且在至少一晶片區内形成下導電圖案1〇8b ; 在下導電圖案l〇8b以及切割區上形成層間介電層11〇 ;在 層間介電層110以及至少一晶片區上形成上導電圖案 108a，使得下導電圖案與上導電圖案108b與l〇8a中的2 少一導電圖案延伸到切割區内；以及在切割區分離晶片 區。因而，當藉由在切割道SL對半導體基板1〇2進^切 割而分離晶片1〇〇時，導電圖案1〇8藉由層間介電層11〇 暴露於合成的侧面上的端部定義出側墊12〇。 在分離晶片100之前，可在半導體基板1〇2上形成護 層(passivation layer)(未圖示）。在這種實施例中，護層可形 成於第三層間介電層112與晶片焊墊130上，並且在護層 形成開口（例如，藉由習知的微影製程），以暴露晶片ς 130。 圖5Α與圖5Β是根據其他實施例的具有侧墊之晶片 透視圖。 3 芩照圖5Α，根據另一實施例的晶片100類似於參照圖 2Α所描述的晶片100。圖5Α所示的晶片1〇〇的侧墊16〇 類似於圖2Α所示的侧墊120,但更包括位於上導電圖案 12〇a與下導電圖案120 b之間的中間導電圖案160 a。卞 在一貫施例中，中間導電圖案160a可電性連接上導電 圖案120a與下導電圖案12〇b。中間導電圖案16如的至少 15 200834847； 一部份暴露於晶μ〗πη 間導電圖案160&可 ':面1%上。在-實施例中，中 上導電圖案’並且其寬度與 等。根據-方面，在料=圖％的寬度實質上相 觀察時，寬度與長度電圖f的情況下，當從橫截面 型中間導電圖/宰二、i可以疋大約1:2。藉由提供條
―占降低的接觸電阻。然而，在另-~ 例中，中間導電圖案160 另貝鈿 直寬产，丨、你μ» + 』以疋接觸型導電圖案，，，並且 ^、;、電圖案120a和/或下導電圖荦i2〇b的办 度。接觸型圖案的形狀可 =12Gb的見 介層窗圖案。 生的連接不同金屬層級的 另貝施例中，中間導電圖案160a可隱藏於曰片 100的側面15〇。因而，上導帝岡安 〜、曰曰 ,,η 上¥包圖木120a與下導電圖案120b 的恭路部份可在晶片⑽_部彼此電性_，而不必在 其側面150。然而，應該知道晶#1〇〇不 130。在圖5B中顯示了這種實施例。 ㈣
♦根據方面，導電圖案l20a、120b的數量以及中間導 電圖案160a的數量可以變化。例如，如果導電圖案的數量 大於一，則中間導電圖案的數量可以變化。具體來說，如 果曰日片疋邏輯大規模積體(larg卜scale-integrati〇n，LSI)晶 片，則可以存在總共七個導電圖案。在這種情況下 ，侧墊 内可包括六個中間導電圖案。然而，中間導電圖案不必形 成於侧墊160的各導電圖案之間。 圖6A-圖6C是顯示圖5A所示之晶片的形成方法的横 16 200834847 截面圖。 參照圖6A，曰ί4 1 πλ 上形成導電ln4 的製転可包括在半導體基板1Q2 實施例中 似。接下來，第一層間八2、、、。構104貫貝上相同或者類 板102以及導電結▲ f二曰1〇6可形成於包括半導體基 電圖案(例如，下^圖安_合成結構上。接下來’導 ⑽上，而第二声門腿)可形成於第一層間介電層 上，苴形成方★二?丨电層110可形成於下導電圖案10Sb 同或者類似。隨後在^參，4β所描述的方式實質上相 暴露下導電圖的二/=電層1101定義開口，以 可小於下導電圖安队二σ卩份。在一實施例中，開口 導電圖案。在^二一的見度’藉此便於後續形成接觸型 案祕的寬度，=施例中，開口可實質上等於下導電圖 施例中，使用又曰七便於後績形成條型導電圖案。在-實 110； 參照圖6Β Γ中間導電圖案_可形成於開口内V 隨後形成於第二展圖案(例如’上導電圖案10叫 上，接著在上導m以及中間導電圖案152a 中間導電圖宰15)圖木 形成第三層間介電層112。 實質上_ Ί度職的寬度可以 中間導電圖安的。 如，中間導電圖案'/广：以产與其他元件結構同時形成。例 圖案同時形成；=4習A=r與介“ 战中間^圖案152a的圖案可増加到形 17 2〇〇834847f 成介層窗圖案的光罩上 中間導電圖案152a。1 使用附加罩幕來形成 中間導電圖不需要附加的微影製程來形成 ^一實施例中’ f二層間介電層ΐι〇 層112以與第_層間介二罘-層間"電 式形成。在胃貝上相同或者類似的方 1ΛβΚ ,貝例中，上導電圖案1⑽a以及下導雷圖安 108b以與上文參照圖4 、圖木 似的方式形成。 方式謂上_或者類 在男、知例中，中間導電圖案152a可藉由以下牛 成：在定義於篦- ®門人& 错田以下步驟形 質，並且、时淫=層 層110内的開口内沈積導電材 擇性祕開°外部的部份導電材質。因而，根 ^4=—層間介電層iig内的開σ之寬度，以上文所 的介層s目麵導€賴_形妓置中間導 在第三層間介電層112形成於導電圖案論上之後， 晶片焊墊130可形成於第三層間介電層112上。在一實施 例中，晶片焊墊130可與上文參照圖4β所描 墊13〇實質上相同或類似。. 9月烊 參照圖6C，可隨後以上文參照圖4€；所描述的方式實 質上相同或類似的方式彼此分離晶片1〇〇。因而，在分二 晶片1〇〇之後，覆蓋由切割道8]1所佔據的半導體基板1〇2 之區域的那部份中間導電圖案152a被移除。在切割操作後 保留在晶片100内的那部份中間導電圖案152a形成中間導 電圖案160a，其形成侧墊16Q。因而，根據上述方法，下 18 200834847 導電圖案120b以及上導電圖案120a與中間導電圖案16如 電性連接以形成侧墊160。在一實施例中，中間導電圖案 160a的至少一部份暴露於晶片！⑽的侧面15〇上。 以與上文參照阖4C所描述的方式實質上相同或類似 的方式在半導體基板102上形成護層（未圖示）。
圖7是根據另一實施例的具有侧墊之晶片的透視圖。 參ft?、圖7，根據另一實施例的晶片可類似於上文 麥知、圖2A所描述的晶片100,但更包括在下導電圖案此 下，暴露於晶片100的侧面15〇上的導電構件17〇。然而， 應該知道晶片100不必包括晶片焊墊13〇。在一實施例中， 導電構件170可包括金屬（例如a卜Cu、w、M〇或類似材 質或者其組合)和域導電的金錢化物(例如彻、腳、 WN或類似材質或者其組合）。 如圖所示，導電構件170例如可在晶片1〇〇的側面15〇 下導電圖案隱。然而，在另—實施例中 件=可在晶片⑽的側面150與下導電圖案12%斷開， 亚在其他位置連接於下導電 在 100的内部。同樣，導雷槿株17π ⑺如社日日片 ㈣Μ$構件170可以與半導體基板102 接觸。或者，導電構件170可鱼车遂雕甘 斷開。 」兵丰導體基板102隔開或者 在一實施例中，導電構件17〇可 件，，:並且其寬度實質上，於下導電圖案二 電構件170 ’側墊12。的接觸面積可;加， 以改良可；Μ切及降低接觸電阻。在另—實施财，導電 19 200834847i 構件170可以是“接觸型導電構件，，，並且其寬度小於下導 電圖案120b的寬度。 、 、 圖8A-圖8C是顯示圖7所示之晶片的形成方法的橫截 面圖。 參照圖8A，導電結構1〇4形成於半導體基板1〇2上， 以形成晶片1〇〇。在一實施例中，導電結構1〇4可與上文 參照圖4A所描述的導電結構1〇4實質上相同或者類似。 接下來，第一層間介電層1恥形成於包括半導體基板102 與導電結構104在内的合成結構上。在一實施例中，導電 結構104與上文參照圖4A所描述的導電結構1〇4實質上 相同或者類似。導電構件170a可使用習知薄膜沈積及平坦 化技術(例如CMP)形成。如上文所討論的，導電構件17〇a 可以與半導體基板102接觸或者不接觸。 圖8B以及圖8C所示的晶片1〇〇的製程的餘下部份盥 上文參照圖4B與圖4C所描述的方式實質上相同或者類 似。例如’如® 8C所示，藉由使用雷射或者習知的鑽石 或鑽石鋸片沿切割道SL進行切割操作而彼此 刀離相郇故置的晶片1〇〇。在分離晶片1〇〇之 爱雲 ST二所佔據之半導體基板撤的區域的那部二Ϊ電 ^安nf多除。在切割後保留在晶片1(K)内的那部份導 卞108形成侧塾12〇。因在切割後保留在刚 内的那部份下導電目案腿形細墊12()的帝 =。類似地，在切割後保留在晶片⑽内部 電圖案⑽a形成側墊12〇的上導電圖案12Qa^m 20 200834847 中 構件170還經第一層間介電層1〇6暴霖。 、因而，總而言之，藉由形成位於下導電圖案i2〇b 的$黾構件170而形成晶片1〇〇。至少一部 暴露於晶片刚的侧面釘，並且電, 話說，下導電圖案祕形成於導電構件= 上，而V電構件170可與下導電圖案1〇补接觸。 心=tt據另—實施例的具有側墊之晶片的透視圖。
Kf 實施·晶片⑽類似於參照圖5A所 描Λ的日日片100，除了導電構件2 斤 論的-樣在下導㈣安】邊下^、圖7所討 而，應該知道晶片咖不必包括 ^ 連接於下導案12Qb ϋ 150电性 件Ρ㈣請的_爾下^^導電構 中，導恭谣Α ]円邻)連接。在—實施例 質上等於下導電圖i 1=:: ί :電藉構由:供=J度實 ^ 只軛例中，導電構件170 i 1、/ 9 “从 電構Γ並且其寬度小於下導電圖案咖的疋寬;觸型導 截面圖。 之日日片的形成方法的横 質上：=A，根據與上文參照圖6A所描料 貝上相R或類似的製程形成晶片刚，除了更根據 21 200834847if 8A所描述的製程實質上相同或類似的製程形成導電構件 17〇a。圖10B與圖10C所示的形成晶片1〇〇的製程=餘下 部份與上文參照圖όβ與圖6C所描述的方式實質上相= 類似。 、 4或 圖11是顯示根據另一實施例的具有侧墊之晶片的妒 成方法的透視圖。 ^ 參照圖11，根據另一實施例的晶片100類似於參照圖 9所描述的晶片100,除了導電構件18〇在上導電圖案12如 上方暴露於晶片100的侧面150上。 如圖所示，導電構件180在晶片1〇〇的側面15〇連接 於上$龟圖案120a。因而，藉由形成位於上導電圖案i2〇a 上方的&電構件1而形成晶片1 〇〇。至少一部份/導電構 件180暴露於晶片iqq的侧面15〇上，並且電性連接於上 V %圖案12〇a。儘管未圖示，但在另一實施例中，導電構 件180在晶片100的侧面15〇與上導電圖案12如斷開包而 在其他位置連接，例如晶片100的内部。 从，，在—實施例中’導電構件18G可以是“條型導電構 件，並且其寬度實質上等於上導電圖案12如的寬度。藉 由提供條型導電構件180，側墊160的接觸面積增二以^ 良可焊性以及降低接觸電阻。在另一實施例中，導電構件 =0可以是“接觸型導電構件，，，並且其寬度小於上導電圖 本120a的覓度。然而，應該知道晶片}qq可包括如圖5A 所示的晶片焊墊130。 圖12A·圖12C是根據一些實施例的電性連接以及侧 22 200834847 墊的平面圖，以解釋例如介層窗圖案以及内 構與侧墊之間的關係或連接。 '、、、7L件結 參照圖12A，沿實質上平行於圖3B所示之 板102的表面之平面實質上水平延伸的附加導電接線ςς 或者内連線210可與上文所討論的側墊16〇一 /圖木 就是，導電接線圖案210可與形成側墊16〇 j安^ 同-製程中形成。換句話說，例如圖6C所矛之^ =在 =與上導電圖案12〇a可在同一製 於 二如果需要，各側墊16。可i性 、車ί f 這樣相較於f知半導體元件則減小肉 二及:數篁(以及其配置的複雜性)，在 體二半 中，訊號路徑通常從晶片刚的頂部(例如==兀件 晶片焊塾40)延伸到導電結構(例如 =所不的 由於多層級内連線而變得非常複雜，=n〜晶片結構 的:复:性是嚴重的問題。如上文所討論的； 低’並且因而可降低沿長訊號路:=二徑長度可降 的相關問題。 k的訊唬延遲以及線電阻 參照圖12B，導電的介芦食 間導電圖案160a(例如，參見二？則:墊160的中 層間介電層11G内。也就是$ °在同―製程内形成於 間導電圖# 16Ga的同—製μ用於形成侧墊160的中 212。在—實施例中，可導^中形成導電的介層窗圖案 連接彼此賢直定位的至“導層窗圖案2U以電性 乂一¥电圖案。在另一實施例中， if 200834847 以條型介層窗圖案（即，介声 方導電圖案實質上相同)或接觸=層方和’或下 圖案的寬度小於上方和/或下方導電“):以提二= 的介層窗圖案212。 木）的形式棱供導電 簽知圖12C’例如圖6€：所示之附 以及下導電圖案12Gb形成於層間 同一製程中形成。在-實施例中，—個些層在 可電性連接於側墊160。a果，如^夕個電性組件220 低内連層級的數量，並且二夂討論的，可以降 圖13A日二亡 降低内連線製程的複雜性。 囷13A疋根據-貫施例的結合 圖13B與圖l3C是沿圖13 0封衣的千面圖。 同實施例。 所不的線B”的橫截面圖的不 參照圖UA-圖况，封袭可包括第_ 基板300(例如，pcb)、多個外曰 电路 多個導電峨如’焊球)、 一實施例中，電路基板300可以是板焊墊320。在 路圖案的多層⑽或薄膜封裝= 在電 各種應用，例如記憶體電路 〔 :於 基板·可包括多個第-電路基板焊HDI，。電路 内連線312可將側墊120電性遠接 因此，導電 -電路基板焊塾32〇上的電=板二上的第 以下步驟形成：提供具有多=二封裝可藉由 路基板300，並且用導電内連線3^將二:二=: 320連接到側塾120,即，連接到暴露於第- 200834847 面15Ιΐΐ下導電圖案及上導電圖案120b及120a。 塊、焊；例中，導電内連線312可包括導電球、導電 诏、圖7、圖圖2八、圖迚、圖5A、圖 如_=:::描述地提供第-晶雜 H)0，苓照圖2B所描述地提供第一晶片 第-晶片刚，但沒有晶片焊塾、圖7所描述地提供 =圖13B舆圖13C戶斤示的，導電内連 晶片100的侧墊12〇電 艮i2T將弟一 上的第-魏錢料=基板 線312可接觸至少一部 ，貝，中電内連 來電性遠減日g 1Λ 構件11由透過側墊12〇 生連接$ —晶片·與電路基板細，不 的頂面上方延伸的電性内連: 晶片⑽與電路基板3〇〇 、、泉）次者，|於 可以維持到非常小，例如因而，封裝的厚度 3⑽的組合厚度。因而⑽與電路基板 封衣的尺寸可以變得很小。 r庫圖13。所示的第-晶片⑽可根 據=直接地附者到電路基板300(例如 一晶片100直接附著到電路美 果弟 第-曰片100之HD:板上，電路基板300與 弟曰曰片100之間不需要形_㈣ 兒’第一晶片100放置於電路基板300上二;沒J 任何物理或機械連接。結果， ，、間/又有 黏合層），έ士合第一日Μ ;不而要形成附加層（例如 口層）—+ 4 1()()的封裝的厚度可進—步降低。 25
200834847f 美；^ 層（例如黏合層)也可以放置於晶片綱與電路 基板細之·在其間提供附加黏合力。 的，么二面’圖13B與圖13C所示的焊球31。不是必須 接。w σ封裝與PCB之間使用其他已知形式的電性連 η、、;J =與圖14B、圖15A與圖15B以及圖16A與16B 疋的線“B”的封裝的其他實施例的橫截面圖。 所卜祕ίί照圖13A_圖况所描述的導電内連線312以實 貝亡球料導電内連線的形式提供。然而，導勒連線可 狀的’只要它們在晶片100與電路基板300之 間k供足夠的電性連接。例如，第一晶片100可透過實質 上矩形的導電内連線316(參· 14A與圖 質上 三角形的導電内連線318(參見圖15A與圖15B)或凹彎的 (C〇ncaVdy-b〇wed)三角形的導電内連線3丄9(參見圖工6a與 圖16B)或者類似内連線電性連接到電路基板孙〇。 如果導電内連線具有矩形或者三角形導電内連 電内連線312，晶片1()〇之間的接觸區域相較於球形内連 線得以增加，藉此增加晶片100與導電内連線312門 黏合力。藉由回流_瞻)其他形狀(例如矩形 ^車 線3!2而形成三角形的導電内連線318。如圖ΐ4Β^ = 以及圖腦所示’導電内連線316、318以 接導 電構件180的至少一部份。 j接觸¥ 圖17Α-圖17D是結合多個晶片的封 面圖。 钌衣只施例的橫截 26 200834847
^ LX 、、例如’參照圖17A，封裝可類似於上文參照 描述的封裝。然而，在所示的實施例中， 曰° 有晶片焊墊130。因而，如 日日片100設 -晶請，而具有晶片焊墊文3= 置於晶片焊墊m與晶片焊墊322的對鱗墊之ς
内連線314(例如焊球、焊膏、非等向性導電膜、金屬^ 類似元件或者其組合)接合到第—晶片刚上。因 可藉由以下步驟形成：在第-晶片1GG_面上提供曰二 焊墊130;提供覆蓋第-晶片刚的第二晶片彻；以^利 晶 用電性内連線314將第二晶片4〇〇連接到第一晶片1〇〇 Λ片焊墊130上。 卜第二晶片400可與第一晶片100相同或者不同。例如， 第一晶片100以及第二晶片400可分別以邏輯和/或記憶體 晶片的形式提供。圖17Β顯示了類似於圖17Α所示實施例 的封裝的另一實施例，除了第一晶片100包括上文參照圖 7所描述的導電構件170。應該知道，儘管沒有明確地顯 示，第一晶片100還可以是上文參照圖5Α或圖9所描述 的晶片。 例如，參照圖17C，封裝可包括多個第一晶片1〇〇(例 如，下第一晶片10〇a以及上第一晶片i〇〇b)，並且如上文 參照圖2B所描述地提供。上第一晶片i〇〇b設置於下第一 晶片100a上。因而，多個第一晶片1〇〇可在電路基板300 上彼此相鄰地豎直排列。下第一晶片100a的侧墊120可透 過導電内連線(例如，上文參照圖14A所描述的實質上矩 27 200834847)if t的‘電内連線316)電性且機械連接於上第—晶片1獅 2塾120。儘管圖17c顯示了僅兩個第一晶片刚彼此 登、’但應該知道任意數量的第-晶片100可彼此堆疊並 由，線電性/機械連接。此外，任意類型的導電 ^可用於電性/機械連接堆疊之第-晶片100。因為導 ^連f例如’實質上矩形的導電内連線3i6)電性且機械 入教Ιΐ 一晶片1(K)a與上第一晶片1嶋，其間不需要括 第1=。然、而應該知道，如果需要’黏合層可設置於下 曰曰片100a與上第_晶片職之間。此外，儘管圖 1 不了Ϊ上文參照圖沈所描述地提供第—晶片·，但應 « 2Γ^®7β ^ μ〇5Α ^ ^^ ^ ^ 地提供。°、圖5Β、圖7、圖9或圖η所插逑 例如，參照圖17D，封裝可類似於上文參照圖听 ，的封裝，除了如上文參照圖η所描述地提供下第； i」〇〇a:亚且如―上文參照圖7所描述地提供上第-晶： 上第二ΐΓιο:1:, 100的導電構件180可直接接觸 刚之間的接觸面積¥。也構件170，以進一步增加第一晶片 圖18Α是根據-實施例的結合多個晶片的封裝而 回。圖18Β與圖1叱是沿圖18Α所示的線“ 於 例的橫截面圖。圖19是根摅^士人々 汽知 封裝的平面圖。_另—貝關的結合多個晶片的 例如，參照圖18Α與圖18Β，封裝類似於上文參照圖 28 200834847 Λ J. 13Β描述的封裝。參照圖18(：，封裝可類似於上文參照圖 1 曰3C所描述的封裝。然而，在所示的實施例巾，多個第一 曰曰=100在，路基板3〇〇上彼此相鄰地水平排列。多個第 曰曰片100遮可透過多個導電内連線312彼此電性且機械 :其Ϊ外=透？多個導電内連線312電性且機械連接於 :路i板300 ^間而言之’封裝可藉由以下步驟形成：在 i線$12將Μ提供多個第—晶片1GG，並且利用導電内 導電圖案與上導電圖案12〇b與 他曰片的二12〇)連接於暴露於多個第一晶片100中的其 *曰;20a(二面：上的部份下導雩圖案與上導電圖案i2〇b 内而，在-實施例中，各導電 的侧面150上的m 1()"的第一個晶片 1施連接於暴露於°多刀個第¥一電曰圖案與上導電圖案120b與 150上的部份下邕命 曰曰片100中的另一晶片的侧面 在-實施例中，第—日H二广甩圖-12%與12〇a上。 導電内連線312被二 的相鄰晶片的侧面150藉由 一晶片_共用電性連接）。結果，由於各第 同樣，可共享各^曰也線312，封裳的尺寸（寬度)降低。 尺寸。、σ乐—晶片10〇内的電路以降低封裝的整體 應該知道，*t备、 1〇〇。例如，參。m的數量和配置提供第—晶片 連線3丨2彼此電性 有四個透過多個導電内 式铖遷接的第—晶片100。因而，由 29 200834847,if 於共享導電内連、線312以及其間的内部電路，晶片與封裝 的尺寸進一步降低。在一實施例中，導電内連線312可包 括導電塊、焊球以及固化焊膏中的至少一種。 圖20A是根據另一實施例的結合晶片的封裝的平面 圖。圖20B與圖20C是根據—些實施例的沿圖2〇A所示 的線“D”的横截面圖。目2U是根據另一實施例的結合晶 ^的封，，的平面圖。圖21B是根據一實施例的沿圖21A所 不的線“E”的橫戴面圖。目22八-圖22C是根據其他實施例 9 的結合晶片的封裝的平面圖。
爹照圖20A與圖20B，封裳可類似於上文參照圖13B
描述的封，。苓照圖20C，封裝可類似於上文參照圖13C 描述的封裝。然而，在所示的實施例，第一晶片1〇〇更可 設有形成於其頂面的晶片焊墊13〇，而電路基板3⑽更可 設有第二電路基板焊墊332。因而，電性内連線33〇(例如， 接合線)可電性連接晶片焊墊130與第二電路基板焊墊332 中的對應焊墊。換句話說，封裝可藉由以下步驟形成··在 • 第一晶片10〇的頂面上提供晶片焊墊130，以及利用至少 一電性内連線330將第二電路基板焊墊332連接到晶片焊 墊 130。 ^圖20A-圖20C所示的實施例包括相對較大數量的輸 入/輸出焊墊，並且因而可用於例如高速1C以及高密度記 . 憶體晶片等應用。儘管圖20A-圖20C顯示了其中沿第一晶 片1〇〇的所有侧面設置多個晶片焊墊130的封裝。^線330 將各aa片：!：干墊13〇電性連接到相應的第二電路基板焊墊 30 200834847, 332。應該知道，晶片谭墊130(以及接合線33〇)能夠以任 意數量以及配置提供。例如，參照圖21A以及圖21B，封 裝可包括沿第mGG的-部份侧面設置的晶片焊塾 130，而側墊12〇設置於第一晶片1〇〇的各側面15〇。儘管 如上文參照圖7所描述地提供圖21B所示的第一晶片 刚，但應該知道可如上文參照例如目2β、圖5B或曰^ 9 所描述地提供第一晶片1〇〇。
=照圖22A-圖22C，晶片焊墊13()可沿第一晶片1〇〇 ==設置。，圖2〇A舰、圖Μ、圖Μ以 、、^—日办了夕個導電内連線312(並且因而側塾U0) 二：：曰二片乂00的所有側面設置的封裝，但應該知道能夠 120。例如，夂昭圖？^ 电内連線312以及側墊 對相對心/;圖 封裝可包括沿第一晶片100的― 此外:¾ 2貝置的多個導電内連線312以及側墊120。 :曰=的封裝設有僅設置於第-晶片的- 例的曰曰片焊墊13〇。 圖。與貫施例的結合晶片的封裝的平面 參昭疋沿圖23A所示的線“F”的橫截面圖。 所描述的、_。t 23B，封裝可類似於上文參照圖⑽ 封裝，但勺；> π圖23C，封裝可類似於圖23B所示的 本案^所描述的第一晶片100或者 所示的導帝允〜他適當晶片。在一實施例中，圖23C 然而，在二316可接觸至少一部份導電構件180。 丁的Λ %例中，第一晶片1〇〇可設有設置於其 31 200834847if 下表面的晶片焊墊13〇。因而，第—晶片的侧塾12〇 透過多個實質上矩形的導電内連線316(例如，參見圖14A 與圖14B)電性連接到第—電路基板焊墊32G，並且晶片焊 墊130可透過電性内連線314 (例如，導電球、導電塊、焊 f'焊塊、焊膏、非等向性導電膜、金屬或類似元件或者 ΪΪΗΓ接到設置於電路基板上的第二電路基 。換句話說，封裝可藉由以下步驟形成：
:晶片⑽的底面上提供晶片焊塾⑽；以及利用至= =生内連線3〗4將第二電路基板料通連接到晶塾 =康上述實施例’侧墊暴露於晶片的侧面上。藉由在 面;供侧墊，可以縮短導電結構與外部元件之間 ，延；。猎由縮短訊號路徑的長度，可降低於訊 的…Γ 是連接到設置於晶片100頂部 f的=j由在“上提供侧墊，可降低結合晶片的封 相較另外，藉由將侧墊形成於晶片的側面上， 如計連接各㈣性組件(例 所示的側墊，可以更加* 用圖12A’ 12c 佈線設計。 η ^地進仃電力線或接地線的金屬 即便在接合墊的總數量明顯增加時，使用本發明所討 32 200834847f 論之側墊的晶片也可以輕易地適應而且 話說，利用本發明的訾浐/, )个曰刀換句 、 本&月的果知例，對於相同的晶片面積（real estate)’晶片烊墊的總數可以卿地增加。 ' ;根據-些貫施例，本領域熟知此項技藝者應知道本案 所讨論的封裝可結合各種具有㈣的半導體^，儘管在 本案中並沒有討論所有這樣的組合。 儘官在上文中具軸示並描述了本發明的實施例，要
，本，域熟知此項技藝者可以在不脫離由後續申請專利 範圍所定義的本發明的精神與範圍的情況下進行各種形式 和細節上的改動 【圖式簡單說明】 下文中，將參考附圖描述本發明的實施例，其中： 圖1是具有多個習知晶片的習知晶圓的透視圖，每一 晶片上具有習知的焊墊。 圖2A與圖2B是根據一些實施例的具有侧墊之晶片的 透視圖。 圖3A是設置在位於晶圓上的晶片内的焊墊配置的平 面圖。 圖3B是沿圖3A所示的線“A”的橫截面圖。 圖4A至圖4C顯示圖2A所示之成晶片的形方法的橫 截面圖。 圖5A與圖5B是根據其他實施例的具有侧墊之晶片的 透視圖。 圖6A至圖6C顯示圖5A所示之晶片的形成方法的横 200834847lf 截面圖。 圖7是根據另一貫施例的具有侧塾之晶片的透視圖。 圖8A至圖8C顯示圖7所示之晶片的形成方法的橫截 面圖。 ' 圖9是根據另一實施例的具有侧墊之晶片的透視圖。 圖10A至圖10C顯示圖9所示之晶片的形成方法的橫 截面圖。 圖11是根據另一實施例的顯示具有侧墊之晶片的形 馨 成方法的透視圖。 圖12A至圖12C是根據一些實施例的電性連接與侧墊 的平面圖。 圖13A是根據一實施例的結合晶片的封裝的平面圖。 圖13B與圖13C是沿圖13A所示的線“B”的不同實施 例的橫截面圖。 圖14A與圖14B是沿圖13A所示的線“B”的封裝的其 他實施例的橫截面圖。 ^ 圖15A與圖15B是沿圖13A所示的線“B”的封裝的其 他實施例的橫截面圖。 圖16A與圖16B是沿圖13A所示的線“B”的封裝的其 他實施例的橫截面圖。 . 圖17A至圖17D是結合多個晶片的封裝實施例的橫 截面圖。 圖18A是根據一實施例的結合多個晶片的封裝的平 面圖。 34 200834847f 圖18B與圖18C是沿圖18A所示的線“B”的封裝實施 例的橫截面圖。 圖19是根據另一實施例的結合多個晶片的封裝的平 面圖。 圖20A是根據另一實施例的結合晶片的封裝的平面 圖。 圖20B與圖20C是根據一些實施例的沿圖20A所示 的線“D”的橫截面圖。 圖21A是根據另一實施例的結合晶片的封裝的平面 圖。 圖21B是根據一實施例的沿圖21A所示的線“E”的橫 戴面圖。 圖22A至圖22C是根據其他實施例的結合晶片的封裝 的平面圖。 圖23A是根據另一實施例的結合晶片的封裝的平面 圖。以及 圖23B與圖23C是根據一些實施例的沿圖23A所示 的線“F”的橫截面圖。 【主要元件符號說明】 10 ·晶片 20 :上表面 40 :晶片焊墊 100 :晶片 100a :下第一晶片 35 200834847, 100b :上第一晶片 102 :晶片基板 104 :導電結構 106 ··第一層間介電層 108 :導電圖案 108a :上導電圖案 108b :下導電圖案 110 :第二層間介電層 • 112 :第三層間介電層 120 ··側墊 120a :上導電圖案 120b :下導電圖案 130 :晶片焊墊 140 :頂面 150 :侧面 152a :中間導電圖案 ^ 160 ·•侧墊 160a :中間導電圖案 170 :導電構件 170a :導電構件 . 180 :導電構件 210 :内連線 212 :介層窗圖案 214 :導電接線圖案 36 200834847, 220 :電性組件 300 :電路基板 310 :外部接觸端子 312 :導電内連線 314 :電性内連線 316 :矩形的導電内連線 318 :三角形的導電内連線 319 :凹彎三角形的導電内連線 • 320 :第一電路基板焊墊 322 :晶片焊墊 330 :電性内連線 332 :第二電路基板焊墊 340:第二電路基板焊墊 400 :第二晶片 a:基板 SL :切割道
37

Claims (1)

  1. 200834847if 十、申請專利範圍·· 1 ·:種半導體元件，包括： 晶片基板； | 1 %曰曰/ί丞槪上，
    ^間介電層’位於所述下導電圖案上；以及 $導電圖案，位於所述層間介電層上， 份:I二:部:所述下導電圖案以及至少-部 上，駐ϋ 露於所述第—晶片的所述側面 Μ共同地形成侧墊。 露於2所^請專利範圍第1項所述之半導體场，复中A 置於_$_上_述部份上導電巴安_： 圖宰盥所、十、： 曰曰片的所述侧面上的所述部份下導電 口木與所述罘—晶片的所述頂面之間。 卜^ 3 ·如申請專娜㈣丨項所狀半導體元件， =弟-晶片更包括中間導電圖案，位於所述下^所 所述上導電圖案之間。 圖案與 4 ·如f請專娜3項所述之半導體 >、-部份所述中間導電圖案 所述第 二中至 面上。 曰曰片的所述側 5 ·如申請專利範圍第3項所述之半導體元件 处間導電圖案為條型導電圖案或接觸型導電圖案了所 38 200834847, 申請專利範圍第1項所述之半導雕-# 電路基板，夏有繁一杂 <之牛&粗兀件，更包括' 導電内連線，、ζ所^一 it焊墊；以及 所述第—曰Η 、 %路基板焊墊連接至Α 所u 8日片的所述側面上的 =接至恭路於 部份上導電圖案。 〜口刀下蛉毛圖案與所达 7 ·如_請專利範圍第6項所述 述導電内連線為實質上球、杏、版兀件，其令所 角形的或凹彎三角形的。、’、貝矩形的、實質上三 利範圍第7項所述之半導體元件，复中所 述弟曰曰片更包括導電構件，暴露 2所 侧面上並電連接至所述第-晶片的所述例：述 電内連線翻至少-部份所述導 ，及所述導 9·如申請專利翻第6項所體 述】路基板更包括第二電路基板焊塾，所述半導體Π 晶片焊墊’位於所述第一晶片的所述項面與所述底面 的至少一面上；以及 一 Φ 至少-曰電性内連線’將所述第二電路基板焊墊連接至 戶斤述晶片焊塾。 10—·如申請專利範圍第9項所述之半導體祕， 戶斤述第一晶片包括： 〃 多個所述侧墊；以及 多個所述侧面，其中於所述側面的至少二者的每_者 上暴露至少一側墊，所述半導體元件包括： 39 200834847.
    元件，更包 =2，塾，位於所述第一晶片的所述頂面上； 相鄰於所述侧面的所述至少二者 第9項所述之半導體元件，其中 第二晶片，覆蓋所述第一晶片；以及 電性内連線，將所述第二晶片連接至所述第一晶片的 所述晶片焊塾。 7·如申請專利範圍第6項所述之半導體元件，包括： $個所述第一晶片，位於所述電路基板上；以及 内連線，將暴露於所述多個第一晶片的第一個晶 片的所述侧面上的部份所述下導電圖案與所述上導電圖案 連接於恭鉻於所述多個第一晶片的弟一個晶片的所述側面 上的部份所述下導電圖案與所述上導電圖案。 14 ·如申請專利範圍第13頊所述之半導體元件，其中 所述多個第一晶片的至少二者在所述電路基板上彼此水平 相鄰。 15 ·如申請專利範圍第13頊所述之半導體元件，其中 所述多個第一晶片的至少二者在所述電路基板上彼此豎直 相鄰。 16 ·如申請專利範圍第15頊所述之半導體元件’更包 括黏合層，位於彼此豎直相鄰排列的所述多個第一晶片的 所述至少二者之間。 40 200834847、 圍第15項所述之半導體元件，其中 電構H及日日片的所述至少二者的至少-者包括導 所述導電構件的 的所述至少二者部份暴露於所述多個第一晶片 連接於所述多個第者的所述側面上’並且電性 的所述侧墊。日日、所迷至少二者的所述至少-者 所述多15 f 17項所述之半導體元件，其中 件；以及 as片的所述至少二者分別包括導電構 至少一垂直相鄰之繁_ 接觸。 弟—曰曰片的所述導電構件彼此直接 19 ·如申睛專利範 、、… 所述導電内連線包括導,項所述之半導體元件’其中 種，並且所述多個第=鬼、焊球以及固化焊膏中至少一 片的侧面由所述導以:片的所述第—個晶片與第二個晶 20.如申請和H線間隔。 所述第-晶片更包括1項所述之半導體元件’其中 方，其中至少_部V电構件，位於所述下導電圖案下 所述侧面上並且電導電構件暴露於所述第〆晶片f 片更包括位於所述下^於所述下導電圖案，所述第了中曰 間導電圖案。、电圖案與所述上導電圖案之間白’ 21·如申請專利 所述第-晶片更包括// 1項所述之半導體元件，其中 ¥電構件，位於所述上導電圖案上， 41
    200834847，if 其中至部份所述導電構件暴露於所述第1¾片的所述 側面上並且電性連接於所述上導電圖案，所述第一晶片更 包括位於所述下導電圖案與所述上導電圖案之間的中間導 電圖案。 ^ T峋寻利乾圍第〗項所述之半導體元件，其_ 所述弟一晶片包括： 多個所述侧墊；以及 A主I電接線^案’沿實質上平行於所述晶片基相 的表面的平面實質上水平延伸，其中 所迷至少一導電接線圖案將所述多個側 電性連接到一起。 ^如中請專利範圍帛22項所述之半導體元件，其中 所述至少—導魏_案設置於所述層·電層上/、 齡、f繁如曰申tT月專利乾圍第1項所述之半導體元件，其中 所述弟一晶片更包括·· 電性組件，形成於所述“基板上；以及 减titt㈣’位於所述晶片基板上，其中所述導電 =線圖木將所述下導電圖案與所述電性组件電性連接到! 25 ·如巾料鄕圍第丨項所述 所述第-晶片包括： 竹^件’其中 多個所述侧墊；以及 多個所述侧面，其中於每一所述侧面上 %· 至少恭露一侧 42 200834847 26 · —種半導體元件的形成方法，包括·· 形成第一晶片，所述第一晶片具有頂面、底面以及 連接至所述頂面與所述底面的側面，其中形成所述第一晶 片包括： 提供晶片基板； 在所述晶片基板上形成下導電圖案； 在所述下導電圖案上形成層間介電層；以及 在所述層間介電層上形成上導電圖案， 其中所述下導電圖案與所述上導電圖案延伸至切割區 内，以及 其中至少一部份所述下導電圖案與至少一部份所述上 導電圖案暴露於所述第一晶片的所述側面上，以共同地形 成側墊。 27 ·如申叫專利範圍弟26項所述之半導體元件的形成 方法，其中形成所述第一晶片包括： 提供基板，所述基板具有由所述切割區間隔的多個晶 片區； Βθ 於所述基板上以及至少一晶片區内形成所述下導電圖 案； D 於所述下導電圖案上以及所述至少一晶片區與所逑切 割區内形成所述層間介電層； 於所述層間介電層上以及所述至少一晶片區内形成所 述上導電圖案，其中所述下導電圖案與所述上導電圖案中 的至少一者延伸至所述切割區内；以及 43 200834847>if 於所述切割區處分離所述多個晶片區。 28 ·如申請專利範圍第26項所述之半導體元件的形成 方法’更包括將暴露於所述第一晶片的所述侧面上的所述 部份上導電圖案設置於暴露於所述第一晶片的所述侧面上 的所述部份下導電圖案與所述第一晶片的所述頂面之間。
    29 ·如申請專利範圍第26項所述之半導體元件的形成 方法’其中形成所述第一晶片更包括於所述下導電圖案與 所述上導電圖案之間形成中間導電圖案。 30·如申請專利範圍第29項所述之半導體元件的形成 方法，其中至少一部份所述中間導電圖案暴露於所述第一 晶片的所述侧面上。 31 ·如申請專利範圍第26項所述之半導體元件的形成 方法，更包括： 提供電路基板，所述電路基板具有第一電路基板焊 墊；以及 用導電内連線將所述第一電路基板谭墊連接至暴露於 所述第一晶片的所述侧面上的所述部份下導電圖案以及所 述部份上導電圖案。 體元件的形成 、實質上矩形 32 ·如申請專利範圍第31項所述之半| 方法，其中所述導電内連線為實質上球形的 的、實質上三角形的或凹彎三角形的。 ^ 〜片厂，丨地又平導體元件έ 於所述第 方法，其中形成所述第-晶片更包括形成導 :第-晶片騎述側面上並且電性連接至所述肩 200834847 片的所述侧墊，所述方法更包括： 使所述導電内連線接觸所述導電構件的至少一部份。 34 ·如申請專利範圍第31項所述之半導體元件的形成 方法，其中所述電路基板更包括第二電路基板焊塾，所述 方法更包括： 於所述第一晶片的所述頂面與所述底面的至少一面上 提供晶片焊墊；以及 龟怔鬥運線將所述第 ‘吩！枚垾墊連接至 用至少一
    所述晶片焊塾 35·如中請專利範圍第34項所述之半導體元件 方法，其中所述第一晶片包括： 取 多個所述侧墊；以及 多個所述侧面，其中於所述側面的至少二者 一 上暴露至少一側墊，所述方法包括： 、母者 。提供相鄰於所述側面的至少二者的多個所述晶片焊 勢。 j6·如中請專利範圍第34項所述之半導體林 方更包括電連接所述晶片焊墊至所述側墊。 乂 方法^更^專纖難Μ項輯之半導體元件的形成 ^所述第U的所述頂面上提供晶片焊塾； 提供覆蓋所述第一晶片的第二晶片；以及 用電性内連線將所述第二晶片連接至所述第—曰 所述晶片焊墊。 _片白、 200834847, 38·如申請專利範圍第31項所述之半導體元件的形成 方法，包括： 於所述電路基板上提供多個所述第一晶片；以及 用導電内連線將暴露於所述多個第一晶片的第一個晶 片的所述侧面上的部份所述下導電圖案與部份所述上導電 圖案連接至恭露於所述多個弟一晶片的第二個晶片的所述 側面的部份所述下導電圖案與部份所述上導電圖案。 39. 如申請專利範圍第38項所述之半導體元件的形成 方法，更包括將所述多個第一晶片的至少二者排 述電路基板上彼此水平相鄰。 " 40. 如申請專利範㈣38項所述之半導體元件的 方法，更包括將.所述多個第-晶片的至少 1 述電路基板上彼此垂直相鄰。 〖幻马在所 41 ·如申請專利範圍第4〇項 方法，更包括： 件的形成 在所述多個第—晶片的所述至少 f導電構件’其中至少-部份所述導電構者内形 個第1片的所述至少二者的所述匕構=於所迷多 亚且電性連接至所述多個第—曰 为所述側面上 至少〜者的所述側墊。 B日、^述至少二者的所迷 元件的形成 方法仏更如包:^職㈣Μ销述之半導體 内;2構件’位於所述多個第一晶片的所述至少 46 200834847 觸 使至少二豎直相鄰之第1日片的所述導電構件㈣ 43 ·如申請專利範圍第38項所述之半導I#;# 方法，其中所述導電内連線包括導電塊、焊球以及成 膏中至少-種，並且所述多：第-晶片的所述第_個晶埤 與第二個晶片的侧面由所述導電内連線間隔。 曰曰片 44 ·如申請專利範圍第26項所述之半導體元/ 方法，其中形成所述第，晶片更包括形成位於所述 圖案下方的導電構件’其中至少-部份所述導電構件暴: 於所述第的所—上並電性連接至所述下= 案，其中形成所述第-晶片更包括形成位於所述下導= 案與所述上導電圖案之間的中間導電圖案。 、》 45.如申請專利範圍第26項所述之半導體元件的形 方法，其中形成所述第-晶片更包括形成位於所述 圖ΞΐΓΐΓ舞件，其中至少—部份所述導電構件暴露 於所述弟-晶片的所述侧面上並電性連接至所述 案；所述第一晶片更包括形成位於所述下導二 案與所处上ν電圖案之間的中間導電圖案。 二如:开，範圍第26項所述之；體元件的形成 方法具宁形成所述第一晶片包括： 形成多個所述侧墊；以及 f上平行於所述晶片基板的表面的平面實質 上水平f伸的至少一導電接線圖案，其中 、 所之至/導電接線圖案將所述多個侧墊的至少二者 47 200834847,if 電性連接到一起。 . 47 ·如申請專利範圍第46項所述之半導體元件的形成 方法’更包括在所述層間介電層上設置所述至少一導電接 線圖案。 48 ·如申請專利範圍第26項所述之半導體元件的形成 方法，其中形成所述第一晶片更包括： 於所述晶片基板上形成電性組件；以及 於所述晶片基板上形成導電接線圖案，其中 所述導電接線圖案將所述下導電圖案與所述電性組件 電性連接到一起。 ' 49.如申請專利範圍第26項所述之半導體元件的形成 方法，其中所述第一晶片包括多個所述侧面，其中形成所 述弟一晶片包括： 形成多個所述側墊使得於每一所述侧面上至少暴露一
    48
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100771862B1 (ko) * 2005-08-12 2007-11-01 삼성전자주식회사 메모리 모듈을 위한 인쇄회로기판, 그 제조 방법 및 메모리모듈-소켓 어셈블리
JP5173525B2 (ja) * 2008-03-28 2013-04-03 ルネサスエレクトロニクス株式会社 半導体ウエハ、半導体チップ、半導体装置、及び半導体装置の製造方法
FI122217B (fi) * 2008-07-22 2011-10-14 Imbera Electronics Oy Monisirupaketti ja valmistusmenetelmä
US20100078788A1 (en) * 2008-09-26 2010-04-01 Amir Wagiman Package-on-package assembly and method
KR101539402B1 (ko) * 2008-10-23 2015-07-27 삼성전자주식회사 반도체 패키지
JP5275123B2 (ja) * 2009-04-21 2013-08-28 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
JP5577965B2 (ja) * 2010-09-02 2014-08-27 ソニー株式会社 半導体装置、および、その製造方法、電子機器
USD668658S1 (en) * 2011-11-15 2012-10-09 Connectblue Ab Module
USD680545S1 (en) * 2011-11-15 2013-04-23 Connectblue Ab Module
USD680119S1 (en) * 2011-11-15 2013-04-16 Connectblue Ab Module
USD668659S1 (en) * 2011-11-15 2012-10-09 Connectblue Ab Module
USD689053S1 (en) * 2011-11-15 2013-09-03 Connectblue Ab Module
USD692896S1 (en) * 2011-11-15 2013-11-05 Connectblue Ab Module
KR20160006032A (ko) * 2014-07-08 2016-01-18 삼성전자주식회사 칩, 이를 이용하는 칩 적층 패키지 및 그 제조방법
US20200066692A1 (en) * 2016-12-14 2020-02-27 Intel IP Corporation Package devices having a ball grid array with side wall contact pads
JP6836485B2 (ja) * 2017-09-15 2021-03-03 株式会社東芝 半導体チップ及びその製造方法、並びに、集積回路装置及びその製造方法
KR20200115769A (ko) * 2019-03-25 2020-10-08 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
WO2022181064A1 (ja) * 2021-02-25 2022-09-01 ソニーセミコンダクタソリューションズ株式会社 半導体装置、撮像装置、製造方法
US12057379B2 (en) * 2021-09-03 2024-08-06 Cisco Technology, Inc. Optimized power delivery for multi-layer substrate

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4770640A (en) * 1983-06-24 1988-09-13 Walter Howard F Electrical interconnection device for integrated circuits
US5104820A (en) * 1989-07-07 1992-04-14 Irvine Sensors Corporation Method of fabricating electronic circuitry unit containing stacked IC layers having lead rerouting
US5126286A (en) 1990-10-05 1992-06-30 Micron Technology, Inc. Method of manufacturing edge connected semiconductor die
US5270261A (en) * 1991-09-13 1993-12-14 International Business Machines Corporation Three dimensional multichip package methods of fabrication
US5266833A (en) * 1992-03-30 1993-11-30 Capps David F Integrated circuit bus structure
JP3519453B2 (ja) 1994-06-20 2004-04-12 富士通株式会社 半導体装置
JP3147666B2 (ja) 1994-07-21 2001-03-19 株式会社村田製作所 積層電子部品およびその製造方法
MY114888A (en) 1994-08-22 2003-02-28 Ibm Method for forming a monolithic electronic module by stacking planar arrays of integrated circuit chips
US5888884A (en) * 1998-01-02 1999-03-30 General Electric Company Electronic device pad relocation, precision placement, and packaging in arrays
US6326689B1 (en) * 1999-07-26 2001-12-04 Stmicroelectronics, Inc. Backside contact for touchchip
JP2001085457A (ja) 1999-09-10 2001-03-30 Hitachi Ltd 半導体ウエハ、半導体装置及びその製造方法
JP2001085361A (ja) * 1999-09-10 2001-03-30 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
KR20010073946A (ko) 2000-01-24 2001-08-03 윤종용 딤플 방식의 측면 패드가 구비된 반도체 소자 및 그제조방법
JP2002076167A (ja) 2000-08-29 2002-03-15 Sony Corp 半導体チップ、積層型半導体パッケージ、及びそれらの作製方法
US6607941B2 (en) * 2002-01-11 2003-08-19 National Semiconductor Corporation Process and structure improvements to shellcase style packaging technology
SG111069A1 (en) 2002-06-18 2005-05-30 Micron Technology Inc Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
JP4248928B2 (ja) * 2003-05-13 2009-04-02 ローム株式会社 半導体チップの製造方法、半導体装置の製造方法、半導体チップ、および半導体装置
SG120123A1 (en) * 2003-09-30 2006-03-28 Micron Technology Inc Castellated chip-scale packages and methods for fabricating the same

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