TWI503939B - 電子元件 - Google Patents

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Description

電子元件
本發明係有關於一種電子元件，特別是有關於一種包括封裝構件之電子元件。
導線上凸塊(bump on trace，BOT)結構係用於覆晶封裝，其中金屬凸塊係直接接合至封裝基底之窄金屬導線，而不是接合至較各自的連接金屬導線有較大寬度的金屬墊。導線上凸塊結構需要較小的晶片區域和低製造成本。導線上凸塊結構可達成以金屬墊為基礎之傳統接合結構相同的可靠度。
導線上凸塊結構有時會遇到剝落(peeling-off)的問題，例如當一元件晶粒經由導線上凸塊結構接合至一封裝基底，由於元件晶粒之熱膨脹(CTE)和封裝基底的熱膨脹匹配不足，形成之封裝體中可能會產生應力。應力係施加於導線上凸塊結構之金屬導線上，導致金屬導線從封裝基底中連接的介電層剝落。
根據上述，依照本發明一些實施例，一封裝構件包括一位於封裝構件之頂部表面之金屬導線。一錨定通孔(anchor via)位於金屬導線下且接觸金屬導線，錨定通孔係配置成不導通流經金屬導線之電流。
依照本發明另一些實施例，一元件包括一封裝構件。一金屬導線位於封裝構件之表面上。一導線上凸塊(BOT)結構，包括一金屬柱及一銲錫區，將金屬柱接合至部分金 屬導線。一錨定通孔(anchor via)位於金屬導線下且接觸金屬導線，其中錨定通孔係配置成不導通流經金屬導線之電流，錨定通孔鄰接銲錫區，且具有一接觸介電層之底部表面。
依照本發明另一些實施例，一封裝體包括一封裝基底，接合至一元件晶粒。封裝基底包括一介電層、一金屬導線，位於封裝基底之頂部表面上且位於介電層上，及一錨定通孔(anchor via)，位於金屬導線下。錨定通孔包括一頂部表面和一底部表面，頂部表面接觸金屬導線，底部表面接觸介電層之頂部表面。元件晶粒包括一金屬柱。一銲錫區將金屬柱接合至部分金屬導線，其中銲錫區接觸金屬導線之頂部表面和側壁。
為讓本發明之特徵能更明顯易懂，下文特舉實施例，並配合所附圖式，作詳細說明如下：
以下詳細討論實施本發明之實施例。可以理解的是，實施例提供許多可應用的發明概念，其可以較廣的變化實施。所討論之特定實施例僅用來揭示使用實施例的特定方法，而不用來限定揭示的範疇。
本發明於各實施例提供包括導線上凸塊(BOT)結構和錨定通孔之封裝結構，以下會討論各實施例的變化。在以下各實施例中，相似的單元使用相同的標號。
第1圖揭示一實施例封裝體的剖面圖，此封裝體包括接合至封裝構件200之封裝構件100。封裝構件100可以是於其中包括例如電晶體之主動元件的元件晶粒(主動元 件概要性的以104顯示)，而封裝構件100亦可以為其它型態的封裝構件。舉例來說，封裝構件100可以是不包括主動元件之中介片(Interposer)。在封裝構件100是元件晶粒之一實施例中，基底102可以是例如矽基底之半導體基底，而基底102可包括其它半導體材料。形成內連線結構114(包括形成於其中的且連接至半導體元件之金屬線和通孔106)，以電耦接主動元件104。金屬線和通孔106可以為銅或銅合金形成，且可使用鑲嵌製程形成。內連線結構114可包括常見的層間介電層(未繪示)和金屬間介電層108。金屬間介電層108可包括低介電常數材料，且其介電常數(k值)可小於3.0。低介電常數材料亦可以為k值約低於2.5之極低介電常數材料。封裝構件100可於其表面更包括金屬柱112。金屬柱112亦可超過封裝構件100的表面100A。金屬柱112可以銅或銅合金形成，且亦可包括其它層(未繪示)，例如鎳層、鉑層、金層或類似的層。
封裝構件200可以為其它型態的封裝構件，例如中介片(Interposer)。封裝構件200可包括內連接位於封裝構件200相對側金屬圖樣之金屬線202/212和通孔204/214。金屬線202以下亦可稱為金屬導線202。在一實施例中，金屬導線202(形成於封裝結構200之頂部)係電耦接連接器216(形成於封裝結構200之底部)。內連線可經由電連接器224形成。在一示範之實施例中，封裝構件200包括一核心體220，其包括介電基底222和穿過介電基底222之電連接器224。在一示範之實施例中，介電基底222可以為玻璃纖維形成，而其可以為其它的材料形成。介電層230 中可形成有金屬線202/212和通孔204/214。此外，核心體220的各側上之金屬線層的數量可超過或小於第1圖所示的數量。可明白的是，封裝構件200可具有各種其它結構，可包括層壓層(laminated layer)，且可不包括核心體。
封裝構件100、200係經由銲錫區232彼此接合，其中銲錫區232可由無鉛銲錫、共晶銲錫或類似的材料形成。銲錫區232係接合至(且直接接觸)金屬導線202之頂部表面，其中此頂部表面面向封裝構件100。
第2圖概要性的揭示一金屬導線202和連接的銲錫區232之剖面圖，其中此圖是第1圖沿著線2-2之面的剖面圖。如第2圖所示，銲錫區232亦可接觸各金屬導線202之側壁。所完成的接合係稱為導線上凸塊(BOT)接合，且所完成的接合結構係稱為導線上凸塊(BOT)接合結構。
請往回參照第1圖，在封裝構件100、200接合之後，底層填料(或鑄模底部填充mold underfill，簡稱MUF)234可填入封裝構件100、200間的間隙。因此，底層填料亦填入相鄰金屬導線間之間隙。底層填料可接觸金屬導線之頂部表面和側壁，且可接觸銲錫區。在另一實施例係沒有填入底層填料，而封裝構件100、200間的間隙和相鄰金屬導線202間之間隙係為空氣隙(air gap)。
第3圖揭示封裝構件200在接合至封裝構件100以形成第1圖之封裝體之前的剖面圖。金屬導線202(以202A、202B和202C表示)係在封裝構件200之表面上暴露。緊靠金屬導線202C下且電性接觸金屬導線之通孔204是一個垂直的通孔，其係用於將電流導引至金屬導線202，及/或從 金屬導線202導引電流。金屬導線202A、202B亦連接至通孔204(第3圖沒有繪示，請參照第2圖)，其係緊靠在金屬導線202A、202B下，且將金屬導線202A、202B電連接至電連接器224及/或216。由於緊靠在金屬導線202A、202B下之通孔204沒有在第3圖所示之面中，第3圖沒有繪示通孔204。
請再參照第3圖，於金屬導線202A、202B下形成錨定通孔208。錨定通孔208之頂部表面可直接接觸其上各金屬導線202A、202B之底部表面。錨定通孔208與緊靠在金屬導線202C下之通孔204可由相同的材料，且可由相同的製程步驟形成。在一些實施例中，錨定通孔208之底部表面209係接觸一介電層230之頂部表面230A，且錨定通孔208下沒有導電圖樣(例如金屬導線)與其直接接觸。當第1圖所示之封裝體(包括第3圖所示之封裝構件200)在使用時通電，錨定通孔208可與各自連接的金屬導線202A、202B有相同的電壓，然而，雖然金屬導線202A、202B具有電流，沒有電流流經任何錨定通孔208。
第4圖揭示另一實施例，除了特別說明以外，在這些實施例中，構件和相似的構件有相同的材料和形成方法，且在第1圖至第3圖之實施例中，相似的構件係標示相似的標號。在此實施例中，錨定金屬導線或墊240(寬度較金屬導線大)係形成在錨定通孔208下。錨定通孔208之底部表面209可直接接觸金屬導線或墊240之頂部表面。然而，在這些實施例中，金屬導線或墊240係用來改進金屬導線202之錨定(anchoring)，而不是用來導引電流流經金屬導線 202。因此，金屬導線/墊240下可沒有任何與其連接的導電圖樣。當第4圖之封裝體在使用時通電，金屬導線/墊240可與各連接金屬導線202A、202B有相同的電壓，然而，沒有電流流經任何金屬導線/墊240。
第5A圖至第5C圖揭示各上視圖。第5A圖揭示部分第3圖結構之上視圖，其揭示金屬導線202A和其下的錨定通孔208。此外，其亦揭示金屬柱112。在這些實施例中，金屬導線202D(請亦參照第1、3和4圖)係直接位於金屬導線202A下，且位於金屬導線層(緊靠在金屬導線202A之金屬導線層下)中。錨定通孔208可形成於金屬導線202D之一側或兩側上。錨定通孔208係鄰接金屬導線202D，且位於金屬柱112上。舉例來說，錨定通孔208和金屬導線202D間之距離為S1，S1可約小於15μm，或約小於10μm，除了設計規則需要較大的距離S1，而在這種情形下，距離S1可等於或稍大於設計規則允許之最小距離。隨著金屬柱112之尺寸而定，在上視圖中，部分的錨定通孔208可重疊金屬柱112。在另一實施例中，全部的錨定通孔208可重疊金屬柱112。換句話說，部分或全部的錨定通孔208可垂直對準金屬柱112。在又另一實施例中，如第5B圖所示，錨定通孔208可不重疊金屬柱112之任何部分。然而，錨定通孔208仍可鄰接金屬柱112和金屬導線202D，而距離S1約小於15μm，約小於10μm或接近設計規則允許的最小距離。
第5C圖揭示第1至4圖部分結構之上視圖，其中揭示金屬導線202B和各自的連接錨定通孔208。在這些實施例 中，一個或多個錨定通孔208可直接位於各自的金屬柱112下方(如第3圖所示)，且對準金屬柱112，其中金屬柱112係電連接金屬導線202B。一個或多個錨定通孔208可大體上對準金屬柱112之中央113。在一些實施例中，如第3圖所示，錨定通孔208A係直接位於金屬導線202B下方，且連接至金屬導線。可供選擇的，除了錨定通孔208A外，可加入一個或多個錨定通孔208B，其中錨定通孔208B未對準金屬柱112之中央113。在另外的實施例中，即使沒有類似於第4A圖中所形成的金屬導線202D，此實施例可形成錨定通孔208B，而未形成錨定通孔208A。
在第5A至第5C圖之實施例的導線上凸塊(BOT)結構中，金屬導線202可包括第一部分和第二部分，其中第一部分係被金屬柱112和銲錫區232覆蓋(第1至4圖)，第二部分係鄰接第一部分，且第二部分未被金屬柱112和銲錫區232覆蓋。例如，第5A至5C圖揭示示範的第一部分202’和連結各自第一部分202’之第二部分202”。第一部分202’和第二部分202”可有相同的寬度W1。在另外的實施例中，第一部分202’和各自連接的第二部分202”有不同的寬度。
藉由形成錨定通孔208，錨定通孔208間的黏著力係加入金屬導線202和其下介電層230間之黏著力。因此改善金屬導線202和其下介電層230間的黏著，而減少金屬導線剝落的問題。
依照本發明一些實施例，一封裝構件包括一位於封裝構件之頂部表面之金屬導線。一錨定通孔(anchor via)位於 金屬導線下且接觸金屬導線，錨定通孔係配置成不導通流經金屬導線之電流。
依照本發明另一些實施例，一元件包括一封裝構件。一金屬導線位於封裝構件之表面上。一導線上凸塊(BOT)結構，包括一金屬柱及一銲錫區，將金屬柱接合至部分金屬導線。一錨定通孔(anchor via)位於第金屬導線下且接觸金屬導線，其中錨定通孔係配置成不導通流經金屬導線之電流，錨定通孔鄰接銲錫區，且具有一接觸介電層之底部表面。
依照本發明另一些實施例，一封裝體包括一封裝基底，接合至一元件晶粒。封裝基底包括一介電層、一金屬導線，位於封裝基底之頂部表面上且位於介電層上，及一錨定通孔(anchor via)，位於金屬導線下。錨定通孔包括一頂部表面和一底部表面，頂部表面接觸第金屬導線，底部表面接觸介電層之頂部表面。元件晶粒包括一金屬柱。一銲錫區將金屬柱接合至部分金屬導線，其中銲錫區接觸金屬導線之頂部表面和側壁。
雖然本揭示之較佳實施例說明如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧封裝構件
100A‧‧‧表面
102‧‧‧基底
104‧‧‧主動元件
106‧‧‧通孔
108‧‧‧金屬間介電層
112‧‧‧金屬柱
113‧‧‧中央
114‧‧‧內連線結構
200‧‧‧封裝構件
202A‧‧‧金屬導線
202B‧‧‧金屬導線
202C‧‧‧金屬導線
202D‧‧‧金屬導線
202‧‧‧金屬線
202’‧‧‧第一部分
202”‧‧‧第二部分
204‧‧‧通孔
208‧‧‧錨定通孔
209‧‧‧底部表面
212‧‧‧金屬線
214‧‧‧通孔
216‧‧‧連接器
220‧‧‧核心體
222‧‧‧介電基底
224‧‧‧電連接器
230‧‧‧介電層
230A‧‧‧頂部表面
232‧‧‧銲錫區
234‧‧‧底層填料
240‧‧‧錨定金屬導線/墊
第1圖和第2圖揭示本發明實施例包括導線上凸塊(BOT)結構之封裝體的剖面圖，其中在導線上凸塊(BOT)結構中，錨定通孔係形成在金屬導線下。
第3圖揭示本發明實施例之封裝構件，其係接合至另一封裝構件，以形成第1圖所示之封裝體。
第4圖揭示本發明實施例包括導線上凸塊(BOT)結構之封裝體的剖面圖，其中一錨定墊係位於一錨定通孔下。
第5A圖至第5C圖係為本發明實施例導線上凸塊(BOT)結構之上視圖。
100‧‧‧封裝構件
100A‧‧‧表面
102‧‧‧基底
104‧‧‧主動元件
106‧‧‧通孔
108‧‧‧金屬間介電層
112‧‧‧金屬柱
114‧‧‧內連線結構
200‧‧‧封裝構件
202D‧‧‧金屬導線
202‧‧‧金屬線
204‧‧‧通孔
208‧‧‧錨定通孔
209‧‧‧底部表面
212‧‧‧金屬線
214‧‧‧通孔
216‧‧‧連接器
220‧‧‧核心體
222‧‧‧介電基底
224‧‧‧電連接器
230‧‧‧介電層
232‧‧‧銲錫區
234‧‧‧底層填料

Claims (10)

  1. 一種電子元件，包括：一第一封裝構件，包括：一第一金屬導線，位於第一封裝構件之頂部表面；以及一第一錨定通孔(anchor via)，位於該第一金屬導線下且接觸該第一金屬導線，其中該第一錨定通孔係配置成不導通流經該第一金屬導線之電流；以及一銲錫區，接觸該第一金屬導線之頂部表面和側壁，其中該銲錫區鄰接該第一錨定通孔。
  2. 如申請專利範圍第1項所述之電子元件，更包括：一第一介電層，位於該第一金屬導線下，其中該第一錨定通孔延伸至該第一介電層中；以及一第二介電層，位於該第一介電層下，其中該第一錨定通孔之底部表面接觸該第二介電層之頂部表面。
  3. 如申請專利範圍第1項所述之電子元件，更包括：一介電層，位於該第一金屬導線下，其中該第一錨定通孔延伸至該介電層中；以及一錨定金屬圖樣，位於該第一錨定通孔下且接觸該第一錨定通孔之底部表面，其中該錨定金屬圖樣係配置成不導通流經該第一金屬導線之電流。
  4. 如申請專利範圍第1項所述之電子元件，更包括一鄰接該第一錨定通孔之一第二錨定通孔，其中該第二錨定通孔係位於該第一金屬導線下且接觸該第一金屬導線，且該第二錨定通孔係配置成不導通流經該第一金屬導線之電 流，且該元件更包括一第二金屬導線，位於該第一金屬導線下，且水平地位於該第一錨定通孔和該第二錨定通孔間，該第二金屬導線係位於一緊靠在該第一金屬導線之第一金屬導線層下之金屬導線層中。
  5. 如申請專利範圍第1項所述之電子元件，更包括一第二封裝構件，包括一金屬柱，經由該銲錫區接合該第一金屬導線。
  6. 一種電子元件，包括：一第一封裝構件；一第一金屬導線，位於該第一封裝構件之表面上；一第一導線上凸塊(bump on trace，BOT)結構，包括：一金屬柱；一銲錫區，將該金屬柱接合至部分該第一金屬導線；以及一第一錨定通孔(anchor via)，位於該第一金屬導線下且接觸該第一金屬導線，其中該第一錨定通孔係配置成不導通流經該第一金屬導線之電流，且該第一錨定通孔鄰接該銲錫區；以及一介電層位於該第一錨定通孔下，其中該第一錨定通孔之下表面物理接觸該介電層之上表面。
  7. 如申請專利範圍第6項所述之電子元件，更包括一第二錨定通孔，位於該第一金屬導線下且接觸該第一金屬導線，其中該第二錨定通孔係配置成不導通流經該第一金屬導線之電流，且該第二錨定通孔鄰接該銲錫區，且該元件更包括一第二金屬導線，位於該第一金屬導線下，且水 平地位於該第一錨定通孔和該第二錨定通孔間，該第二金屬導線係位於一緊靠在該第一金屬導線之金屬導線層下之金屬導線層中。
  8. 一種電子元件，包括：一封裝基底，包括：一介電層；一第一金屬導線，位於該封裝基底之頂部表面上且位於該介電層上；一第一錨定通孔(anchor via)，位於該第一金屬導線下，其中該第一錨定通孔包括一頂部表面和一底部表面，該頂部表面接觸該第一金屬導線，該底部表面接觸該介電層之頂部表面；一元件晶粒，包括一第一金屬柱；以及一第一銲錫區，將該第一金屬柱接合至部分該第一金屬導線，其中該第一銲錫區接觸該第一金屬導線之頂部表面和側壁。
  9. 如申請專利範圍第8項所述之電子元件，其中該第一錨定通孔係對準該第一金屬柱；該元件更包括：一第二金屬導線，位於封裝基底之頂部表面且位於該介電層上；以及一第二錨定通孔，位於該第一金屬導線下，其中該第二錨定通孔包括一頂部表面和一底部表面，該頂部表面接觸該第二金屬導線，該底部表面接觸該介電層之頂部表面，且該元件晶粒包括： 一第二金屬柱；以及一第二銲錫區，將該第二金屬柱接合至部分該第二金屬導線，其中該第二銲錫區接觸該第二金屬導線之頂部表面和側壁，且其中該第二錨定通孔未對準該第二金屬柱。
  10. 如申請專利範圍第8項所述之電子元件，更包括一第二錨定通孔，位於該第一金屬導線下，其中該第二錨定通孔包括一頂部表面和一底部表面，該頂部表面接觸該第一金屬導線，該底部表面接觸該介電層之頂部表面，且其中該第二錨定通孔鄰接該第一錨定通孔。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9059026B2 (en) 2010-06-01 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. 3-D inductor and transformer
US8664040B2 (en) * 2011-12-20 2014-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Exposing connectors in packages through selective treatment
US9087777B2 (en) * 2013-03-14 2015-07-21 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
US9041152B2 (en) 2013-03-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Inductor with magnetic material
US10269752B2 (en) * 2014-09-15 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package with UBM and methods of forming
US10147692B2 (en) 2014-09-15 2018-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Package with UBM and methods of forming
US9425174B1 (en) * 2014-11-18 2016-08-23 Altera Corporation Integrated circuit package with solderless interconnection structure
US11164824B2 (en) 2019-08-28 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabricating the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060284312A1 (en) * 2002-03-04 2006-12-21 Lee Teck K Flip chip packaging using recessed interposer terminals
US20080064139A1 (en) * 2004-09-30 2008-03-13 Bora Mumtaz Y Reliable printed wiring board assembly employing packages with solder joints and related assembly technique

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8435834B2 (en) * 2010-09-13 2013-05-07 Stats Chippac, Ltd. Semiconductor device and method of forming bond-on-lead interconnection for mounting semiconductor die in FO-WLCSP
US8970033B2 (en) * 2011-02-25 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Extending metal traces in bump-on-trace structures

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060284312A1 (en) * 2002-03-04 2006-12-21 Lee Teck K Flip chip packaging using recessed interposer terminals
US20080064139A1 (en) * 2004-09-30 2008-03-13 Bora Mumtaz Y Reliable printed wiring board assembly employing packages with solder joints and related assembly technique

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