TW200820258A - Methods of programming a resistive memory device - Google Patents

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TW200820258A
TW200820258A TW096131921A TW96131921A TW200820258A TW 200820258 A TW200820258 A TW 200820258A TW 096131921 A TW096131921 A TW 096131921A TW 96131921 A TW96131921 A TW 96131921A TW 200820258 A TW200820258 A TW 200820258A
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layer pattern
resistance
pulse
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TW096131921A
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In-Gyu Baek
Jang-Eun Lee
Se-Chung Oh
Kyung-Tae Nam
Jun-Ho Jeong
Eun-Kyung Yim
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Samsung Electronics Co Ltd
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Description

200820258 九、發明說明: 【發明所屬之技術領域】 且更特定言之,係 其中根據資料儲存 ,本發明係關於程式化記憶體之方法 關於程式化電阻式記憶體裝置之方法 層之電阻中的變化而程式化資料。 【先前技術】
通常,即使當切斷電源時非揮發性記憶體裝置中之 存貢料保持完整。非揮發性記憶體褒置用於(例如)電腦 行動通信終端機、記憶卡及其類似物中。 快閃記憶體裝置為-類型之非揮發性記憶體I置。 記憶體裝置通常包括具有堆疊閘極結構之記憶體單元。、堆 豐閘極結構之每-者通常包括隨道絕緣層、浮動閘極、介 電層及控制閘電極。當隨道絕緣層具有高品f且單元具有 增加的耦合比時"陕閃記憶體裝置在程式化中可具有相對 高的單元可靠性及改良之效率。 對開發新類型之非揮發性記憶體裝置的研究繼續。舉例 而。,此研究包括藉由將具有可由電脈衝可逆地變化之電 阻的材料層用作貧料儲存層來開發非揮發性記憶體裝置。 此等非揮發性記憶體裝置與將電容器用作資料儲存層之記 憶體裝置相比可具有改良之整合度(密度),在將電容器用 作貝料儲存層之記憶體裝置中資料儲存容量通常由電容器 之大小來確定。 另一類型之非揮發性記憶體裝置的實例為相變記憶體裝 置(PRAM),其使用藉由所施加之電脈衝自非晶態可逆地 124057.doc 200820258
變化為晶態之相變材料層。另一實例為將可變電阻式材料 層用作資料儲存層之電阻式隨機存取記憶體(rram)裝 置。可電阻式材料層具有根據所施加電脈衝之極性及/ 或量值之可逆電阻變化。可變電阻式材料層可包括諸如 Pr丨-xCaxMn03(PCMO)層之巨磁電阻(CMR)材料層。然而, 在整個晶圓上形成具有均—晶體結構之pCM◦層通常為困 難的,且PCMO層不可容易地使用光微影製程來圖案化。 因此,將PCMO層用於記憶體裝置中可為困難的。 "新類型之非揮發性記憶體裝置的又—實例為將二元金屬 氧化層用作資料儲存層之RRAM裝置。#導電細絲因電脈 衝而產生或消失時二元金屬氧化層具有電阻變化。 如下描述一種程式化將二元金屬氧化層用作資料儲存層 之RRAM裝置之方法。具有超過第—臨限值之量值的電脈 衝被施加至資料儲存層以產生資料儲存層中之導電細絲, 使得設定狀態可程式化於RRAM裝置中。因此,資料儲存 層之電阻可由所產生之導電細絲減小至參考電阻以下。此 外,具有超過第二臨限值之量值的電脈衝被施加至資料儲 存層以使資料儲存層中之導電細絲消失(移除),使得重設 狀態可程式化純RAM裝置中。因此,資料儲存層之電: 可由所產生之導電細絲增加至參考電阻以上且返回參考電 阻位準。 / 當電脈衝被施加至資料儲存層以產生導電細絲且因此程 式化RRAM裝置時,具妹定電流之單脈衝通f被施加: 記憶體單元之每一者、然而,當單脈衝被施加至記憶體單 124057.doc 200820258 7G之每一者時,由於記憶體單元之每一者通常不具有相同 的設定切換特性,故在一些記憶體單元中可產生足夠導電 細4且在其他纪憶體單元中不可產生足夠導電細絲。無足 夠導電細絲之記憶體單元可具有非常高的設定電阻。
因此,具有足夠大電流之電脈衝通常被施加至記憶體單 元以便可產生设定切換以充分減小所有單元之設定電阻。 然而,當具有高電流之電脈衝被施加至記憶體單元時,重 λ電阻可減小至非常低的值。另外,重設狀態中之電流通 常增加使得可消耗增加的功率量。因此,穩定地程式化 RRAM裝置可為困難的且導致產生記憶體單元的在設定狀 態及重設狀態中之電阻分布。 【發明内容】 本發明之實施例包括程式化RRAM裝置之方法。漸增的 設定電流被施加至RRAM^置之資料儲存層圖案,同日^量 測資料儲存層圖案之電阻,直至電阻指示資料儲存層圖: 中之設定狀態。漸增的重設„被施加至狀趟裝置之次 料儲存層圖案’同時量測資料儲存層圖案之電阻,直至電 阻I曰示資料儲存層圖案中之重設狀態。 ” 在另外實施例中’施加漸增的設定電流包含重複交替地 施加設定電流脈衝及第一雷 ^ _ 曰 電脈衝,其中設定電流脈衝減小 -貝料儲存層圖案之電阻且資料儲存層圖案之電阻係藉 :電脈衝來量測,且其中設定電流脈衝在每次被 且 :增加的電流。施加漸增的重設電壓包含重複交替地❹ 電壓脈衝及第二電脈衝,其中重設電壓脈衝增加資料 124057.doc 200820258 儲存層圖案之電阻且資料 脈衝來量測,且”重4:層圖案之電阻係藉由第二電 加的電壓。 …脈衝在每次被施加時具有増 在其他實施例中,施加漸增的設定電 料館存層圖案之所量測電阻低於第一夫;7括當資 設定電流脈衝至資料儲存声“且時停止施加 進一步包括”料…曰θ案。把加漸增的重_可 電阻二案之所量測電阻高於第二參考 厂 施加重設電避脈衝至資料儲存層圖荦。" 壓脈衝可具有大於設定電流脈衝之寬度的_上=:電 流脈衝可為複數個脈 — “ 》又疋電 ^ , 乐電脈衝及第二電脈衝可為雷 或電壓脈衝。資料儲存層圖案可為二元金屬氧 ==_中,施加漸增的設定電流及施加漸增的重 ΓΓί,資料儲存層圖案所界定之複數個記憶體單元的 =各別體單元之每—者具有增加至對應 電壓。…f疋之特性之一位準的設定電流及/或重設 實施例中,施加漸增的設定電流包含逐漸增加施 力:至貧料儲存層圖案之設定電流,直至資料儲存層圖案之 電阻低於第—參考電阻。施加漸增的重設電壓包含逐漸減 料儲存層圖案之重設電壓’直至資料儲存層圖 案之電阻尚於第二參考電阻。 二:!施例中,施加漸增的設定電流包括:當設定電 "I曰加^測資料儲存層圖案之電阻,該電阻回應於設定 124057.doc 200820258 電流而變化;及當資料儲存層圖案 參考電阻時停止施加設定電流至資料錯:二:低於第— 增的重設電壓:包括:當重設電壓增 圖案之電阻,该電阻回應於重、, ‘ 至叹电麼而變化;及舍眘 存層圖案之所量測電阻高於第—夂 田、: +两吹、 弟一參考電阻時停止施加重設 電£至負料儲存層圖案。資料 、一 叶储存層圖案之電阻可藉由伯 測貧料儲存層圖案之兩端的 、 儲存層圖案之電流來量測。戈糟由债測流過資料 在另外實施例中’施加漸增的設定電流包括:⑷施加第 η個設定^流脈衝至資料料層圖案,該第n個設定電流脈 衝減:貝料儲,層圖案之電阻;⑻確定資料儲存層圖案之 電阻疋否低於第-參考電阻;(c)當資料健存層圖案之電阻 高於第-參考電阻時施加第n+1個設定電流脈衝至資料儲 存層圖案,該第n+1個設定電流脈衝具有高於第讀設定電 流脈衝之電流的電流;⑷重複執行步驟⑷至⑷直至資料 儲存層圖案之電阻低於第一參考電阻;及⑷當資料儲存層 圖案之電阻低於第—參考電阻時停止施加設定電流脈衝至 貧料儲存層圖案。施加漸增的重設電麼包括:⑴施加第⑺ 個重設電塵脈衝至資料儲存層圖案,該第m個重設電屢脈 衝增加資料館存層圖案之電阻;(g)確定資料儲存層圖案之 電阻:否高於第二參考電阻;㈨當資料儲存層圖案之電阻 低於第一參考電阻0卞施加第瓜+1個重設電塵脈衝至資料儲 存層圖案’該第m+1個重設電壓脈衝具有高於第爪個重設 電C脈衝之電壓的電壓;⑴重複執行步驟⑺至⑻直至資 124057.doc 200820258 料儲存層圖案之電阻高於第:參考電阻;及⑴當資料儲存 層圖案之電阻高於第二參考電阻時停止施加重設電壓脈衝 至ί料儲存層圖案’其中錢m為正整數。用於讀取電阻之 電脈衝可被施加至資料儲存層圖案,其中資料儲存層圖案 • 之電阻係藉由用於讀取電阻之電脈衝來量測。 . 在另外實施例中,程式化RRAM裝置之方法包括在資料 儲存層圖案中程式化設定狀態及重設狀態。在資料儲存層 • 圖案中程式化設定狀態包括交替施加第η個設定電流脈衝 及用於靖取電阻之第一電脈衝,其中第η個設定電流脈衝 減小㈣儲存層圖案之電阻,且其中資料儲存層圖案之電 阻係稭由用於讀取電阻之第一電脈衝來量測。在資料儲存 層圖案中程式化重設狀態包括交替施加第㈤個重設電壓脈 衝及用於頃取之第二電脈衝,其中第㈤個設定電壓脈衝增 加資料儲存層圖案之電阻,且其中資料儲存層圖案之電阻 係藉由用於讀取電阻之第二電脈衝來量測,其中為正 § 整數。 "在其他實施例中’當資料儲存層圖案之所量測電阻高於 參考電阻時,在資料儲存層圖案中程式化設定狀態進 一步包括:⑷施加第n+1個設定電流脈衝至資料儲存層圖 案,該細個設定電流脈衝經組態以具有高於第n個設定 電流脈衝之電流的電流;(b)施加用於讀取電阻之第—電脈 衝至資料儲存層圖案;及⑷重複執行步驟⑷及(b)直至資 料儲存層圖案之電阻低於第一參考電阻。在資料健存層圖 案中程式化重設狀態可進-步包括當資料儲存層圖案之所 124057.doc -11 - 200820258 ,彳電阻阿於第二參考電阻時停止施加第m個重設電壓脈 衝至資料儲存層圖案。
#在其他貝施例中’當資料儲存層圖案之所量測電阻低於 a 考電阻,在資料儲存層圖案中程式化重設狀態進 一步包括:⑷施加第111+1個重設電壓脈衝至資料儲存層圖 案、該第m+1個重設電壓脈衝經組態以具有高於第㈤個重 設電壓脈衝之電壓的電壓;(b)施加用於讀取電阻之第二電 脈衝至貝料儲存層圖案;及⑷重複執行步驟⑷及⑻直至 資料儲存層圖案之電阻高於第二參考電阻。 在其他實施例中,程式化心趟裳置之方法包括在資料 儲存層中程式化設定狀態及重設狀態。在資料儲存層圖案 中程式化設定狀態包括逐漸增加設定電流及施加該設定電 流至資料儲存層圖案,直至資料儲存層圖案之電阻低於第 一參考電阻。在資料儲存層圖案中程式化重設狀態包括逐 漸減小重設電壓及施加該重設電壓至資料儲存層圖案,直 至資料儲存層圖案之電阻高於第二參考電阻。 【實施方式】 以下參看隨附圖式更充分地描述本發明,在該等圖式中 展示本發明之實施例。然而,本發明可以許多不同形式體 現且不應解釋為限於本文中所陳述之實施例。相反,提供 此等實施例使得此揭示内容將為全面及完整的,且將本發 明之範疇完全傳達至熟習該項技術者。在圖式中,為清^斤 起見’可誇大層及區域之大小及相對大小。 應理解,當一元件或層被稱為”在另一元件或層上"、 124057.doc 200820258 π連接至或"搞合至”另一元件或層時,該元件或層可直接 在另元件或層上、連接至或搞合至另一元件或層或可存 在插入元件或層。相反,當一元件被稱為"直接在另一元 件或層上"、”直接連接至"或”直接耦合至"另一元件或層 時’不存在插人元件或層。相同參考數字始終指相同元 件。如本文中所使用的,術語,,及/或”包括一或多個所列相 關項之任何及所有組合。
應理解’儘管本文中術語第―、第二等可詩描述各種 -件、組件、區域、層及/或區,但此等元件、組件、區 父層及/或區不應由此等術語來限制。此等術語僅用於 ::一元件、組件、區域、層或區與另-區域、層或區: 因此’以下所論収第-元件、組件、 脫離本發明之教示的情 不 域、層或區。 皮’冉作弟〜件、組件、區 為易於描述,本文中諸如”之下 =、”上部”及其類似物之空間相關術語可用述以 中所說明之-元件或特徵與另_元 、^如圖 解’空間相關術語意欲除包含該等圓中所二=應理 :包含裝置在使用或操作中的不同定向。:;二:向以外 中之袭置翻轉’則描述為“列而β,若圖 下”之元件隨後將定向為在其他=或特徵"以下”或,,之 此,例示性術語"以下"可包含以上:或特徵’’以上"。因 置可另外定向(旋轉90度或在^定;;下兩者之定向。裝 中所使用之空間相對描述符〃 &向)且相應地解釋本文 124057.doc •13· 200820258 本文中所使用之術語僅為了描述特定實施例起見且並非 意欲限制本發明。除非本文清楚地另外指示,否則如本文 中所使用,單數形式及"該"意欲亦包括複數形式。應 進-步理解’當術語”包含”用於此說明書中時,該術語規 定所述特徵、整數、步驟、操作、元件及/或組件之存 在,而並非排除一或多個其他特徵、整數、步驟、操作、 元件、組件及/或其群之存在或添加。
本文參看作為本發明之理想化實施例(及中間結構)之示 意說明的橫截面說明來描述本發明之實施例。同樣地,預 期到(例如)製造技術及/或容差導致的說明之形狀的變化。 因此,不應將本發明之實施例解釋為限於本文中所說明之 特定區域形狀,而將包括由(例如)製造而導致之形狀偏 呈。舉例而言,說明為一矩形的植入區域通常將具有圓的 或彎曲的特徵,及/或在其邊緣處之植入濃度之梯度,而 非自植入至非植入區域之二元變化。同樣地,#由植入形 成之内埋區域可導致在内埋區域與植入經由其發生之表面 之間的區域中之-些植人。因此,在圖中說明之區域實際 上為示意性的且其形狀並非意欲說明裝置之區域之實際形 狀且並非意欲限制本發明之範轉。 除非另外界定,否則本文所使用之所有術語(包括科技 術語)與一般熟習本發明所屬領域之技術者通常所理解之 術a吾具有相同的意義。應進一步理解,諸如在通常使用之 字典中界定之術語應被解釋為具有與其在相關技術及此說 明書上下文中之意義一致的意義,且不將該意義解釋為理 124057.doc -14- 200820258 想化或過分形式之意義,除非本文明顳如此界定。 下文中,將參看隨附圖式詳細解釋本發明。圖丨為說明 根據本發明之-些實施例之RRAM裝置t單位I元的橫截 面圖。參看圖1,第一電極12形成於基板1〇上。基板1〇可 G括諸如矽基板、絕緣體上覆矽基板及/或類似物之半導 體基板在些貝轭例中,基板1 0可包括諸如無機基板、 有機基板及/或類似物之可撓性基板。無機基板可包括玻 璃’且有機基板可包括穩定有機材料。第一電極12可充當 RRAM裝置中之下部電極。 第一電極12可包括諸如金屬、金屬氮化物、金屬氧化物 及/或摻雜半導體材料之導電材料。此等可單獨或以其組 合使用。在本發明之一些實施例中,第一電極12包括金屬 或金屬氮化物。 第一電極I2之實例可包括鋁(A1)、鋼(Cu)、氮化鈦 (ΤιΝ)、氮化鋁鈦(TixAlyNz)、銥(Ir)、鉑(pt)、銀…㊂卜金 (An)、多晶矽、鎢(W)、鈦(Ti)、鈕(Ta)、氮化鉅(丁 、氮 化鎢(WN)、鎳(Ni)、鈷(Co)、鉻(Cr)、銻(Sb)、鐵(Fe)、鉬 (Mo)、鈀(Pd)、錫(Sn)、鍅(Zr)、鋅(Zn)、二氧化銥 (Ir〇2)、錯酸認(srZr〇3)及/或類似物。此等可單獨戋以其 組合使用。 第一電極12可與基板1〇上之插塞(未圖示)接觸。第一電 極12可電連接至基板10上之電晶體的雜質區域(未圖示)。 資料儲存層圖案14形成於第一電極12上。資料儲存層圖 案14可包括具有可回應於施加於其之電脈衝而變化之電阻 124057.doc -15- 200820258 的材料。資料儲存層圖案14可包括二元金屬氧化声。二元 金屬氧化層之實例包括氧化錄、氧化銳、氧化鈦、氧化 錯、氧化給、氧化錯、氧化鐵、氧化銅、氧化辞、氧化絡 及/或類似物。此等可單獨或以其組合使用。 作為上部電極之第二電極16形成於資料儲存層圖案μ 上。第二電極16可包括諸如金屬、金屬氮化物、金屬氧化 物及/或掺雜半導體材料之導電材料。此等可單㈣⑼
組合使用。在本發明之—些實施例中,第二電極μ包括金 屬或金屬氮化物。 弟二電極16之實例可包括銘⑽、銅(Cu)、氮化鈦 (窗)、氮化銘鈦(TixAlyNz)、鈒⑻、#⑽、銀_、金 (Au)、多晶石夕、鎢(W)、鈦㈤、组(Ta)、氮化组(施)、氮 化鶴()、錄(Ni)、#(c。)、鉻(c〇、録⑽)、鐵(叫、翻 (Mo)、把(Pd)、錫(Sn)、錯(Zr)、辞(zn)、二氧化銀 (Ir〇2)、錯酸锶(SrZr〇3)及/或類似物。此等可單獨或以其 組合使用。 可藉由改變包括於每-單元中之資料儲存層圖案14的電 阻而在貧料儲存層圖案14中程式化資料。儲存於資料储存 層圖案14中之資料可藉由偵測根據資料儲存層圖案μ之電 阻k化的電流或電壓變化來讀取。rram裝置之單位單元 可安置於二維陣列中。 圖1中所示之RRAM裝置的單位單元為說明性的以解釋 根據本發明之-些實施例程式化RRAM之方法,且本發明 之範嚀不限於包括以上單位單元之RRAM裝置。 124057.doc 200820258 下文中w為述根據本發明之一些實施例程式化rram 虞置之方法。圖2為說明根據本發明之一些實施例在 RRAM裝置中程式化設定狀態之方法的流程圖。圖3為施 加至資料儲存層圖案之電脈衝的時序圖,其說明在 衣置中粒式化,又疋狀態之方法。將參看圖2及圖3來在闡釋 圖1中RRAM裳置之單位單元中程^化設定狀態的方法。 參看至圖3,在步驟S10中,帛一設定電流脈衝剛 L助於第一電極12或第二電極16被施加至資料儲存層圖案 14。第一設定電流脈衝SET1被施加至資料儲存層圖案“使 得電流可在預定週期期間經由資料儲存層圖案14自第一電 極12流至第二電極丨6。導電細絲可藉由第一設定電流脈衝 SET1在貧料儲存層圖案14中產生。在一些實施例中,第一 設定電流脈衝SET1被施加至資料儲存層圖案14使得電流可 在預定週期期間經由資料儲存層圖案〗4自第二電極丨6流至 第一電極12。 第一設定電流脈衝SET1可作為單脈衝被施加約i如至約 100 ns。在一些實施例中’第一設定電流脈衝兕丁丨可使用 複數個脈衝被施加約1 ns至約1 0 〇 ns。 在施加第一設定電流脈衝SET1至資料儲存層圖案14之 後,在步驟S 12中,資料儲存層圖案14之電阻可藉由施加 用於讀取電阻之第一電脈衝R1至資料儲存層圖案14來量 測。用於讀取電阻之第一電脈衝[可包括電流脈衝或電壓 脈衝。用於讀取電阻之第一電脈衝以可包括具有比第一設 定電流脈衝SET1電流更低之電流的電流脈衝或具有低電壓 I24057.doc -17- 200820258 之電壓脈衝,更特定言之, 壓脈衝來執行。 足夠低使得重設操作不可由電
备充當用於讀取電阻之第一 至資料儲存居圖荦㈣的電流脈衝被施加 ft 儲存層圖案14之電阻可藉由 债’貝j在貧料儲存層圖牵 — (或在母一端)之㈣來量測。 田克田用於讀取電阻之第一 六 又弟電脈衝R1的電壓脈衝被施加至 、、:、、::日圖案14時,資料儲存層圖案14之電阻可藉由伯 測流過資料儲存層圖案14之電流來量測。 、 ^驟S14中’確定貧料儲存層圖案"之所量測電阻是 否低於設定狀態之參考電阻。當資料儲存層圖案14之所量 測電阻高於參考電阻時,可能未充分執行設定切換。當資 料儲存層圖案14之所量測電阻低於參考電阻時,可已充分 ,行設定切換使得資料错存層圖案14已被程式化在正常設 疋狀恶中。當資料儲存層圖案14之所量測電阻高於參考電 阻時,在步驟S16中,施加具有高於第一設定電流脈衝 SET 1電机之一電流的第二設定電流脈衝至資料儲存 層圖案14。 在步驟S12中,資料儲存層圖案14之電阻可再次藉由施 加用於讀取電阻之第二電脈衝反2至資料儲存層圖案14來量 測。 、: 可藉由逐漸增加設定電流脈衝之電流重複上述過程直至 資料儲存層圖案14之所量測電阻低於參考電阻。舉例而 言’如圖3中所示,具有高於第二設定電流脈衝8^丁2電流 之一電流的第三設定電流脈衝SET3被施加至資料儲存層圖 124057.doc -18 - 200820258 ㈣。資料儲存層圖案14之電阻係藉由施加用於讀取電阻 電脈細至資料儲存層圖案14來量測。當資料館存 ;二::量測電阻仍高於參考電阻時,施加具有高於 (:4 SET3電流之一電流的第四設定電流脈衝 (未圖w至:貝料儲存層圖案14。可重複以上所提及之 直至貢料儲存層圖案14之所量測電阻低於參考電阻。 當資料儲存層圖案14之所量測電阻低於參考電阻時,該
情況意謂已充分執行設定切換,如步驟Sl8所指示,不再 需,施加設定電流脈衝至資料儲存層圖案14。因此,設定 狀態可經程式化於RRAM裴置之單位單元中。 叹疋 圖4為說明當設定電流脈衝藉由上述方法被連續施加至 :位皁元時’在具有不同臨限電流值之兩個單位單元之電 壓與電流之間的例示性關係之圖表。參看圖4,當施加第 二設定電流脈衝SE 丁 2時設定狀態可經程式化於第一單位單 兀50中,而當施加第三設定電流脈衝SET3時設定狀態可經 程式化於第二單位單元52中。 、二 如上文所說明,藉由逐漸增加設定電流脈衝中之電流且 確認是否在單位單元之每一者中充分執行設定切換,設定 狀態可被程式化於RRAM之單位單元的每一者中,使得單 位單元可具有大體上彼此相同的設定電阻。即使當單位單 元具有臨限電流值之寬分布時亦可提供此結果。 另外,藉由施加具有最小電流值之設定電流脈衝使得可 產生用於程式化設定狀態之最小數量的導電細絲,設定狀 嘘可經程式化於每一單位單元中。同樣地,當程式化重設 124057.doc -19- 200820258 狀態時可更容易地移除所產生之導電細絲。 圖5為說明根據本發明之一些實施例在rram裝置中程 式化重設狀態之方法的流程圖,且圖6為施加至資料儲存 層圖案之電脈衝的時序圖,其說明在RRAM裝置中程式化 重設狀態之方法。 參看圖5及圖6來說明在圖丨中RRAM裝置之單位單元中 程式化重設狀態的方法。參看圖1、圖5及圖6,如步驟 中所示,第一重設電壓脈衝RESET1被施加至資料儲存層 圖案14。導電細絲可藉由第一重設電壓脈衝RESET1自資 料健存層圖案14被移除。 在本發明之一些實施例中,第一重設電壓脈衝reseti 具有大於第一設定電流電壓SET1之脈衝寬度的一脈衝寬 度。在一些實施例中,第一重設電壓脈衝ΚΕ8ΕΤΓ可作為 單脈衝被施加約1 ns至約丨〇〇 ns。在一些實施例中,第一 重设電壓脈衝RESET 1可以複數個脈衝被施加約1 ns至約 100 ns 〇 在施加第一重設電壓脈衝RESET1至資料儲存層圖案14 之後’如步驟S22中所示,資料儲存層圖案14之電阻可藉 由施加第一電脈衝R1至資料儲存層圖案14使得讀取電阻來 置測。用於讀取電阻之第一電脈衝R1可包括電壓脈衝及/ 或電流脈衝。詳言之,用於讀取電阻之第一電脈衝旧可包 括具有比第一重設電壓脈衝rESET 1電壓更低之一電壓的 電壓脈衝或具有低電流之電流脈衝,足夠低使得設定操作 不可執行。 124057.doc •20- 200820258 在步驟S24中’確定資料儲在 貝計储存層圖案14之所量測電阻是 否高於重設狀態之參考電阻。者 田貝枓儲存層圖案14之所量 測電阻低於參考電阻時,可 J月b未充分執行重設切換。當資 料儲存層圖案U之所量測電阻高於參考電阻時,可已充分 執行重設切換使得資料儲存層圖案14已可被程式化在 重設狀態中。
當資料儲存層圖案14之所量測電阻低於參考電阻時,如 /驟826中所不,施加具有高於第_重設電屋脈衝㈣Ετι 電疋之f壓的第二重設電壓脈衝咖£丁2至資料儲存層 ,案14在步驟S22中,資料儲存層圖案μ之電阻可再次 藉由%加第_電脈衝R2至資料儲存層圖案Μ以讀取電阻來 欠藉由逐漸增加重設電壓脈衝之電Μ重複上述過程,直至 論诸存層圖案14之所量測電阻而高於參考電阻。舉例而 ^ 所#明’具有高於第二重設電屢脈衝 電壓之-Μ的第三重設電壓脈衝侧阳被施加至資料 健存層圖案14。資料館存層圖案14之電阻係藉由施加第三 電脈衝R3至資料儲存層圖案14以藉此讀取電阻來量測。當 資㈣存層圖案14之所量測電阻低於參考電阻時,施加具 有高於第三重設電壓脈衝RESET3電壓之一電壓的第四重 叹電壓脈衝(未圖示)至資料儲存層圖案14。可以此方式重 j以上所提及之過程直至資料儲存層圖案14之所量測電阻 咼於參考電阻。 田貝料儲存層圖案14之所量測電阻高於參考電阻(亦 124057.doc -21 · 200820258 即,充分執行重設切換)時,如步驟S28中所示,不再施加 重設電壓脈衝至資料儲存層目案14。0此,重設狀態可經 程式化於RRAM裝置之單位單元中。 圖7為展示當重設電壓脈衝由上述方法被連續施加至單 位單70 %在具有不同臨限電壓值之兩個單位單元之電壓與 電流之間的關係之圖表。參看圖7,當施加第二重設電壓 脈衝RESET2時重設狀態可經程式化於第一單位單元 中,而當施加第三重設電壓脈衝RESET3時重設狀態可經 程式化於第二單位單元62中。 如上文所說明,藉由逐漸增加重設電壓脈衝之電壓且確 <疋否在單位單凡之每一者中充分執行重設切換,可藉由 使用最〗、電壓將重没狀態程式化於AM裝置之單位單元 的!一Ϊ中。結果,可減小用於在每一單位單元中程式化 重設狀態的功率消耗,且可限制或甚至防止歸因於較高電 壓在其中之程式化故障及崩潰。 、圖8為說明根據本發明之其他實施例在rram裝置中程 式化設定狀態之方法的流程圖。參看圖8來說明在圖」中 RRAM裝置之單位單元中程式化設定狀態的方法。參看圖 1及圖8,在步驟S30中,使用第一電極12或第二電極“施 加逐漸增加的設定電流至資料儲存層圖案14。在步驟幻〇 中同%里測且監測根據設定電流之變化而變化之資料儲 存層圖案14的電阻。資料儲存層圖案14之電阻可藉由偵測 在資料儲存層圖案14上(或在兩端)之電壓來量測。 在v驟S32中,確定資料儲存層圖案14之所量測電阻是 124057.doc -22· 200820258 否低於設定狀態之參考電阻。當資料儲存層圖案i4之所量 測電阻低於參考電阻時,可能已充分執行設定切換使得資 料儲存層圖案u已被程式化在正常設定狀態中。當資料儲 存層圖案14之所量測電阻低於參考電阻時,如步驟⑽中 - 所示不再施加設定電流至資料儲存層圖案14。 . 如亡文所S兄明’藉由逐漸増加電流且確認是否在單位單 it之每-者中充分執行設定切換,設定狀態可經程式化於 • RRAM之單位單元的每-者中,以具有大體上彼此相同之 的α疋電阻。即使當單位單元具有臨限電流值之寬分布時 亦可提供此結果。 藉由知加最小電流使得可產生用於程式化設定狀態之最 小數量的導電細絲且當程式化重設狀態時可更容易地移除 所產生之導電細絲,設定狀態可經程式化於每一單位單元 中。 圖9為展示當藉由圖8中所說明之以上方法將設定狀態程 ⑩ < 化於單位單元中時資料儲存層圖案之電阻的圖表/在圖^ 9中,實線指示隨時間施加至資料儲存層圖案之設定電 机,且虛線指不當施加設定電流時資料儲存層圖案之電 阻。 參看圖9,當施加至資料儲存層圖案之設定電流逐漸增 加4,電阻在設定電流增加至臨限電流j。時快速下降。當 電阻快速下降時,設定狀態經程式化於單位單元中。因 此’在設定電流增加至第一電流^之後不再施加設定電流 至資料儲存層圖案。 124057.doc -23- 200820258 圖1 0為說明根據本發明 、 之,、他實苑例在RRAM裝置中程 式化重設狀態之方法的流葙 圖。參看圖10來說明在圖1中 RRAM裝置之單位單元中 中私式化重設狀態的方法。參看圖 1及圖10,如步驟S40中所示,孫咎摇丄△ 一 逐渐增加的重設電壓被施加 至負料儲存層圖案14。同時量丨日 ^ τ里而且監測根據重設電壓之變 化而變化之資料儲存声圖安 诚仔層圖案14的電阻。可藉由偵測流過資 料儲存層㈣14之電流來量測資㈣存層圖案u之電阻。、
,v驟842中’確疋貝料儲存層圖案“之所量測電阻是 否咼於設定狀態之參考電阻者 、 /巧电丨且田貝枓儲存層圖案14之所量 測電阻高於’參考電阻時,可能 一 J月匕已充分執仃重設切換,藉此 資料儲存層圖案14被鞋或J卜a x a & 口杀^趿私式化在正常重設狀態中。當資料儲 存層圖案14之所量測雷p且; ^里判电丨且同於參考電阻時,在步驟S44中 不再施加重設電壓至資料儲存層圖案14。 圖η為展示當藉由圖10中所說明之以上方法將重設狀態 程式化於單位單元中時資料儲存層圖案之電阻的圖表。在 圖11中,實線指示隨時間施加至資料儲存層圖案之重設電 壓,且虛線指示當施加重設電壓時資料儲存層圖案之電 阻。參看圖11,一旦被連續施加至資料儲存層圖案之重設 電壓增加至臨限電壓Vc,則電阻快速增加。當電阻快速增 加時,重設狀態經程式化於單位單元中。因此,在重設電 壓增加至臨限電壓ve之後不再施加重設電壓至資料儲存層 圖案。 如上文中所說明,使重設電壓逐漸增加且確定重設狀態 疋否、、二秋式化。當重设狀態經程式化時,重設電壓不被施 124057.doc -24- 200820258 加至資料儲存層圖案,使得可限制或甚至防止重設電壓達 到不必要的高度。因此,可充分減小用於程式化重設狀態 之功率消耗,且可限制或甚至防止歸因於高電壓之裝置的 程式化故障及崩潰。 根據本發明之一些實施例,可藉由施加最小電流將設定 狀態程式化於RRAM之單位單元的每一者中。另外,可藉
由使用最小電壓將重設狀態程式化於單位單元之每一者 中,以自資料儲存層圖案移除導電細絲。因此,甚至當單 位單元具有臨限設定電流值之寬分布時,導電細絲可大體 上均一地產生於單元上。結果,可減少操作故障。此外, 可減小用於程式化每一單位單元中之設定及重設狀態的故 率消耗,且可限制或甚至防止歸因於高電壓之裝置的程式 化故障及崩潰。結果,可改良RRAm之操作特性。 因此,本發明之一些實施例提供程式化1111八1^裝置之方 法其中可在不產生圮憶體單元之電阻分布的情況下程式 化設定狀態及重設狀態。根據本發明之一些實例實施例、, 可藉由施加最小電流至資料儲存層圖案將設定狀態程式化 於RRAM裝置之單位單元中。另外,可藉由施加最小電壓 至資料儲存層圖案而容易地被移除單位單元中之導電細 ,’使得可容易地程式化重設狀態。因此,可防止歸因於 高電壓之裝置的程式化故障及崩潰。 以上内谷說明本發明且並 个肘被解釋為對本發明的限 制。儘管已描述本發明之少却每 知月之夕井貝例實施例,但熟習該項技 術者將不難瞭解,在不_荖德 M者偏離本發明之新穎教示及優點 124057.doc -25- 200820258 的情況下實例實施例中之許多修改為可能的。因此,所有 此等修改皆意欲包括於如申請專利範圍中所界定之本發明 之料内。在申請專利範圍中,手段功能請求項意欲涵蓋 本文中所述的執行所列功能的結構,且不僅涵蓋結構均等 • #而幻函蓋均等結構。因此應理解,以上内容為說明本發 月而不應被解釋為限於所揭示之特定實例實施例,且對所 $示之實例實施例的修改以及其他實例實施例意欲包括於 • _中請專利範圍之範,内。本發明由以下中請專利範圍 界定’同時申請專利範圍之均等物包括於其中。 【圖式簡單說明】 圖1為說明根據本發明之一些實施例之RRAM裝置之單 位單元的橫截面圖; 圖2為說明根據本發明之一些實施例在rram裝置中程 式化設定狀態之方法的流程圖; 圖3為施加至資料儲存層圖案之電脈衝的時序圖,其說 馨 月根據本發明之—些實施例在裝置中程式化設定狀 態之方法; 圖4為說明當設定電流脈衝藉由圖2方法之一些實施例被 連、$她加至單位單元時在具有不同臨限電流值之兩個單位 • 單元之電壓與電流之間的關係之圖表; 圖5為說明根據本發明之一些實施例在rram裝置中程 式化重設狀態之方法的流程圖; 圖6為施加至資料儲存層圖案之電脈衝的時序圖,其說 明根據本發明之一些實施例在厌及八“裝置中程式化重設狀 124057.doc -26- 200820258 態之方法; 圖7為說明當重設電壓脈衝藉由圖5方法之一些實施例被 連續施加至單位單元時在具有不同臨限電壓值之兩個單位 單兀之電壓與電流之間的關係之圖表; — 圖8為說明根據本發明之其他實施例在RRAM裝置中程 式化设定狀態之方法的流程圖; 圖9為δ兒明當藉由圖8方法之一些實施例將設定狀態程式 • 化於單位單元中時資料儲存層圖案之電阻的圖表; 圖1 〇為說明根據本發明之其他實施例在RRAM裝置中程 式化重設狀態之方法的流程圖;及 圖1 1為說明當藉由圖i 〇方法之一些實施例將重設狀態程 式化於單位單元中時資料儲存層ffl t之電阻的圖表。 【主要元件符號說明】 10 基板 12 第一電極 14 資料儲存層圖案 16 第二電極 50 第一單位單元 52 弟一早位單元 60 第一單位單元 62 弟一早位單元 124057.doc -27-

Claims (1)

  1. 200820258 十、申請專利範圍: 1· 一種程式化-RRAM裝置之方法,該方法包含: 施加一漸增的設定電流至該RRAM裝置之一資料儲存 層圖案,同時量測該資料儲存層圖案之一電阻,直至該 電阻指示該資料儲存層圖案中之一設定狀態;及
    靶加一漸增的重設電壓至該RRAM裝置之該資料儲存 ^圖案同日守里測該資料儲存層圖案之該電阻,直至該 電阻指示該資料儲存層圖案中之一重設狀態。 2 ·如請求項1之方法,其中: ^加遠漸增的設定電流包含重複交替地施加—設定電 :脈衝及-第_電脈衝,其中該設定電流脈衝減小該資 ㈣存=圖案之該電阻且該資料儲存層圖案之該電阻係 精由該弟-電脈衝來量測,且其中該設定電流脈衝在每 次被施加時具有一增加的電流;及 、施加-漸增的重設電壓包含重複交替地施加—重設電 、,’脈衝及第_電脈衝,其中該重設電壓脈衝增加該資 =儲存2圖案之該電阻且該資料儲存層圖案之該電阻係 一人莫電脈衝來量測,且其中該重設電壓脈衝在每 次被施加時具有一增加的電壓。 2求項2之方法,其中施加該漸增的設定電流進一步 包含:當該資料儲存層圖案之該所量測電阻低於一第一 參考電阻時,停止施加該設定電流脈衝至該資料儲存層 4·如請求項2之方法 其中細加該漸增的重設電壓進一步 124057.doc 200820258 包含:當該資料儲存層圖案之該所量測電阻高於一第二 多考電阻時,彳τ止施加該重設電壓脈衝至該資料儲存層 圖案。 5、如請求項2之方法中該重設電屢脈衝具有一大於該 設定電流脈衝之寬度的寬度。 月长員2之方法,其中該設定電流脈衝包含複數個脈 衝。
    如明求項2之方法,其中該第—電脈衝及該第二電脈衝 包含一電流脈衝及/或一電壓脈衝。 如晴求項2之方法’其中該資料儲存層圖案包含-種二 元金屬氧化物。 9·如請求項1之方法,其中: 施加該漸增的設定電流包含逐漸增加施加至該資料儲 存層圖案之該設定電流,直至該資料儲存層圖案之該電 阻低於一第一參考電阻;及 施加該漸增的重設電壓包含逐漸減小施加至該資料儲 存層圖案之該重設電壓,直至該資料儲存層圖案之該電 阻高於一第二參考電阻。 10·如請求項9之方法,其中施加該漸增的設定電流包含: 當該設定電流增加時,量測該資料儲存層圖案之該電 阻’該電阻回應於該設定電流而變化;及 當該資料儲存層圖案之該所量測電阻低於該第/參考 電阻日守,停止施加該設定電流至該資料儲存層圖案。 11 ·如明求項9之方法,其中施加該漸增的重設電壓包含: 124057.doc 200820258 畜遠重設電壓增加時,量欠 阻,$ φ阳虛 、J以貝科儲存層圖案之該電 阻違電阻回應於該重設電塵而變化;及 當該資料儲存層圖案之該所’ ^ ^ 汀里而電阻鬲於該第二參考 電F寺’ V止施加該重設電壓 12 13. 14. ,^ ^ 电1主4貝科儲存層圖案。 .如明求項9之方法,1中哕咨 # & & 八中°亥貝枓儲存層圖案之該電阻係 貞測該f料儲存層圖案之兩端的-電録量測。 “月长項9之方法’其中該資料儲存層圖案之該電阻係 错由谓測一流過該資料儲存層圖案之電流來量測。 如請求項1之方法,其中·· 施加該漸增的設定電流包含·· (幻施加一第η個設定電流脈衝至該資料儲存層圖 案’該第η個設定電流脈衝減小該資料儲存層圖案之該 電阻; (b) 確定該資料儲存層圖案之該電阻是否低於一第 一參考電阻; (c) 當該資料儲存層圖案之該電阻高於該第一參考 電阻時,施加一第n+ l個設定電流脈衝至該資料儲存層 圖案’該第n+1個設定電流脈衝具有一高於該第個設定 電流脈衝之電流的電流; (d) 重複執行步驟(a)至(c)直至該資料儲存層圖案之 該電阻低於該第一參考電阻;及 (e) 當該資料儲存層圖案之該電阻低於該第一參考 電阻時,停止施加該設定電流脈衝至該資料儲存層圖 案;及 124057.doc 200820258 施加該漸增的重設電壓包含: (f) 施加一第111個重設電壓脈衝至該資料儲存層圖 案,該第m個重設電壓脈衝增加該資料儲存層圖案之該 電阻; (g) 確定該資料儲存層圖案之該電阻是否高於一第 二參考電阻; (h) 當該資料儲存層圖案之該電阻低於該第二參考 電阻時,施加一第!!!·^個重設電壓脈衝至該資料儲存層 圖案,該第m+1個重設電壓脈衝具有一高於該第爪個重 設電壓脈衝之電壓的電壓; (i) 重複執行步驟(f)至(h)直至該資料儲存層圖案之 6亥電阻咼於該第二參考電阻;及 G)當該資料儲存層圖案之該電阻高於該第二參考 電阻時止施加該重設電壓脈衝至該f料儲存層圖 案,
    其中η及m為正整數。 進步包§知加一用於讀取電阻之 1 5 ·如睛求項14之方法 16·如請求項1之方法 電脈衝至該資料儲存層圖案,其中該資料儲存層圖案之 該電阻係藉由用於讀取電阻之該電脈衝來量測。 其中施加一漸增的設定電流及施加 一漸増的重設電壓係在由—資料儲存層圖案所界定之複 =記憶體單元的每—者上進行,且其中該等各別記憶 • 之每者具有增加至一對應於該各別記憶體單元 之特性之位準的該設定電流及/或該重設電壓。 124057.doc 200820258 17. —種程式化一 RRAM裝置之方法,該方法包含: 藉由交替施加一第η個設定電流脈衝及一用於讀取電 阻之第一電脈衝來在一資料儲存層圖案中程式化一設定 狀恶,其中該第η個設定電流脈衝減小該資料儲存層圖 帛之電阻’ J_其中s亥資料儲存層圖案之該電阻係藉由用 於讀取電阻之該第一電脈衝來量測;及 藉由交替施加一第m個重設電壓脈衝及一用於讀取之 馨第二電脈衝來在該資料儲存層圖案中程式化一重設狀 態,其中該第m個設定電壓脈衝增加該資料儲存層圖案 之該電阻’且其中該資料儲存層圖案之該電阻係藉由用 於讀取電阻之該第二電脈衝來量測, 其中11及111為正整數。 18·如請求項Π之方法,其中當該資料儲存層圖案之該所量 測電阻高於一第一參考電阻時,在該資料儲存層圖案中 程式化該設定狀態進一步包含: 瞻 (a)施加一第n+1個設定電流脈衝至該資料儲存層圖 案,該第n+1個設定電流脈衝經組態以具有一高於該第^ 個設定電流脈衝之電流的電流; (b)施加用於讀取電阻之該第一電脈衝至該資料儲存 層圖案;及 (C)重複執行步驟(3)及(13)直至該資料儲存層圖案之該 電阻低於該第一參考電阻。 19·如請求項18之方法,其中在該資料儲存層圖案中程式化 该重设狀態進一步包含:當該資料儲存層圖案之該所量 124057.doc 200820258 測電阻高於一第二參考電阻時,停止施加該第m個重設 電壓脈衝至該資料儲存層圖案。 20·如請求項18之方法,其中當該資料儲存層圖案之該所量 測電阻低於一第二參考電阻時,在該資料儲存層圖案中 程式化該重設狀態進一步包含: (a) 施加一第m+Ι個重設電壓脈衝至該資料儲存層圖 案,该第m+1個重設電壓脈衝經組態以具有一高於該第 m個重設電壓脈衝之電壓的電屋,· (b) 施加用於讀取電阻之該第二電脈衝至該資料儲存 層圖案;及 (c) 重複執行步驟(a)及(b)直至該資料儲存層圖案之該 電阻高於該第二參考電阻。 21· —種程式化一 RRAM裝置之方法,該方法包含: 藉由逐漸增加一設定電流及施加該設定電流至一資料 儲存層圖案,直至該資料儲存層圖案之電阻低於一第一 參考電阻,來在該資料儲存層圖案中程式化一設定狀 態;及 藉由逐漸減小一重設電壓及施加該重設電壓至該資料 儲存層圖案,直至該資料儲存層圖案之該電阻高於/第 一參考電阻,來在該資料儲存層圖案中程式化一重設狀 態0 124057.doc
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Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8314024B2 (en) 2008-12-19 2012-11-20 Unity Semiconductor Corporation Device fabrication
US8031509B2 (en) * 2008-12-19 2011-10-04 Unity Semiconductor Corporation Conductive metal oxide structures in non-volatile re-writable memory devices
US7960224B2 (en) * 2007-04-03 2011-06-14 Macronix International Co., Ltd. Operation method for multi-level switching of metal-oxide based RRAM
US7768812B2 (en) 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
US8034655B2 (en) 2008-04-08 2011-10-11 Micron Technology, Inc. Non-volatile resistive oxide memory cells, non-volatile resistive oxide memory arrays, and methods of forming non-volatile resistive oxide memory cells and memory arrays
US8211743B2 (en) 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
US8134865B2 (en) * 2008-05-06 2012-03-13 Macronix International Co., Ltd. Operating method of electrical pulse voltage for RRAM application
US8134137B2 (en) 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
US8111539B2 (en) * 2008-06-27 2012-02-07 Sandisk 3D Llc Smart detection circuit for writing to non-volatile storage
US8134857B2 (en) * 2008-06-27 2012-03-13 Macronix International Co., Ltd. Methods for high speed reading operation of phase change memory and device employing same
US9343665B2 (en) 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
US8130528B2 (en) 2008-08-25 2012-03-06 Sandisk 3D Llc Memory system with sectional data lines
US7920407B2 (en) * 2008-10-06 2011-04-05 Sandisk 3D, Llc Set and reset detection circuits for reversible resistance switching memory material
US8279650B2 (en) 2009-04-20 2012-10-02 Sandisk 3D Llc Memory system with data line switching scheme
CN101882462A (zh) * 2009-05-08 2010-11-10 复旦大学 一种电阻随机存储器的置位操作方法
KR101176422B1 (ko) * 2009-06-23 2012-08-30 광주과학기술원 비휘발성 저항 변화 메모리 소자
TWI428929B (zh) * 2009-11-24 2014-03-01 Ind Tech Res Inst 控制方法
US8817521B2 (en) 2009-11-24 2014-08-26 Industrial Technology Research Institute Control method for memory cell
JP5543819B2 (ja) * 2010-03-26 2014-07-09 株式会社東芝 抵抗変化素子、メモリセルアレイ、及び抵抗変化装置
US8411477B2 (en) 2010-04-22 2013-04-02 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8427859B2 (en) 2010-04-22 2013-04-23 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
US8351242B2 (en) 2010-09-29 2013-01-08 Micron Technology, Inc. Electronic devices, memory devices and memory arrays
US8759809B2 (en) 2010-10-21 2014-06-24 Micron Technology, Inc. Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer
US8796661B2 (en) 2010-11-01 2014-08-05 Micron Technology, Inc. Nonvolatile memory cells and methods of forming nonvolatile memory cell
US8526213B2 (en) 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US8909849B2 (en) * 2010-11-15 2014-12-09 Intel Corporation Pipeline architecture for scalable performance on memory
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
US8431458B2 (en) 2010-12-27 2013-04-30 Micron Technology, Inc. Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells
CN102592667A (zh) * 2011-01-13 2012-07-18 中国科学院微电子研究所 编程电阻存储单元的方法和装置
US8791447B2 (en) 2011-01-20 2014-07-29 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8488365B2 (en) 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
KR20120103913A (ko) 2011-03-11 2012-09-20 삼성전자주식회사 가변 저항 소자, 상기 가변 저항 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 동작 방법
US8537592B2 (en) 2011-04-15 2013-09-17 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8773888B2 (en) 2011-08-22 2014-07-08 Samsung Electronics Co., Ltd. Method of operating semiconductor device including variable resistance device
KR20130021199A (ko) 2011-08-22 2013-03-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 구동 방법
TWI506627B (zh) 2011-08-30 2015-11-01 Ind Tech Res Inst 電阻式記憶體及其寫入驗證方法
TWI508070B (zh) * 2011-12-06 2015-11-11 Winbond Electronics Corp 電阻式記憶體的寫入方法
KR101996020B1 (ko) 2012-02-08 2019-07-04 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 쓰기 방법
US8804399B2 (en) 2012-03-23 2014-08-12 Micron Technology, Inc. Multi-function resistance change memory cells and apparatuses including the same
KR101911361B1 (ko) * 2012-06-18 2019-01-04 삼성전자주식회사 멀티 레벨 셀을 갖는 비-휘발성 메모리소자 및 그 형성 방법
US9530823B2 (en) * 2013-09-12 2016-12-27 Kabushiki Kaisha Toshiba Memory device and method for manufacturing the same
US9257640B2 (en) * 2013-09-12 2016-02-09 Kabushiki Kaisha Toshiba Memory device and method for manufacturing the same
KR102179275B1 (ko) 2014-02-21 2020-11-16 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 리셋 방법
KR102140785B1 (ko) * 2014-06-27 2020-08-03 삼성전자주식회사 저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법
KR102238647B1 (ko) * 2014-10-01 2021-04-09 삼성전자주식회사 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
US9990990B2 (en) * 2014-11-06 2018-06-05 Micron Technology, Inc. Apparatuses and methods for accessing variable resistance memory device
US9312001B1 (en) 2015-02-17 2016-04-12 Winbond Electronics Corp. Writing and verifying circuit for a resistive memory and method for writing and verifying a resistive memory
TWI579848B (zh) * 2015-07-07 2017-04-21 華邦電子股份有限公司 記憶體寫入裝置以及方法
CN105719691A (zh) * 2016-01-22 2016-06-29 清华大学 阻变存储器的操作方法及阻变存储器装置
SG10201601703UA (en) 2016-03-04 2017-10-30 Silicon Storage Tech Inc Multi-step voltage for forming resistive random access memory (rram) cell filament
US9805770B1 (en) * 2016-07-22 2017-10-31 Hewlett Packard Enterprise Development Lp Memristor access transistor controlled non-volatile memory programming methods
CN108123031B (zh) * 2016-11-30 2021-12-28 中芯国际集成电路制造(上海)有限公司 阻变式存储器及其制造方法
TWI647704B (zh) * 2018-01-17 2019-01-11 華邦電子股份有限公司 電阻式記憶體儲存裝置的上電復位方法
CN110060722B (zh) 2018-01-17 2021-10-08 华邦电子股份有限公司 电阻式存储器存储装置的上电复位方法
US10903424B2 (en) 2019-05-07 2021-01-26 International Business Machines Corporation Resistive RAM cell structure for gradual set programming
US11011230B1 (en) 2020-03-26 2021-05-18 Winbond Electronics Corp. Memory device and operation method thereof
US11837285B2 (en) * 2021-08-22 2023-12-05 Applied Materials, Inc. Bias temperature instability correction in memory arrays

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6693821B2 (en) * 2001-06-28 2004-02-17 Sharp Laboratories Of America, Inc. Low cross-talk electrically programmable resistance cross point memory
US6606262B2 (en) * 2002-01-10 2003-08-12 Hewlett-Packard Development Company, L.P. Magnetoresistive random access memory (MRAM) with on-chip automatic determination of optimized write current method and apparatus
US6759249B2 (en) * 2002-02-07 2004-07-06 Sharp Laboratories Of America, Inc. Device and method for reversible resistance change induced by electric pulses in non-crystalline perovskite unipolar programmable memory
JP3736483B2 (ja) 2002-03-20 2006-01-18 ソニー株式会社 強磁性トンネル接合素子を用いた磁気記憶装置
US6801448B2 (en) * 2002-11-26 2004-10-05 Sharp Laboratories Of America, Inc. Common bit/common source line high density 1T1R R-RAM array
JP4205938B2 (ja) * 2002-12-05 2009-01-07 シャープ株式会社 不揮発性メモリ装置
JP4113493B2 (ja) * 2003-06-12 2008-07-09 シャープ株式会社 不揮発性半導体記憶装置及びその制御方法
US7471552B2 (en) 2003-08-04 2008-12-30 Ovonyx, Inc. Analog phase change memory
JP4365737B2 (ja) * 2004-06-30 2009-11-18 シャープ株式会社 可変抵抗素子の駆動方法及び記憶装置
KR100593750B1 (ko) * 2004-11-10 2006-06-28 삼성전자주식회사 이성분계 금속 산화막을 데이터 저장 물질막으로 채택하는교차점 비휘발성 기억소자 및 그 제조방법
JP4524455B2 (ja) 2004-11-26 2010-08-18 ルネサスエレクトロニクス株式会社 半導体装置
KR20060086132A (ko) * 2005-01-26 2006-07-31 삼성전자주식회사 셀프 레퍼런스에 의하여 동작하는 반도체 메모리 장치

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Publication number Publication date
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