TW200540877A - Low power dissipating sense amplifier - Google Patents
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Description
200540877 九、發明說明: 【發明所屬之技術領域】 本發明是有關於一種積體電路,且特別是有關於一種低功 率損耗之感測放大器之積體電路。 【先前技術】 在習知的記憶裝置中,一般在結構上係以記憶陣列方式排 列,其通常具有複數個偶數行及複數個奇數行。而記憶胞係位 於選擇的列和行之交叉點,並由相關的列與行之控制訊號致能 時而讀取(address)。當讀取存於記憶胞之數位資料時,一小讀 取電流經感測而得。為了產生一可讀的資料訊號以代表存放於 記憶胞之數位資料,通常係藉由感測放大器放大一小讀取電流 與一參考電流之間電流差值所建立的電壓差值。一個感測放大 斋的執行力強烈的影響記憶體存取時間,以及整體記憶體功率 損耗。如同現今的任何積體電路,記憶裝置必須有提升速度, 減少空間,以及維護低功率損耗的條件。 凊參照第1圖,第1圖為習知的記憶陣列。記憶列陣1 〇 〇包 括8個§己憶區塊(記憶區塊ιοί、記憶區塊1〇2〜記憶區塊ι〇8), 參考記憶胞電路110,及4個通過閘(mys〇 、MYS1、MYS2及 MYS3)。各個記憶區塊具有256個記憶胞,以64個記憶胞為一 行,由4個列所排列。記憶區塊更包括4個行選擇閘、一行選擇 控制訊號、一個讀寫控制訊號及64條字組線(WL)。記憶列陣 100係通過參考資料線(RDL)與資料線(DL)而連接到感測放 大器。例如,記憶區塊101之記憶胞肌需被讀取時,可由提升字 組線WL1—0、行選擇控制訊號SEL0及通過閘控制訊號γδ〇的電壓 值至電壓源的電壓™),並同時維持其它行選擇控制訊號、字組 線及記憶胞100之讀取控制訊號於地線的位準而得。在讀取記憶 :200540877 胞MO之後,一代表所存放在記憶胞MO之數位資料的小電流經感 測而得,並由通過行選擇閘MSEL00與通過閘MYS0,輸出至DL。 接著,DL上的小電流被傳至感測放大器。而小參考電流可由記 憶列陣100之參考記憶胞電路110的RDL線取得。 清蒼照第2圖’第2圖是一個習知的感測放大器2 0 0,可透 過DL和RDL連接到記憶列陣100。如第2圖所示,感測放大器 200包括5個部份:電路220、電路230、電路240、電路250及 電路260。電路220和230係用以分別將從DL取得的小讀取電流與 從RDL取得的小參考電流轉換至一個小電壓振幅及一個小參考 電壓振幅於訊號線SA1和SA2上。電路240和250係為兩放大電 路,而電路260係為一反相電路。VDD係為電壓源。N-channel 電晶體221和231因連接著BIAS偏壓控制訊號而總是為開啟 ON)。兩相同負載電晶體222和232係用以作為大電阻器。訊號 線SA2上係建立一小參考電壓振幅。訊號線SA1上的小電壓振幅 大小係取決於儲存於被讀取的記憶胞的數位資料。如果存放在 記憶胞的數位資料為ΠΓ時,位於訊號線SA1上的小電壓振幅係 稍小於小參考電壓振幅。否則,位於訊號線SA1上的小電壓振幅 係稍大於小參考電壓振幅。電路240係由五個電晶體241、 242、 243、 244及245所組成的一差動放大器。Ρ-channel電 晶體243和244形成熟知的電流鏡。N-channel電晶體241和 242係為增益電晶體,用以放大位於訊號線SA1上之小電壓振幅 及位於訊號線SA2上之小參考電壓振幅之間的小電壓差值。 N-channel電晶體245,由BI ASA控制訊號所致能,係用以限制 差動放大器240的電流消耗。當訊號線SA1上之小電壓振幅大約 為1.25V時,電晶體241開啟。因此,位於訊號線SOO的差動放 大器240的輸出將降低至”〇”。電路250係為一互補性氧化金屬 200540877 半導體(CMOS)放大電路,包括—N—channei電晶體251和一個 P-channel電晶體252 。當電路250的輸入(從訊號線SOO)為 ”0”時,訊號線SAB上的電路250的輸出將為"Γ,,並經由電路260 反相後,訊號線SA所得的輸出將為”〇”。 為了匹配從記憶列陣10〇的讥線所伴隨之大寄生電容負 載’參考記憶胞電路11 〇必須使用許多虛擬記憶胞(dummy cell)。如第1圖所示,參考記憶胞電路n〇的虛擬記憶胞和參考 記憶胞的數量,需等於記憶列陣1〇〇之一列的記憶胞的數量。因 此’ §己憶列陣1 〇〇的參考記憶胞電路11 〇在佈局上佔更多的空 間。在習知的感測放大器2〇〇中,使用差動放大器會導致感測放 大器200消耗更多的功率。特別是在頁模式(page mode)下,當 許多感測放大器必須同時被觸發時,參考記憶胞電路空間的佔 有和感測放大器功率損耗的問題將變本加厲。 由刖述所鑑’研發出低功率損耗、佔領較少空間及維持 快速存取速度的感測放大器將是現今重要的課題。 【發明内容】 有鑑於此,本發明的目的就是在實質上提供一種低功率感 測放大器及其使用發法。低功率感測放大器具有複數個偶數行 及複數個奇數行的記憶列陣。記憶列陣連接到感測放大器,並 經由資料線及反相資料線所組成的兩互補資料線之一,輸出所 感測的小讀取電流至感測放大器。記憶陣列係將奇數行對之一 的記憶胞感巾_的讀取電流傳送至反相資料線,且係將記憶 胞之偶數仃對之-的記憶胞中感測到的讀取電流傳送至資料 線。小讀取電流係僅由兩互補資料線其中之-存取而得。兩互 補資料線並將提供寄生電容負載於感測放大器。藉由感測放大 :200540877 器和記憶列陣利用偶/奇數行解碼的方法,記憶裝置有效地減少 了所佔的空間。 ^根據本發明的目❺,提出—種低功率感測放大器。感測 放大係連接於具有一對偶數行及_對奇數行之記憶列陣,並 匕括几號放大電路和輸出選擇電路。訊號放大電路係依據小讀 取電机與小參考電流之間之差值放大小電壓差值,並產生兩個 放大的Λ號。輸出選擇電路乃依據記憶胞係位於偶數行或奇數 行而決定選擇其中兩個放大的訊號之一。 …根據本發明的另一目的,提出一種感測放大器。感測放 大器係連接於具有一對偶數行及一對奇數行之記憶列陣,並包 括訊號建立電路、—訊號放Α電路及—輸出選擇電路。訊號放 大電路係依據一小電流與一小參考電流以建立一小電壓差值。 然後小電壓差係由訊號放大電路放大,並據以產生兩放大的 訊號。輸出選擇電路乃依據記憶胞係位於偶數行或奇數行而決 定選擇其一對應的放大訊號。 根據本發明的另一目的,提供一感測放大器操作的方 法。此方法包括了五個階段:預充電階段、訊號建立階段、訊 號栓鎖階段、訊號放大階段及輸出選擇階段。在預充電階段, 兩條訊號線被充電至一預定電壓值。在訊號建立階段中,一 個小電壓差值將被建立在此兩條訊號線上。所建立的小電壓 差值將被栓鎖於栓鎖中,並據以放大。在訊號栓鎖階段,被栓 鎖的小電麼差值將與位於兩條訊號線上之大寄生電容負載隔 離。被栓鎖的小電壓差值將於訊號放大階段放大,而產生兩 個放大的訊號將。而依據位於記憶列陣300之記憶胞的位 置,其中,放大的訊號之一將於輸出選擇階段時,被選擇作 為輸出訊號。 * 200540877 在所揭露之感測放大器中,訊號放大電路係利用交叉 耦接反相器對以代替傳統的差動放大器。因相較於差動放大 器,交叉耦接反相器在操作上需要消耗較少的功率,也因此, 感測放大器將消耗較少功率。此外,記憶列陣透過兩互補資 料線而提供感測放大器大寄生電容負載,因此,記憶列陣的 參考記憶包電路不必需對感測放大器所提供大寄生電容負 載。因減少虛擬記憶胞所需的數量,使得記憶列陣之參考記 憶胞電路所需的空間得以減少。 為讓本發明之上述目的、特徵、和優點能更明顯易懂,下 文特舉一較佳實施例,並配合所附圖式,作詳細說明如下: 【實施方式】 睛參照第3圖’其繪示依照本發明一較佳實施例的 記憶列陣300。記憶列陣300包括八個記憶區塊301、 302···308、參考自己憶胞電路310及4個n-channe 1通過閘 (MYS0 、MYS1、MYS2及MYS3),由2個通過閘控制訊號(yS〇及 YS1)所控制。各記憶塊具有一偶數行對及一奇數行對。舉例說 明,記憶塊301具有256個記憶胞,以4行及64列所排列, 並以64記憶胞為一行及4記憶胞為一列。記憶胞的4行分成偶 數行(col—0和c〇l—2)與奇數行(c〇i —丨*c〇1—3)q64字線 WL0—0、WL1 一0…WL63一0用以激發位於各列之記憶胞。 各256個記憶胞之一端係連接於讀寫控制訊號 SOURCEO。各256個記憶胞之另一端係連接於行選擇閘之一 端。各行均具有一選擇閘。n-channel選擇閘MSEL00和 MSEL20,於偶數行選擇控制訊號SEL_EVEN〇之控制,係輸出由 一偶數行對(col一0及c〇l—2)之記憶胞中感測而得之小讀取電 流。相對應的,n-channel選擇閘MSEL10及MSEL30,於奇數行 ;200540877 選擇控制訊號SEL_ODDO之控制,係輸出由一奇數行對(col_l 和col_3)之記憶胞中感測而得之小讀取電流。其餘的7個記憶 區塊302至308均具有如同記憶區塊301之佈局。4行選擇閘 MSEL00、MSEL10、MSEL20 及 MSEL30 係由通過訊號線 BL0、BL1、 BL2及BL3而各自連接至4通過閘MYS0、MYS1、MYS2及MYS3。 通過閘MYS0與MYS1係由通過閘控制訊號YS0所控制, 而通過閘MYS2與MYS3由通過閘控制訊號YS1所控制。通過閘 MYS0及MYS2之終端係連接至資料線(DL),而通過閘MYS1及 MYS3之終端係連接至反相資料線(DLB)。因此,DL將從位於偶 數行之一的記憶胞中,輸出由記憶胞感測之小讀取電流,而DLB 將從位於奇數行之一的記憶胞中,輸出由記憶胞感測之小讀取 電流。 請參照第3圖,參考記憶胞電路310包括1個參考記憶 胞MR及63個虛擬記憶胞。參考記憶胞的一端與各63個虛擬 記憶胞均連接電壓源VSS,而參考記憶胞之另一端與各63個虛 擬記憶胞均連接至n-channel通過閘MYRS 。參考記憶胞係由 參考字線(RWL)所控制,而所有虛擬記憶胞之閘端均連接地線。 通過閘MYRS係由電壓源VDD所控制。在一實施例中,VDD係大 約為1.5V。而通過閘MYRS的一端係連接至參考資料線(RDL)。 透過使用偶數/奇數解碼的方式,由記憶列陣300的記 憶胞所感測之小讀取電流係依據記憶胞之位置而選擇性地出現 在DL及DLB線上。當一偶數行之記憶胞經讀取時,DL將輸出 小讀取流。而當一個奇數之記憶胞經讀取時,DLB將輸出小讀 取電流。例如,當記憶塊301之記憶胞M0經讀取時,所有的讀 /寫控制訊號SOURCEO至SOURCE7接設為0。由於記憶胞M0位 於偶數行col_0,偶數行選擇控制訊號SEL_EVEN0因此被設為 11 ;200540877 VDD ’而其餘之行選擇控制訊號(SEL_ODDO-7和SEL_EVENl-7) 均設為為” 0”。通過閘控制訊號YS〇係設為VDD,以觸發通過閘 MYS0開啟,使訊號線bl〇上之小讀取電流得以輸出至DL。雖然 通過閘MYS1係由通過閘控制訊號ys〇所開啟(turned on),然 而,行選擇閘MSEL10係由行選擇控制訊號SEL_ODDO所控制而 關閉。因此,所有資料訊號皆不會通過DLB線。在此情況下, DLB之所以連接至感測放大器僅為提供大寄生電容負載使與 DL之寄生電容負載匹配。 記憶列陣300有以下三個特點。首先,記憶列陣300中 之行選擇閘係由偶數和奇數選擇控制訊號所控制,而記憶列陣 100中之行選擇閘係僅由一行選擇控制訊號所控制。其次,記 憶列陣300僅有二個通過閘控制訊號(YS0及YS1),而記憶列 陣100卻有4個通過閘控制訊號(ys〇、YS1、YS2及YS3)。再 者’相較之下,記憶列陣300之參考記憶胞電路310比記憶列 陣100之參考記憶胞電路11〇於體積上小很多,因為電路u〇 之DL及DLB線將提供大寄生電容負載。換言之,因參考記憶胞 電路310不需提供大寄生電容負載,因此參考記憶胞電路31〇 不需具有很多虛擬記憶胞。有此可鑑,透過使用偶數/奇數行的 解碼方式,記憶列陣300有效地節省了電路佈局的空間。 請參照第4圖,第4圖繪示乃依照本發明之感測放大器 400之較佳電路連接方式。感測放大器400係用以建立和放大 從DL線和記憶列陣300之RDL線所取得之小電壓差值。感測放 大器400可分為5個電路··預充電電路401、訊號建立電路 402、訊號拴鎖電路403、訊號放大電路404及輸出選擇電路 405 ° 預充電電路401係用以在記憶列陣300之記憶胞經讀 12 200540877 取之前,充電訊號線SA1和SA2至電壓源VDD之電壓。P-channel 電晶體M2A及M2B可由控制訊號EQUB所觸發而開啟與關閉。各 電晶體M2A及M2B之一端係連接至電壓源VDD,各電晶體M2A及 M2B之另一端則分別連接節點421及422,而連接節點421及 422則分別連接訊號線SA1及SA2。當電晶體M2A及M2B被開啟 時,訊號線SA1及SA2將被充電至VDD的電壓。在一實施例 中,電壓源VDD係大約於1. 5V。 訊號建立電路402係依據小讀取電流和小參考電流而建 立一個小電壓差值。記憶列陣300係通過訊號建立電路402之 DL、DLB及RDL線而連接至感測放大器400。DL和DLB線係分 別連接節點410和411。節點410及411則分別連接至 n-channe 1電晶體M7及M8的一端與訊號線CA1及CA2。 N- channel電晶體MP3透過其兩端而連接DL及DLB線。因偏壓 控制訊號BIAS持續的致能,導致N- channel電晶體M3A及M3B 總是於開啟狀態。電晶體M3A的一端係連接訊號線CA1,而電 晶體M3B的一端係連接訊號線CA2。電晶體M3A及M3B的各另 一終端則分別連接二相同負載電晶體XM5A及XM5B之一端,其 兩之另一端均連接至電壓源VDD。電晶體XM5A及XM5B係用以 作為大電阻器。 因記憶列陣300所使用偶數/奇數解碼的方式,使由記憶 列陣300的記憶胞所感測之小讀取電流得以依據記憶胞之位置 而選擇性地出現在二互補資料線之一(DL及DLB線)上。同時, 透過偶數/奇數解碼的方式,便可由利用偶數(EVEN)與奇數 (ODD)控制訊號而決定係訊號建立電路402之哪一資料行將傳 導小讀取電流。當記憶胞位於記憶列陣300的一偶數行時,係 由DL線傳導小讀取電流,並通過節點410將其傳至訊號線CA1。 13 ;200540877 ' 由於ODD控制訊號不被致能,電晶體M7係為關閉。而控制訊 號將被上升至VDD之電壓值以開啟電晶體M8 。因此,由透過 RDL而從參考記憶胞電路310所取得的小參考電流係通過節點 411而送至訊號線CA2 。 而當記憶胞係位於一奇數行時,係由DLB線傳導小讀取 電流,並通過節點411將其傳至訊號線CA2。由於EVEN控制訊 號不被致能,電晶體M8係為關閉。而ODD控制訊號將被致能 以開啟電晶體M7。因此,由透過RDL而從記憶列陣300之參考 記憶胞電路310所取得的小參考電流係通過節點410而送至訊 號線CA1。DL及DLB,不論有無傳導讀取電流,均將透過節點 410及411而對訊號線CA1及CA2提供大寄生電容負載。寄生 於訊號線CA1及CA2之大寄生電容負載大小可於0.25pF至10 pF之範圍。由閘控制訊號EQU所控制之電晶體MP3係用以使DL 和DLB之電壓相等。 在二訊號線CA1及CA2分別傳導小讀取電流和小參考電 流後’因小讀取電流和小參考電流之間的電流差異’訊號線S A1 和SA2將建立一小電壓差值。在一實施例中,此小電壓差值係 大約為100 mV。當然,這電壓差值可大約於l.OmV〜3000mV之 範圍内。 訊號拴鎖電路403包括二個傳輸閘XP1及XP2,係由 控制訊號LAT及LATB所控制而開啟/關閉。傳輸閘XP1的一端 連接至訊號線SA1,而傳輸閘XP1的另一端連接至訊號線 DATAA。傳輸閘XP2之一端係連接訊號線SA2,而傳輸閘XP2之 另一端則連接訊號線DATAB。當控制訊號LAT= 0及LATB = VDD 時,傳輸閘XP1及XP2被關閉。因此,訊號不會通過訊號線SA1 及SA2至訊號線DATAA及DATAB。當傳輸閘XP1及XP2關閉時, 14 200540877 ' 於訊號線SA1及SA2之寄生電容負載將與訊號線DATAA及 DATAB隔離。而當控制訊號LAT= VDD及LATB = 0時,傳輸閘 XP1及XP2將被開啟。因此,建立於訊號線SA1及SA2之小電 壓差值將拴鎖於訊號線DATAA及DATAB。 訊號放大電路404係包括一交叉耦接反相器對。電晶體 M9、M10及M13係為p-channel電晶體,而電晶體Mil、M12 及M14係為n-channel電晶體。電晶體Ml3及M14可分別由控 制訊號LAT2B及LAT2所致能。電晶體M13的一端係連接電壓 源VDD,而電晶體M13之另一端係連接節點441,而連接節點 441係連接電晶體M9之一端及電晶體M10之閘極端。電晶體M9 之另一端連接節點443,而節點443係連接電晶體Mil之一端 及電晶體Ml 0及M12之閘極端。電晶體M10的另一端係連接節 點444,而連接節點444係連接電晶體M12及電晶體M9和Mil 之閘極端。訊號線DATAA和DATAB分別連接節點443及444, 而節點443及444則連接訊號線0SA及0SB。電晶體Mil及M12 的另一端係連接節點445,而連接節點445則連接電晶體Ml4 之一個端。電晶體M14的另一端連接至電壓源Vss (Vss = 0)。 訊號放大電路404將放大在訊號線DATAA及DATAB之間的小 電壓差值,並輸出二個放大的訊號至訊號線OSA及OSB 。 輸出選擇電路405包括三個NAND閘XD1、XD2及XD3°NAND 閘XD1具有二輸入:訊號線OSA及奇數(ODD)控制訊號,而NAND 閘XD2具有二輸入:訊號線0SB及偶數(EVEN)控制訊號。NAND 閘XD1及XD2各有一輸出。NAND閘XD1及XD2的輸將成為NAND 閘XD3之輸入訊號,而XD3則產生輸出訊號至訊號線SA 。輸 出選擇電路405將透過運用偶數/奇數(even/odd)行解碼方 式而利用EVEN及ODD控制訊號以由訊號線0SA及0SB中,選 15 200540877 擇其中放大的訊號之一。如果記憶胞係位於記憶列陣300之一 偶數行,訊號線上放大的訊號OSB係透過致能EVEN控制訊號 (EVEN= VDD)而選擇為輸出訊號。然而,如果記憶胞係位於記憶 列陣300之一個奇數行,訊號線上放大的訊號0SA係透過致能 ODD控制訊號(ODD= VDD)而選擇為輸出訊號。 感測放大器400的操作可區分為五階段。第一是一預先 充電階段,第二是訊號建立階段,第三是訊號拴鎖階段,第四 是訊號放大階段,而第五是輸出選擇階段。 1) 預充電階段 此階段的目的在於快速充電訊號線SA1及SA2至VDD 的電壓。感測放大器400之控制訊號於此操作階段的設定係如 下: EQUB = 0V 、 EQU = VDD 、 LAT= 0 、 LATB = VDD 、 LAT2 = 0V及LAT2B = VDD。預充電階段將持續約20ns。當閘控制訊號 EQUB = 0V,電晶體M2A及M2B將開啟。因此,訊號線SA1及 SA2將被充電至VDD的電壓。由於控制訊號LAT= 0及LATB = VDD,使拴鎖電路403之傳輸閘XP1及XP2為開啟狀態。因此, 訊號線DATAA及DATAB亦被充電至VDD之電壓。因控制訊號 LAT2 = 0V及LAT2B = VDD,使得電晶體M13及M14不被開啟 以導通。因此,訊號放大電路404之交叉耦接反相器對不會有 所作用。同時,奇數(EVEN)及偶數(ODD)控制訊號其中之一 係依據記憶胞在記憶列陣300之所在位置而觸發導通,而小讀 取電流及小參考電流將因此而取得。 2) 訊號建立階段 這個階段的目的在於建立一小電壓差值於訊號線SA1及 SA2。在這個階段,唯有控制訊號EQUB及EQU有所改變(EQUB = 16 200540877 VDD 、EQU = OV),其餘控制訊號維持不變。因此,電晶體M2A 及Μ2Β被關閉。由於ΧΜ5Α及ΧΜ5Β係兩相同的負載電晶體,一 個小電壓差值將因小讀取電流及小參考電流之間的一小電壓差 值而被建立在節點421及422之間。此外,因為控制訊號LAT 及LATB未有改變(LAT= 0及LATB = VDD),在訊號線SA1及SA2 之間形成之小電壓差值將被拴鎖於訊號線DATAA及DATAB。訊 號建立階段應持續大約10 ns 。 3) 訊號拴鎖階段 這個階段的目的在於將訊號線DATAA及DATAB之間的小 電壓差值拴鎖於交叉耦接反相對。在這個階段,控制訊號LAT 係由0轉換為VDD,而控制訊號LATB係由VDD轉換為0。而其 它控制訊號未有所改變。因此,傳輸閘XP1及XP2係為關閉。 這個訊號拴鎖階段應該持續大約2ns 。 4) 訊號放大階段 放大階段係以二個步驟執行。訊號放大階段之第一步驟 目的在於對電晶體Mil及Ml2提供地面電源以及放大訊號線 DATAA及DATAB之間的小電壓差值。控制訊號LAT2在這個階 段由0轉換為VDD,而其餘控制訊號係維持不變。第一步應該 持續大約3ns。訊號線DATAA及DATAB係分別連接節點443及 444。其中,具較小電壓之節點將放電至地線,以於此節點產生 第一放大的輸出。 這個階段第二步驟之目的在於對晶體管M9及M10提供電 源(VDD)並更進一步放大訊號線DATAA及DATAB之間的小電壓差 值,即在節點443及444之間。節點443及444之中,具叫 高電壓之節點將充電至VDD以於此節點產生第二放大輸出。在 此階段,控制訊號LAT2B係由VDD轉為0,而其餘控制訊號並 17 :200540877 未有所改變。此第二步驟應維持大約3ns。 5)輸出選擇階段 此階段的目在於選擇其中訊號線〇SA或訊號線〇sB之一 放大輸出。而放大輸出的選擇係依據記憶胞讀取的位置由EVEN 或ODD控制訊號致能而決定。如果記憶胞係位於記憶列陣3〇〇 之偶數行,EVEN控制汛號則將被致能。否則,〇仙控制訊號將 被致能。 本發明上述實施例所揭露之感測放大器因利用交叉耦接 反相器以代替傳統的差動放大器,使感測放大器4〇〇得以消耗 較少的功率。此外,感測放大器4〇〇與記憶列陣3〇〇之結合因 even/odd行之解碼方式得以佔較少的空間。因此,感測放大器 400與圮憶列陣300皆達到佔領較少空間及消耗較少功率的效 果,並同時兼顧了存取速度上的需求。 綜上所述,雖然本發明已以一較佳實施例揭露如上,然其 並非用以限定本發明,任何熟習此技藝者,在不脫離本發明之 精神和範圍内,當可作各種之更動與潤飾,因此本發明之保護 孝色圍當視後附之申睛專利範圍所界定者為準。 ’ 200540877 【圖式簡單說明】 第1圖繪示傳統記憶陣列電路圖,用以存取儲存於記情胞 之數位資料。 第2圖繪示傳統感測放大器電路圖,用以放大相關於第工 圖繪示之記憶陣列之記憶胞之一小電壓差值。 第3圖繪示乃依照本發明一較佳實施例的記憶列陣。 第4圖繪示乃依照本發明之感測放大器電路圖,用以放大 相關於第3圖繪示之記憶陣列之記憶胞之一小電壓差值。 【主要元件符號說明】 100 :記憶列陣 101〜108、301〜308 :記憶區塊 110、310 :考記憶胞電路 200 :習知的感測放大器 243、244、245、252、M9、M10、M13 : P-channel 電晶體 22卜 23卜 24卜 242、245、25卜 M2A、M2B、M3A、M3B、 M7、M8、Mil、M12、M14、MP3 : N-channel 電晶體 222、232、XM5A及XM5B ··負載電晶體 220、230 :轉換電路 240 :差動放大器 250 :互補性氧化金屬半導體(CMOS)放大電路 260 :反相電路 300 :記憶列陣 400 :本發明之感測放大器 401 :預充電電路 402 :訊號建立電路 403 :訊號拴鎖電路 200540877 404 :訊號放大電路 405 :輸出選擇電路 410、41 卜 42卜 422、44卜 443、444、445 :節點 SOO、SAB、SA、SA卜 SA2、CA卜 CA2、DATAA、DATAB、0SA、 OSB :訊號線 XD1 、 XD2 、 XD3 : NAND 閘 EVEN、ODD :偶數、奇數控制訊號 BIAS :偏壓控制訊號 BIASA、EQUB、LAT、LATB :控制訊號 XP1、XP2 ··傳輸閘 MYS0〜MYS4 : n-channel 通過閘 YS0、YS1 : 通過閘控制訊號 col_0、col_2 :偶數行 col_l、col__3 :奇數行 WL0—0、WL1—0··. WL63—0 ··字線 SOURCEO〜S0URCE7 ··讀/寫控制訊號 MSEL00、MSEL10、MSEL20、MSEL30 : η-channel 行選擇閘 SEL_EVEN0 ··偶數行選擇控制訊號 SEL_ODDO :奇數行選擇控制訊號 BL0、BL1、BL2、BL3、SA1、SA2 :訊號線 MYS0 、MYS1 、MYS2、MYS3、MYRS :通過閘 YS0、YS1、YS2、YS3··閘控制訊號 DL :資料線 DLB .·反相資料線 MR:參考記憶胞 VSS、VDD:電壓源 200540877 RWL :參考字線 RDL :參考資料線 MO、Ml、M2、M3 :記憶胞 GND :地線
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Claims (1)
- *200540877 十、申請專利範圍: 1 · 一種感測放大器,用以感測與放大從一具有複數個偶 數行及複數個奇數行之一記憶陣列之一記憶胞(memory ce 11) 中,所感測之一電流差值,該感測放大器包括: 一訊號放大電路,用以放大一第一訊號線與一第二訊號線 之間的該電流差值,該記憶胞係位於該些個偶數行及該些個奇 數行其中之一行,該訊號放大電路係用以產生一第一放大訊號 及一第一放大訊號;以及 一輸出選擇電路,用以選擇該第一放大訊號與該第二放大 訊號其中之一,當所感測之該記憶胞係位於該奇數行對之一 時’選擇該第一放大訊號,而當所感測之記憶胞係位於該偶數 行對之一時,選擇該第二放大訊號。 2.如申請專利範圍第1項所述之感測放大器,其中該感 測放大器更包括: 一預充電電路,用以在讀取該記憶陣列之該記憶胞之前,充 電該第一放大訊號線與該第二放大訊號線至一預定電壓值。 3·如申請專利範圍第1項所述之感測放大器,其令該感 測放大器更包括: 一訊號建立電路,用以依據從該記憶陣列感測之一讀取電 流與一參考電流之間之一差值,形成該第一訊號線與該第二訊 號線上之一電壓差值,該讀取電流係相關於儲存於該記憶陣列 之該記憶胞的數位資料,該訊號建立電路係通過兩個互補資料 線之一後’由該記憶陣列取得該讀取電流,該兩個互補資料線 係由一資料線及一反相資料線所組成,該兩個互補資料線具有 寄生電容負載。 4·如申請專利範圍第3項所述之感測放大器,其中,當該記憶 22 :200540877 胞位亥t奇數行之一行時,該訊號建立電路係由該反相資料 Λ取得β亥靖取私流,而當該記憶胞位於該些偶數行之一時,該 訊號建立電路係由該資料線取得該讀取電流。 )5·如申請專利範圍第3項所述之感測放大器,其中,於 。亥忑隱陣列中,從該些奇數行之一的該記憶胞感測到的該讀取 電流係傳送至該反相資料線,且從該記憶胞之該些偶數行之一 的該ό己憶胞感測到的該讀取電流係傳送至該資料線。 6·如申請專利範圍第1項所述之感測放大器,其中,該 感測放大器更包括: 一訊號栓鎖電路,用以當該訊號栓鎖電路為開啟時, 栓鎖該電壓差值,而當該訊號栓鎖電路為關閉(off)時,係使該 電壓差值與該寄生電容負載隔離。 7·如申請專利範圍第1項所述之感測放大器,其中該訊 號放大電路係為一交叉耦接反相器對。 8· —種感測放大器,用以感測與放大從一具有複數個偶數 行及複數個奇數行之一記憶陣列之一記憶胞(memory ce 11) 中,所感測之一電流差值,該感測放大器包括: 一訊號建立電路,用以依據從該記憶陣列感測之一讀取電 流與一參考電流之差值,形成該電壓差值於該第一訊號線與一 第二訊號線上,該讀取電流係相關於儲存於該記憶陣列之該記 憶胞的數位資料,該記憶胞係位於該複數個偶數行及複數個奇 數行其中之一行,該讀取電流係從該訊號建立電路通過兩個互 補資料線之一後,由該記憶陣列所取得,該兩互補資料線係由 一資料線及一反相資料線所組成’該兩互補貨料線並具有寄生 電容負載。 9·如申請專利範圍第8項所述之感測放大器,其中該感測 23 :200540877 • 放大器更包括: 一預充電電路,用以在讀取該記憶陣列之該記憶胞之前, 充電戎第一放大訊號線與該第二放大訊號線至一預定電壓值。 10·如申請專利範圍第8項所述之感測放大器,其中該感 測放大器更包括: ~ 一訊號栓鎖電路,用以當該訊號栓鎖電路為開啟時,栓鎖 該電壓差值,而當該訊號栓鎖電路為關閉時,係使該電壓差值 與該寄生電容負載隔離。 11 ·如申請專利範圍第8項所述之感測放大器,其中,當 該記憶胞位於該些奇數行之一時,該訊號建立電路係由該反相 鲁 資料線取得該讀取電流,而當該記憶胞位於該些偶數行之一 時,該訊號建立電路係由該資料線取得該讀取電流。 12·如申請專利範圍第3項所述之感測放大器,其中,於 該記憶陣列中,從該些奇數行之一的該記憶胞感測到的該讀 取電流係傳送至該反相資料線,且從該記憶胞之該些偶數行 之一的該記憶胞感測到的該讀取電流係傳送至該資料線。 13·如申請專利範圍第丨項所述之感測放大器,其中該訊 馨 號放大電路係為一交叉耦接反相器對。。 14· 一種方法,用以感測與放大從一具有複數個偶數行及 複數個奇數行之一記憶陣列之一記憶胞中,所感測之一電流差 值,該方法包括··選取位於該些偶數行及該些奇數行其中之一 行之該記憶胞; 由兩互補資料線之一,感測一讀取電流,該讀取電流係相 關於儲存於該記憶陣列之該記憶胞的數位資料,該兩互補資 料線係由一資料線及一反相資料線所組成; 24 200540877 利用該s己丨思陣列’取得一參考電流; 依據該讀取電流與該參考電流之差值,使第一訊號線與一 第二訊號線組成該電壓差值; 放大該電壓差值,以產生一第一放大訊號與一第二放大訊 號;以及 選擇該第一放大訊號與該第二放大訊號之一,當經感測之 記憶胞位於該奇數行對之一時,係選擇該第一放大訊號,而當 經感測之記憶胞位於該偶數行對之一時,係選擇該第二放大訊 號。 15·如申請專利範圍第14項所述之方法,其中該方法更 包括: 在璜取該記憶陣列之前,充電該第一放大訊號與該第二放 大訊號至一預定電壓值。 15 ·如申請專利範圍第14項所述之方法,其中該方法更 包括: 栓鎖該電壓差值,當該訊號栓鎖電路為關閉時,使該電壓 差值與該寄生電容負載絕緣。 16·如申請專利範圍第14項所述之方法,其中該方法更包 括: 检鎖該第一訊號線與該第二訊號線之間的電壓差值於一第三訊號線與 一第四訊號線,並使該第三訊號線與該第四訊號線上之小電壓差值與該寄生 電容負載隔離。 17·如申請專利範圍第14項所述之方法,其中該放大步 驟包括一第一放大步驟及一第二放大步驟,該第一放大步驟係 將第三訊號線與第四訊號線其中較小之一電壓由地線排出,該 25 :200540877 第二放大步驟係將該第三訊號線與第四訊號線其中之一充電至 一預設電壓值。 18·如申請專利範圍第14項所述之方法,其中該放大步 驟係由利用一對交叉柄接反相器所達成。 19·如申請專利範圍第14項所述之方法,其中該感測與選 擇步驟係由利用一第一控制訊號與一第二控制訊號所達成,該 第一控制訊號係相關於位於該複數個奇數行之該記憶胞,該第 二控制訊號係相關於位於該複數個偶數行之該記憶胞。 20·如申請專利範圍第19項所述之方法,其中,該感測步 鲁 驟係於該第一控制訊號致能時,由該資料線取得該第一讀取電 流,並於該第二控制訊號致能時,由該反相資料線取得該第二 讀取電流。 21_如申請專利範圍第19項所述之方法,其中,該選擇步 驟係於該第一控制訊號致能時,選擇該第一放大訊號,並於該 第二控制訊號致能時,選擇該第二放大訊號。 22.如申請專利範圍第19項所述之方法,其中,該讀取 電流係由該記憶胞之該些偶數行之-感测至該反相資料線"而 該讀取電流係由該記憶胞之該些複數奇數行之一感測至該㈣ · 線0 、 26
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