TW200532918A - Method for fabricating self-aligned source and drain contacts in a double gate fet with controlled manufacturing of a thin Si or non-Si channel - Google Patents

Description

200532918 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種用於製造源極及汲極接觸點與通道 區域之方法，如申請專利範圍第丨項之標的所界定。此外， 本發明係關於一種包含該種源極及汲極接觸點與通道區域 之一種場效電晶體（FET)。再者，本發明係關於包含該種FET 之半導體元件。 【先前技術】

美國專利帛6,458,662 B1號係揭示一種用於製造雙閘 極的金屬氧化物半導體場效電晶體（M〇SFE丁）之方法。該 種方法係界定—種不對稱的雙閘極結構，其側面為設有一 籍狀伽）結構且配置為約9〇度而相對於石夕（s〇層之源極/沒 極結構。該鰭狀結構係包含一個磊晶(epitaxial)的鍺化矽/ 石夕/鍺化石夕⑻Ge/Sl/SiGe)之夾層，其作用為一通道區域。 在鰭狀結構與閘極電極形成後，源極及汲極區域係以 一完成步驟形成。 先前技藝之該種雙閘極結構係包含某些缺點。 所因為佈局，該種雙閘極結構係具有一電流路徑’其實 質為位於該鰭部之側壁。此種型式之電流路徑係可能造： =件性能之劣〖，除非極度注意以確保實質完善的介面存 在於矽區域、側壁與介電區域之間。 ，視晶圓上之鰭部的方位而定，電流路徑係位於 ”晶面’而造成不同的電流驅動力。^者，因為 "“之阿角度的植入係必須運用以達到個別鰭部的整個 7 200532918 體積之事實，源極/汲極接面之形成係可能複雜化。 再者，韓部之高度係設定元件之電流驅動的絕對值（於 此之高度係作用為類似於一習知m〇sfet之“寬度，，尺 仆典型而言，於現代的電路’閘極長度與寬度之：寬比 ㈣ectrati〇)係大至10(或針對μ型元件甚至為2〇)，此 意謂著針對於50㈣（_)的閘極長度，㈣部 必須為約500 nm。 今 部之寬度（於閘極之㈣81通道厚度）係必須 二於閉極：…/3,其針對於—個5〇_閉極元件之 具“為165 nm <一鰭部寬度。如技術領域中 則二知識者所習知，具有寬度為約i6nm及高度 的鰭部寬度的形成係μ前的製造能 /寬度與兀件兩度之一長寬比高達5_6係認 題：上所述於此實例者為約3〇之—長寬比)。針對於： 決方切、相信為多個鰭部之運元件， 接者仍然存在一些重大議題 須為確竇；te F1 α -, 丨5係必 係需== 如上所述的源極/沒極接面之形成 係而要充分的距離以允許實行高角 成 間隔。 又9植入而無法為密集 總之，上述所有因素之組合係 的限制。此限制係要求:大多數目前==為重要 其二I::。理想上，將需要具有-種多閉極的元it 的平面單間極元件。 “目同於-種標準 8 200532918 此係意指的是：藉著夾設矽通道於二個閘極之間的一 平面兀件將更為合適。然而，於製造該種雙閘極元件，必 /員克服存在的一個主要議題：二個閘極彼此對準（若為否， 則寄生電容將對於元件作業速度具有嚴重影響）；及，源極 /汲極接觸點必須具有最低的可能電阻（否則電流驅動係將 大為降低）且具有對於通道之極為陡峭/尖銳的介面（否則短 通道的影響係將為顯著）。 • 【發明内容】 本發明之一個目的係提出一種用於製造源極及汲極接 觸點與通道區域之方法，其係消除先前技藝之限制。 該目的係藉由一種用於形成電晶體結構於基板上之方 達成忒基板係包含一支禮的石夕層、一埋入的絕緣層、 ^頂部的石夕層，該頂部的石夕層係具有—頂層厚度且^含 、门払雜％度，该電晶體結構係包含該頂部矽層上之閘區 域、與-源極及汲極區域，該種方法包含··問極區域之形 |成於頂部的石夕層，該閘極區域與頂部的石夕層係藉由一介電 而刀開，一開放（〇pen)區域之形成於頂部的石夕層，藉由 一個劃界（demarcating)氧化物及/或電阻層區域而劃界；高 P白層雜質或重度受損區域之形成，藉由離子植入，暴露該 開放區域至一離子束而該劃界層區域與閘極區域係作用為 2入光罩，其中，離子束係包含一束能量與一劑量之一組 二，其為於頂部的矽層而允許在源極及汲極區域之下方的 南雜質階層區域之形成於埋入的絕緣層以及在問極區域之 下方的一高雜質階層或重度受損區域之形成於頂部的石夕 9 200532918 層。 法係達成上述目的，用於 由電路設計之觀點而言， 有利的是，根據本發明之方 製造如上所示之一種FET元件。 將無須改變任何的設計佈局。 甚者’本發明係關於一 之一種（MOS)FET。 種根據如上所述的方法而製造 此外’诸如雙極（bip〇la )开杜 p )70件之其他的電晶體結構係 可根據如上所述的方法而製造。 再者，本發明係關於-種半導體元件，其包含藉由如 上所述的方法而製造之—種FET電晶體結構，諸如：一 M0SFET或雙極元件。 下文，本發明係將參照一些圖式而解說，其係意圖為 僅針對於說明之目的而未限制如於隨㈣中請專利範圍所 界定之保護範疇。 【實施方式】 第1圖係示意顯示根據本發明之用於一種M〇SFET的 閘極結構。 。亥M0SFET結構係作為根據本發明之方法的一個圖例 而顯示於此以形成一電晶體結構。此外，類似於一個雙極 元件之一種電晶體結構係可藉由此方法所製造。此將更為 詳細解說於後。 欲由本發明之方法所形成的M0SFET係界定於一種於 絕緣體上之石夕（SOI，silicon on insulator)基板，其包含一支 撐的矽層1、一埋入的二氧化矽層2、與一頂部的矽層3。 10 200532918 頂部的矽層3係一摻雜層，其具有摻雜階層為高達欲形成 良好的源極/祕區域所需之量，例如：1χ1〇2Μχΐ〇2ι^3。 MOSFET之閘極係欲形成於S0I基板之矽層3的頂部。 於初始處理階段，一第一閘極結構G1係界定於頂部 的矽層3之上方。第一閘極G1係由一閘極介電質gd而 電氣隔離自頂部的矽層3。第一閘極G1之形成係可為藉著 熟悉此技藝人士所習知的任何適合處理而作成。 • 丁員部的矽層3之一開放區域01 <系由其為熟悉此技藝 人士所習知的任何.適合處理而形成之一個氧化物層或—阻 抗層4所劃界。 第一閘極G1之尺寸與閘極介電質GD之厚度係可根 據結構之應用而為任意選取。 第2圖係示意顯示根據本發明之用於形成一種 MOSFET的自我對準源極/汲極區域之第一處理階段。 在閘極結構Gl、GD與開放區域5之界定後，由箭頭 鲁 IB所標示之一種‘透過閘極（thr⑽抑化。gMe)，，離子植入 係實施。雜質之物種係選取於其能力，以允許（於一後續步 驟）相對於非植入區域之植入區域的一選擇性移除。於 理期間，閘極G1與氧化物或阻抗層4係作用為針對於雜 質物種之植入光罩。 根據本發明，離子束比之束能量與劑量係提供一雜質 物種》辰度輪廓（profile) P1之形成，實質而言，其具有一高 雜質階層L0於閘極結構G1、GD之下方（及於氧化物或阻 抗層4之下方）的頂部矽層3之一區域6，且其具有一高雜 11 200532918 貝P白層U於開放區域5之下方的埋入氧化物層區蜮7。於 1放區域5，雜質階層係相當低。具有高雜質階層之； 入亦可引起於該頂部矽層之區;或6的矽晶格之重度為二植 甚至使得其成為非晶性（amorphous)。 貝且 在閘極介電質GD之下方於區域6的高雜質階層“盥 在開放區4 5之下方的高雜質階層u係可為高達: 摻雜物種之最大的溶解度。 、、 、離子束IB可包含氬（Ar)、氮（N)、鍺（Ge)、碘、 >臭（B〇作為摻雜物種。熟悉此技藝人士將理解的是：離; 束之束，施ϊ與劑量的設定係需要以產生期望的雜

廁 P1，甘 ^ ^ ^ W 一八有一高雜質階層L1於開放區域5之下方的土 入氧化物層、以及一高雜質階層L0於閘極結構Q1、 之下方的區域6。 右針對於（稍後）移除處理之選擇性所需要，一退火 (annealing)步驟係可進行於此階段。 以 ❿ 第3圖係示意顯示根據本發明之用於形成一種 MOSFET的自我對準源極及汲極區域之第二處理階段。 百先，開放區域5與閘極區域G1之結構係由一覆蓋 2氧化石夕層（Sl〇2覆蓋（cap)) 8所覆蓋。：氧化石夕層8係 精者一適合的沉積處理而沉積，其決不會不利影響所產生 的開放區域5與閘極區域g 1、GD。 其次，包含一頂部的二氧化矽層（Sl〇2) u之一第二基 :1〇係接合於初始的基板s〇I，藉由習知於此技藝之一種 晶圓接合處理。第二基板1〇之頂部的二氧化矽層Η係配 12 200532918 置為面對面於基板s〇I之覆蓋的二氧化矽層8之表面。 於又-個處理階段，基板S0I之支樓的石夕層;與埋入 =層2係移除’藉著银刻該支樓的…及钱刻 —乳化矽層2之-處理順序。埋入的二氧化矽層 2係作為對於支撐的矽層 止層。頂部的矽 g 3係作為對於埋人的二氧切層2之_的—阻止声。 在此個處理順序之後，頂部的石夕層3係現為第二基板曰1〇 之頂層。於根據本發明之處理的此階段，於埋入的二氧化 石夕層2之姓刻期間’包含由該透過間極植入方法所：入的 之所有區域係同時移除(於相對於未植入或低 P白層雜貝區域G1之一選擇性模式）。 、純據本發明之第二處理階段，低階層雜質區域6係 現為藉由對於石夕之_還^罢卜 4 ’、 、擇性的蝕刻處理而移除，該蝕刻處 供於⑴區域下之低雜質階層6的一特定蝕刻。此 移除處理之-高選擇性係確保實質為完善的對準於⑴區 域。 。 在低階層雜質區域6之移除後，一間隙ΐ2係形成於開 :…之間的石夕層。由於開放區域5係包含自開始者之 裕雜負（如頂部的碎層3)，ρ弓妨ρ 0《么 J 7層3)開放區域5係可作用為源極/汲 極區域5。 習知於此技藝的是：藉由m刻劑（etehant)之-石夕層的姓刻係可特定為取決於一特定雜質之存在與於石夕層 之其階層。假使為單晶的石夕層，若為所需，特定的姓刻劑 係可甚至為提供各向異性的韻刻。此外，假使為重度受損 13 200532918 或非晶的矽，對於結晶矽之邊界係可運用以 ^ 〇 ΐ保選擇性 其他的低雜質階層區域（於第一處理階 及 個 4奴為由氧化物 /或阻抗層4所遮罩）係可於此階段為由稍早施加之 氧化物或阻抗層光罩（未顯示）所遮罩。 注意的是：閘極介電質GD係可同樣作田炎… J保作用為蝕刻阻止 部（stop)。或者，閘極G1係可作用為蝕刻阻止部，其中，

針對於低階層雜質區域6之㈣處理係同樣移除閘極電 質GD。 第4圖係不意顯示根據本發明之用於形成一種 M0SFET的一通道區域之第三處理階段。 於第二處理階段，一通道層丨3係藉由一種適合的沉積 或成長（growth)處理而形成於源極/汲極區域5之間的間隙 12 ° 用於通道層13之通道材料係可幾乎為任意選取。通道 材料係可為矽（Si)、鍺化矽（siGe)、砷化鎵（GaAs)、磷化銦 Φ (InP)、另一第三族-第五族（III-V)或第二族-第六族（II-VI) 的化合物、類似金屬-二矽化物（例如：二矽化鈦（Tisi2)、 二石夕化姑（CoSi2))之金屬間（intermetallic)化合物、或甚至 是其可為由存在於元件的電場所空乏之一極薄層的任何金 屬（確實的厚度係可易於決定且取決於一給定的材料之狀態 密度）、一金屬，例如··鋁（A1)、銅（Cu)、鎢（W)、銀（Ag)、 金（Au)、鉑（Pt)、始（Co)、錄（Ni)。 甚者’通道材料係可包含：量子線（qW，quantum wire) 或量子點（QD，quantum dot)結構。 14 200532918 再者’通道材料係可包含：奈米線（nano_wire)、陣列 之奈米點（nano_dot)、碳奈米點、或奈米管（nan〇_tube卜類 似方；DNA或蛋白貝（pr〇tein)之有機或生物有機（bi_〇rganic) 分子。 通道材料之選取係僅為受限於以下要求，即：於通道 材料1 3與源極/汲極區域5之間的電氣接觸點可為於通道 材料之沉積或成長期間而得到。 • 弟5a 5b與5c圖係分別為不意顯示於一第一、第 二、與第三實施例之通道區域的平面圖。 第5a、5b、與5c圖係顯示一通道區域13的平面圖， 由虛線所繪出之閘極〇丨係位於通道區域13之下方（此外， 若未由上述之針對於矽的蝕刻處理所移除，未顯示於此之 間極介電質GD亦位於通道區域13之下方）。一源極區域5 係位於通道區$ 13之_側而一汲極區域5係位於通道區 域13之另一側。 • 於第5a圖，第一實施例係顯示，其中，複數個量子點 QD係配置作為於源極與汲極之間的通道層丨3。量子點係 可排序為一陣列（第5a圖之下部）或可為排序於一些隨機網 路（第5a圖之上部）。 於第5b圖’第二實施例係顯示’其中，複數個量子線 QW係配置作為於源極與汲極區域5之間的通道層13。量 子線QW之一端係於長度方向為接觸於源極區域，且量= 線QW之另一端為接觸於汲極區域。 於第5C圖，第三實施例係顯示，其中，通道層13係 15 200532918 於源極/汲極區域之間的一連續媒體。 如於第4、5a、5b、與5c圖所示之實施例係可為由 於鈍化、金屬化、及接觸之適人 幻知了為由用 進-步處理，以得到其包含㈣白知的lc處理技術而 己根據如上所述實 一種MOSFE丁結構之一微電子元件。 J《者的 注意的是··如上所述之電晶體結 同 MOSFET，間極區域⑴係 巧+ Π於一 成。 …夕而且亦可為由金屬所麵 極介電質係可為_種閘極氧化物 -種兩k材料，諸如··四氮化石夕⑶九）。 了為 此外，於通道材料13之頂一 示_成於又一個沉積處理:隨後二 =::技術係可應用以產生其具有-種雙閘極結構 甚者，根據本發明之源極、汲極與通道區域5、U 、

結構亦可為實施於一種雙極電晶體，其中，閘極 的 置為射極’通道區域13係配置為集極，間極介電質二 配置為基極，且源極/汲極區域5係配置為至美 ’、

Et。& 土極之接觸 ；此情形，用於射極、集極、與基極之材料係必 根據70件之雙極電晶體作用而選取。 、”、、 ，蚀刻處理係 域5與間隙12 之熱預算係較 為儘可能陡峭 最後，注意的是：於間隙i 2之形成期間 女排以得到平滑而陡峭的介面於源極/汲極區 之間。在間隙12之形成後，所有後續處理 佳為保持於一最小值，藉以維持介面之形狀 16 200532918 且允許陡峭的接面之形成於源極/汲極區域與通道層㈠之 間。 θ 【圖式簡單說明】 弟囷係示思顯示根據本發明之用於一種μ 〇 S F Ε Τ的 閘極結構； 第2圖係示意顯示根據本發明之用於形成一種 MOSFET的自我對準源極及汲極區域之第—處理階段； .第3圖係示意顯示根據本發明之用於形成一種 MOSFET的自我對準源極及汲極區域之第二處理階段； 第4圖係示意顯示根據本發明之用於形成一種 MOSFET的一通道區域之第三處理階段； 第5a圖係示意顯示於一第一實施例之通道區域的平面 圖； 第5b圖係示意顯示於一第二實施例之通道區域的平面 圖；及 ，第5c圖係示意顯示於一第三實施例之通道區域 圖。 【主要元件符號說明】 1 :支撐的石夕層 2 :埋入的絕緣層（二氧化矽層） 3 ·頂部的層 4 :劃界的氧化物及/或電阻層（區域） 5 :源極及汲極區域（開放區域） 6 :低階層雜質區域 17 200532918 7 :埋入氧化物層區域 8 :二氧化矽層（Si02覆蓋） 1 0 :第二基板 1 1 :頂部的二氧化矽層 12 :間隙 13 :通道層 G1 :閘極區域（結構） GD :閘極介電質 ® IB :離子束 L0 ··高雜質階層或重度受損區域 L1 :高雜質階層區域 01 :開放區域 P 1 :雜質物種濃度輪廓 QD :量子點 QW :量子線 I SOI :基板 18

Claims (1)

1. 200532918 十、申請專利範圍： 1.種用於形成電晶體結構;^其& t # 包含，”層、一埋入的=板：方法’該基板係 該頂部的石夕層具有一頂層尸许巴、、象層、與—頂部的石夕層， 曰辨έ士；仫a 、予^且包含一尚摻雜程度，該電 日日粗結構係包含—閘極區 又°亥电 方法包含： _人源極及汲極區域，該種 該閘極區域形成於兮 部的石夕層係藉由、的石夕層’該閑極區域與該頂 φ ;丨電層而分開； 一開放區域形成於兮 ,,B _ 、以頂口P的矽層，藉由_個查 物及/或電阻層區域而劃界； 個W界虱化 糟由離子植入带士、古 露該開放區域至度雜質或重度受損之區域，，暴 作用為植入光罩，並 而°亥劃界層區域與該閘極區域係 八’遠離子束係包含一圭泸旦3 置之一組合，其為於該 束此里與一劑 區域之下方形成高度雜晰。、^而允許在該源極及汲極 間極區域之下方形:二區域於該埋入的絕緣層以及在該 的石夕層。 S又雜貝或重度欠損區域於該頂部 2 ·如申凊專利範圍 法，其中，該種方法包含： 形成電晶體結構之方 形成—二氧化石夕之覆蓋層； 晶圓接合該基板至一 ^ 氧化矽頂層，該覆 一土 ，5亥第二基板包含一二 3.如申請專利範一頂層為面對面。 之方法，其中該種方法包人彡2員之用於形成電晶體結構 19 200532918 該支撐的矽層之一初始移除 # — 絕緣層作Λ對於兮、 、 ’猎者運用該埋入的 、巴，'象層作為對於该初始移除處理之—阻止層. 〕 該埋入的絕緣層之進一步移除處理，^著 的石夕層作為對於該進一步移除處理之_阻止層用该頂部 4·如申請專利範圍第3 法，苴中，该種方、“入成電晶體結構之方 、^ 包έ ••在該閘極區域的下方之今Ti部 矽層之該高度雜質區域之一 5亥頂J ^ nf ^ ^ ^^ ”处里’猎者運用該源極及 /及極^作為對於該移除處理之一阻 及 該移除處理❹生於該源極 刻， 次從^域之間的一個間隙。 5·如申請專利範圍第4 ,,甘士 . 員之用於形成電晶體結構之方 ’、’、°亥種方法包含··運用該介電區域或該閘極區域 作為對於該移除處理之另一個阻止層。 。"或 6·如申請專利範圍第4或 ^ 員之用於形成電晶體結構 其中，該種方法包含··—通道層之沉積於該間隙， 以形成一通道區域。 7.如申請專利範圍第6項之用於形成電晶體結構之方 法，其中’該通道層係包含—通道材料，其為下列的 之至少一者： 寸 诸如石夕⑸）、鍺化石夕（SiGe)、錯（叫、石申化録⑹^)、 或磷化銦（InP)之半導體材料； 一第三族-第五族即.V)或第二族_第六族（π·νι)的化 合物； 一金屬； 一金屬間化合物；及， 20 200532918 一有機或生物有機化合物。 8. 如申請專利範圍f 6項之用於形成電晶體結構之方 法’其中，該通道層係包含：—量子線或量子點結構。 9. 如申凊專利範圍第8項之用於形成電晶體結構之方 法，其中’該通道層係包含：奈米線、一陣列之奈来點、 石厌奈米點、或奈米管。 1 〇·如申明專利|巳圍第1或2項之用於形成電晶體結構 之方法，其中，該離子束係包含鍺（Ge)、磁⑴、或 之離子。 ； 11·如申清專利範圍第i或2項之用於形成電晶體結構 之方法，、中忒電晶體結構係一 MOSFET結構。 12. 如申請專利範圍第1或2項之用於形成電晶體結構 之方法，其中，該電晶體結構係—雙極結構，則極係配 置為射極，該通道區域係配置為集極，該閘極介電質係配 置為基極且4自我對準的源極及沒極區域係配置為 該基極之接觸點。 、 13. -種於基板上之電晶體結構’包含：一閘極區域、 與源極及及極區域，特徵在於該電晶體結申 專利範圍第1項之方法所製造。 媒申Μ 14·—種半導體元件’包含根據巾請專利範圍第13項 之電晶體結構。 貝 十一、圖式： 如次頁 21