TW200415755A - Semiconductor device - Google Patents

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TW200415755A TW092115933A TW92115933A TW200415755A TW 200415755 A TW200415755 A TW 200415755A TW 092115933 A TW092115933 A TW 092115933A TW 92115933 A TW92115933 A TW 92115933A TW 200415755 A TW200415755 A TW 200415755A
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Description

200415755 玖、發明說明 [發明所屬之技術領域] 本發明係關於半導體裝置，特別是關於具備有高耐壓 MOS電晶體之半導體裝置。 [先前技術] 電晶體應用於邏輯電路或類比電路之半導體裝置。做為 種半導體裝置之一例，乃就特開2〇〇1-941〇3號公報所 載之半導體裝置進行說明。 —該公報所記載之半導體裝置，係在半導體基板上之 定領域形成一個η通道型之高耐壓M〇s電晶體。 θ百先’在P型半導體基板中形成p型阱。p型阱係 耐愿MOS電晶體用之拼擴散層。電極係隔著閘極氧化; 而形成於該p型味上。 閉極電極與汲極擴散層 層之間，m T s之間以及閘極電極與源極擴， 曰之間形成有LOCOS(Loca】 〇xidati〇n 〇f如 朕。錯由LOCOS氧化膜 面h艰士 + k ^ Ώ兒極與汲極擴散層會在^ 面上沁成電性分離，且閘 + 隹3 上形成電性分離。 -、、源極擴散層亦會在表3 在閘極電極兩端部下之LOCOS氧化 別形成汲極側偏置（〇ffset) 馭之正下方，分 擴散層之下方” H 極側偏置領域。沒極 万係形成汲極側阱偏置領 方係形成源極側阱偏置領域。 —。擴散層之下 閘極、汲極以及源極 了、精由〃型分離擴散層、P刑 314775 200415755 分離擴散層、LOCOS氧化膜，與形成用以取出P型阱擴 散層之電位之擴散層的通道截斷層（channel stopper)形成 電性分離。該通道截斷層係形成包圍局耐壓Μ 0 S電晶體 之狀。 現行之具備有高耐壓MOS電晶體之半導體裝置，係 依上述方式構成。 但是，上述之現行半導體裝置，具有以下之問題點。 將高耐壓MOS電晶體適應於NAND電路以及NOR電路 等邏輯電路或將其應用於類比電路時，必須以串聯方式連 接高耐壓MOS電晶體。 使上述南耐壓Μ Ο S電晶體串聯連接時，係錯由例如 鋁配線來連接形成於一通道截斷層内之高耐壓MOS電晶 體之源極、汲極與形成於另一通道截斷層内之高耐壓M〇S 電晶體之源極、；及極。 此時，係藉由重複配置包含通道截斷層之高耐壓M〇S φ電晶體所形成之領域（圖案），使高耐壓MOS電晶體串聯 連接。 如上所述，藉由反覆配置該圖案，會使該圖案在半導 體基板上之佔有面積變大，而導致半導體裝置整體的圖案 '配置面積過大的問題。 此外，在高耐壓Μ〇S電晶體連接有電阻元件之電路 的情況下，由於電阻元件係與高耐壓M0S電晶體連接， 故電阻元件也必須具有南耐壓性。 為確保高耐壓，有時係在例如LOCOS氧化膜上形成 314775 200415755 由多晶矽膜所構成之電阻元件以做泰
方式形成之電阻元件，例如係藉由鋁電阻元件。依照該種 電晶體之源極、汲極連接。 鋁配線而與高耐壓MOS 電阻元件串聯連接於高耐壓m 須確保用以在LOCOS氧化膜上 电晶體時，同樣必 電阻元件的㈣’而產生半導：由多晶石夕膜所構成之 變大的問題。 疋肢之圖案配置面積 [發明内容] 本發明係為解決上述問題而創作， 種在高㈣聰電晶體彼此間的 在於提供一
電晶體與電阻元件之串聯連接之類的1人接或高耐壓M〇S 晶體之元件的串聯連接中，可 3:耐⑧職電 導體裝置。 口艰配置面積增大之半 本發明之一半導體裝置係具備： 質領域、第1分離絕緣膜、第2導電=電型之第1雜 第2導電型之第3雜質領域、第2導：：弟2雜質領域、 第工電極部以及第2電極部。第之：4雜質領域、 形成於半導體基板之主表面第丄=垔之罘1雜質領域， 質領域之表面。第2導電型之緣膜’形成於第 於位於第1分離絕緣膜正下方之第工：：質領@，係形成 2導電型之第3雜質領域，係與第2 ^貝領域之部分。第 距離而形成於第i雜質領域之部分之:離絕緣膜間隔-定 第4雜質領域’係以與第1分離絕緣二1弟2導電型之 隔著第1分離絕緣膜而與在第3雜質心;者-離而形成於 、7貝垮所在側相反側之 314775 7 200415755 弟1雜質領域之部分之表面。第1電極部，係形成於由第 2雜質領域與第3雜質領域所夹之第i雜質領域之部分 上。第2電極部，係形成於由第2雜質領域與第*雜質領 域所夾之第1雜質領域之部分上。 很據上述之構造，首先，構成包含第2雜質領域、第 3八：質領域以及第X電極部之一 M〇s電晶體，並構成包 含第2雜質領域、第4雜質領域以及第2電極部之另— 則s電晶體。其―的M〇s電晶體與另—個電晶體，係隔 =電晶體共通之第2雜質領域而串聯連接。與各個^ 電晶體串聯連接的情況相較，可減低M()s電晶體的 面積’抑制半導體裝置之圖案配置面積的增大。 •本發明之另一半導體裝置係具備··第1導電型之第 雜質領域、分離絕緣膜、第2導電型之第2雜質領域二1 2導電型之第1雜質領域、帛2導電型之第4雜質領域罘 以及電極部…導電型之第“隹質領域，形成於半導發 基板之主表面。分離絕緣膜形成於第1雜質領域之表兩月^ 第2導電型之第2雜質領域，係形成於位於分離絕緣膜 下方之第1雜質領域之部分。第2導電型之第3雜質領正 係與第2雜質領域電性連接，朝著離開分離絕緣膜之方^ 而形成於第1雜質領域之部分。帛2導電型之第4雜質二 域，係與分雄絕緣膜隔著距離而形成於與第3雜質領域、 在側相反侧之第1雜質領域部分之表面。電極部形成於： 第2雜質領域與第4雜質領域所夾之第1雜質領域之部八 上v 2 4貝領域形成有從電極部側至第3雜質領域側之 1 '14775 ……、w书伐邓朝著第3雜 之方向之寬度形成得較办立 、' 或之方向大致呈直 乂 ~之部分。 根據上述之構造，、， 3雜質領域、第4雜質：：構成包含第2雜質領域、 該MOS電晶體之第' S以及電極部之M〇S電晶體 乐2雜質領域可發揮泰卩日-从 形成MOS電晶體串 軍-阻兀件之功能 啊連接有電阻元件 MQS電晶體與電阻亓 冓成。稭此， …# 件’與例如藉由紹配線等來連接 情況相較，可減低Μο Β _ 号水連接. 、，，土,丄…兹 毛日日月豆與電阻元件之佔有面浐 亚抑制半¥體裝置之圖案配置面積的增大。 貝 [實施方式] 多1實施形態_ 以下說明有關呈偌士路0日 # I、備本發明之弟1實施形態之高耐茂 MOS電晶體之半導鹊酤單 ,^ ^ 1 }复 电 心干七月丑裝置。如弟：L圖與第2圖所示， 半導體基板1上形成做為第！雜質領域之阱2。並在噹在 2表面之預定領i或，分別形纟元件分離絕緣貞3a至^叫 在元件分離絕緣膜3a，3b所夹之阱2的表面，形戍。 為第4雜質領域之汲極領域4a。另在該元件分離 '做 0 、、象胺 w，3b正下方之阱2之領域中，形成用以缓和汲極電場、 做為第4雜質領域之汲極電場緩和層5c。 ( " N u ? 〇 C Pn < 分離絕緣膜 广、、〇、’个’"、— I 1丨刀心L、切崎中，形成用 源極電場之做為第3雜質領域之汲極電場缓和層5b 此外，在元件分離絕緣膜3 c正下方之辨2的 面’形成做為弟3雜質領域之源極領域4b。另在言 3d，3e正下方之阱2之領域中，形成用 做為第3雜皙頜娀之汲搞Φβ L爲π 9 314775 ^^成做為第 2雜曾 ~矛z雜貝領域之源極 厂離絕緣膜3b,3c所夹之拼2 極㈣5a°在元件分 形成做為第2電極部之⑽心1 ’隔著間極絕緣膜讣 • 丨艾閘極電極7b。 _此外，在元件分離絕緣膜3c，3d所央 隔著閘極絕緣膜6a形成 、' ，
-在半導體基板i上以二部之閘極電極I 石夕氧化膜8。另在該石夕氧;極電極7…的方式形成 Λ ''jf n dh 个 、形成分別使汲極領域4a、 •源極4b表面露出之接μ 8Mp 在夕氧化膜8上’形成鋁配線 心透過接觸部10a而盥 ，，，13。汲極領域 、 马紹配線10電性連接。另一方而 源極領域4b透過接觸邻Q 面’ 觸。卩9a而魅配線9電性連接。 此外’閘極電極7悉 性'奎垃„ a透過接觸部❿而與鋁配線i 連接。 接觸邛l3a而與鋁配線13電性 一 MOS電晶體τ]夕播Λ、〆‘ 之構成係包含：閘極電極7a、源 極項域4b、源極電場 糸 另- M0S電日姊乃 以及源極•沒極領域^ 2之構成係包含：閘極m沒極 項域4 a、及極電場缓 电两、友和層5c以及源極•汲極領域5a。 在上述之半導體裝 正下方之^領域中之、_ 牛分離絕緣膜3c
雨曰邱Tw、/中之源極。及極領域5a，相對於—MOS ::Γ 極領域’相對於另一 M 〇S電晶體T 2成 為源極領域。透過該源極.沒極領域&，如第雇第4 =不，—_電晶體T1與另-顏電晶體T2、串聯 314775 10 200415755 此外’弟3圖顯示M〇s電晶體τι，τ2為n通道型 電晶體時之等效電路’第4圖中顯示刪電晶體T1T2 為Ρ通道型M0S電晶體時之等效電路。 ， 如上所述，本半導體裝置中，透過一 Μ 與另一 MOS電晶俨^
. 兒曰曰feT2共通之源極•汲極領域5a，一 M0S 包日日月豆T1與另-M〇s電晶體Τ2串聯連接。 藉此，相較於以串聯連接之方 體之半導體裝置，本發明之半導體 M0S毛曰曰 晶體T1，T2之佔有面产 衣u以Ρ牛低MOS電 積之增大。 心’亚抑制半導體裝置之圖案配置面 此外’將源極電場緩和爲 及源極·汲極領试5a 二、汲極電場緩和層5c以 只’ h之各個雜質电执— …源極領域4b的雜質濃度為低二：广極領域 領域與味2之接合的接合耐壓。·即可提升該等 第2實施 前述之半導體裝置係以：在分 至3e正下方之阱2領域的部分，形、兀件分離絕緣3a 源極·汲極領域5 汲極電場緩和層5c、 行說明。〜 泉極毛场h和M 5b之情形為例進 在此則以··將汲極電場缓和； 源極電場緩和層做為附而ψ =源極·汲極領域以及 如第5圖與第6圖所二在=况為'例進行說明。 及汲極領域4a的正 兀件分離絕緣膜3a，3b以 面之牌55e。 …或，形成到達半導體基板]表 314775 11 200415755 料=二::離之絕:55膜3::正:方領域’形成到 …及源極領域4b的正下方領域，：二:絕緣: 基板丄表面之拼55b。半導^板^ ^成到達半導體 至-之導電型相反之 r連=’：第7圖所示之半導體裝置之等效電路中，串 %連接之- M0S電晶體T1與另—刪電 _向閘極（back gate)係為與 版 ^ ”千^ ^基扳1之電位相同之電 位0 料’將阱55a i 55c之雜質濃度設定成較圣 4a與源極領域4b之雜質濃度為低。 彳7、〆 此外，有關其他之構成因與第1圖所示之主贈置 相同，故在同一構件上榖_ 4 π卜 ,¥月豆哀置 霉件上軚不相同之符號並省略1 上述之半導體裝置，冷第、 外尚可獲得以下之效果。…一"中所說明之效果 tf M:s導：基板1例如使用P型半導體基板形成n 通逗型之MOS電晶體時，藉由n5m55aS55d 即不須另外形《n型電場緩和 ’ 步驟之目的。 此即可達到簡化製程 第3實施形態 在此舉例况明串聯連接兩個^ ^ 異之MOS電晶體之半導體裝置。 見度）相 如弟8圖所示，蔣μ 。 ' %晶體T1之通道λνΐ定成較 議電晶體丁2之通道W2為短。源極.沒極領域53之 314775 12 200415755 沿著各問極電# 7a，7b延伸之方向之寬度具有：如虛線框 A所示，由位於通這領域出側之部分朝著位於通道領域 11 a側之部分平緩變化之部分。 此外，有關其他之構成因愈第 乂 u 一弟1圖所示之半導體裝置 相同’故在同一構件上標示相同之於 仰1」之付號並省略其說明。 上述之半導體裝置，除第T〜 ” $ 1 Θ知形態中所說明之效果 外尚可獲得以下之效果。 首先，使MOS電晶體T1，T2之通道寬度W1，W2互為 不同之寬度，藉此，即可使源極·汲極領域5&中，位於 :道領域llb側之部分之沿著閘極電㉟％延伸之方向之 寬度，與位於通道領域lla側之部分之沿著閘極電極h 延伸之方向之寬度互異。 此時，如第9圖之虛線框B所示，在源極…及極領 中沒有平緩變化之部分而具有約η。。的角度急峻 二化之半導體裝置中’在急峻變化之部分中源極·汲極領 2 5a與阱2之接合耐壓明顯地降低。 试與此相對，在本發明之半導體裝置中，源極·；：及極領 5 3 中 B _X_ · , 領 ^ •由位於通道領域11b側之部分朝位於通道 、，11 a側之部分平緩變化之部分。 如此一來，在源極•汲極領域5a與阱2之間電場集 , 消失，可提升源極•汲極領域與阱2之間的 後3耐壓。 乐0貫施形態係針對：以串聯連接之方式連接2個具 314775 13 200415755 同的閑極寬度(通道寬度)之MOS電晶體之半導體裝 ’具有由位於—方之通道領域側之部分朝著位於另一 方之通道領域侧之外八 立 卩刀源極·汲極領域之寬度急峻變化之 4分，以及該部分之源極·沒極領域與 明顯地降低之情況進行說明。 在此，說明有關L^ ^ '卩使上述之源極•汲極領域之寬度具 急峻變化之部分，其電場亦較為缓和之半導體裝置。 “如第1〇圖所示，將M0S電晶體τι之通道W1設定 成較MOS電晶體το +、3；、、， 通暹W2為短。源極•汲極領域5a 中設有，如虛線框B所； 、、， '、，由位於通道領域11 b側之部 分朝著位於通道領蛣]Ί ' 4 lla側之部分急峻變化之部分。 問極電極77b係以覆蓋通道 ---4U D以及該急峻變化 之部分之方式形成。眇外，士 # 一 有關/、他之構成因與第1圖所 不之半‘月豆I置相同，故在同一構# L - 4 構件上軲不相同之符號並 i略其說明。 上述之半導體裝置，除望 每 & ”罘貝鞑形恶中所說明之效果 外尚可獲得以下之效果。 首先，第11圖係顯示串聯連接nit 體Τί，τ2時之等效電路，第 "sa 圖*i*r、择員不串聯連接诵遺 型之M〇S電晶體Τ1，Τ2時之等效電路。 、在第U圖與第12圖中，對應虛線框Β的部分，係 為2個M〇S電晶體T1 Τ2共 、通之源極•汲極領域5a之部 分。 例如··在第11圖所示之情 σ 丨月况甲，”有在汲極領域4a(鋁 314775 14 200415755 配線ίο)施加反向偏壓電壓的狀態下M〇s電晶體T2導通 (Ν)日可，才在源極·〉及極領域5 a中施加反、向偏壓電壓。 為n通道型之M0S電晶體T1，T2時，當汲極領域& 之電壓為Vdd時n通道型M〇s電晶體T2成為導通狀態（閘 極電極77b之電壓二Vdd)。 藉此，在源極•汲極領域5a之電壓成為與汲極領域 同之電壓Vdd。此時，與源極•沒極領域&形成 接。之阱2為與源極領域4b相同之電壓（gnd)，而成為 知加有反向偏壓電壓（V(Jd)之狀態。 … 亦即’在源極•沒極領域5a施加反向偏壓電壓時， 閘極電極77b之電壓成為與源極·汲極領$ & 同之電壓。 包心相 牡+千導體裝置中 汲極領域5 a盥阱 後皿源極· 形成問極電極;的接合耐壓變小之急峻一 在源極·汲極領域5a施加反向偏壓電壓時，即 :她電極77b施加了與源極1極領域…：: 二？Γ間極電極77b施加_，即產生朝向半導： 基板1之阱2側之電場。 牛呤體 之間Π面= 場從源極，領域5a與· 2 樣地適…廣。上述之作用，同 急峻述源極.沒極領域5a中即使形成有 亦可確保MOS電晶體之耐壓。 有 15 t施形1 本發明之第ς — 5貫施形態之半導髅奘罟 M〇S電晶體與電阳_从 牛¥奴衣置，係以串聯連接 严且兀件之半導體奘罟盔么 如第13圖與μ 衣置為例進行說明。 為第1雜質領域二14圖所f ’在半導體基板1上形成做 形成元件分離絕2。在該阱2表面的預定領域，分別 巴、、、彖月果3a至3d 〇 γ在兀件分離絕緣膜3a，3b所夾之阱2的# 為弟4雜質領域夕 、 阱2的表面，形成做 3a，3b正下方之阱）°項域4C。另在該元件分離絕緣膜 的電場之做為第4 ^領域中’形成用以緩和源極·沒極 弟4雜質領域之源極· 此外，在亓姓\ /極甩％緩和層5 e。 牡凡件分離絕緣膜3 形成做為第3 % & 、 ’斤夾之阱2的表面， 絕緣膜3c，3d正下方 貝成4d。另在該元件分離 汲極的電場之做為第2:二員域中’形成用以緩和源極· 5 d。 才貝7、域之源極•汲極電場緩和層 在元件分離絕緣膜3b 閘極絕緣膜6 ’ “之阱2的表面上，隔著 狀0c形成閘極電極7c。 在半導體基板工上以覆 氧化膜8。另在該錢化 ％極7e的方式形成石夕 域4…表面露出之接觸孔8μ;;成分別使源極.沒極領 領域4^:透化二8:，形成紹配線15，14，16。源極·汲極 ‘透過接觸部15a而與紹配線15電性連接。 方面，源極•汲極领试 |g g, _ 、A灰4d透過接觸部14a而與 姑配線14電性連接。此 鍔極黾極7c透過接觸部]_6a 314775 16 200415755 而與鋁配線16電性連接。 M〇s電晶體τ之構成係包含 汲極領域4c 4d 甲和包極7a、源極· 通當…汲極電場緩和層5e，5d。 在形成M〇S電曰士 係以靠近通道領域之方：:： ”源極1極領梅 在上、f : 方式开，成以提升電晶體之能力。 上述之半導體裝置中，一 中的其中_方的 ^ '仏極•及極領域4c，4c 一 源逆/及極領域4d，係盥诵$雜a , 隔著預定距離而形成。此時，^H員域山 度較源極·汲極頦拭4 、疋距離係對應於雜質濃 之沿著+、、“勤:、…低的源極·汲極電場緩和層5d /口者电流流動方向之長度。 藉由加長雜質濃度較低 之長度，源極·汲極電場^ : η ·〉1電場緩和層W 件R之功能D 即可發揮做為電阻元 特別是，如第14圖所示，辞 緩和層之與由通道領域llc朝二“小源極.沒極電場 朝向源極•汲極領域4d之 方向大致呈直交之方向之長声 R之電阻值。 度)’即可提高電阻元件 如上所述，在本半導體裝置巾，i個m〇s電曰 電場緩和層5d係具有電阻…之功二 兒日日月豆與電阻元件R即串聯連接。 藉此’使藉由㈣線串聯連接^祕電晶體 阻7L件之半導體裝置，或使串 /、 中的其中-方的刪電晶體呈^個刪電晶體當 月且壬吊時導通（ON)之狀態，並 h通狀態之刪電晶體與有 314775 17 200415755 行比較，則本半導體裝置，可以降低MOS電晶體T與電 阻元件R之佔有面積，並抑制半導體裝置之圖案配置面 積之增大。 此外，上述之半導體裝置係以：在1對源極·汲極電 場緩和層5 d，5 e中的其中一方的源極·汲極電場緩和層5 d 中形成電阻元件R為例進行說明，但亦可在雙方之源極· 没極電場緩和層5 d 5 5 e中形成電阻元件R。 φ第6實施形態 在此，說明可以更進一步地提升第5實施形態中所說 明之半導體裝置的接合耐壓之半導體裝置的一例。 如第15圖中之虛線框A所示，在具有做為電阻元件 R之功能之源極•汲極電場緩和層5d中，形成有由寬度 窄的部分朝寬度寬的部分平緩變化之部分。 此外，有關其他之構成因與第13圖與第14圖所示之 構成相同，故在同一構件上標示相同之符號並省略其說 φ 明。 上述之半導體裝置，除第5實施形態中所說明之效果 外尚可獲得以下之效果。 亦即，與寬度急峻變化之情況相較，藉由在源極·汲 極電場緩和層5 d中形成寬度平缓變化之部分，源極·没 極電場缓和層5 d與陕2之間即沒有電場集中的部分。結 杲，可提升源極•汲極電場緩和層5 d與阱2之間的接合 而寸壓。 第7實施形態 18 314775 200415755 在此，說明可以更進一步地提升第5奋 明之半導體裝置的接合耐壓之半導w ％態中所說 〜卞V體裝置之其 如第10圖所示，在具有做 /、例。
丨又巧包阻兀件R 極•汲極電場緩和層5d中，I笼Ί π <功能之源 〆、乐14圖所示之 之情況相同，配置寬度急峻變化之邙八 V脰I置 以覆蓋急峻變化之部分的方式 J八形成閘極雷^ 外，有關其他之構成因與第13圖與第Μ ° 7d。此 裝置之構成相同，故在同一構侔 —° 八之半體 行1丁上ί示示彳目同夕从 其說明。 付旒並省略 上述之半導體裝置，除第5 昂5貫施形態中所 外尚可援得以下之效果。 月之效果 首先，f η圖係顯示串聯連接η通道刑 晶體Τ與電阻元件R時之等效電路，& 土·- MOS電 連接p通道型之MOS電晶體τ应+ _圖貝1鮮員不串聯 路。 ^阻^牛1^日夺之等效電 第17圖與第18圖之電阻元件R，係對應 源極•汲極電場緩和層5d。口 ’心弟10圖之 加反向偏壓電壓的狀態下M0 員域讣施 卢帝Π0 一从 兔日日月豆τ V通(ON)時，+ 在-电阻兀件R之通道領域側的 才 壓電壓。 C)施加南的反向偏 例如·以弟17圖所示之11通道型MOS電晶I# 丁、 例，係在源極•汲極領域4 版為 Μ施加電壓Vdd。 力州’在閘極電接 在上述之情況下，η通谨刑λ 、土 M〇S電晶體τ呈導诵 314775 19 200415755 心而：阻兀件R的點C部分的電壓則成為大致Vdd。 另方面，與電阻元件R形& pN接合之 為GND電壓。因 汗的包& 低^ 形成在电阻兀件R的點C施加反向 ,^ r 在适阻兀件R之通道領域側之部分施 加反向偏壓電题# ^ α 土 τ，靶加於閘極電極7d之電壓 向偏壓電壓相同。 -錢 杜半導體裝置中，如帛16圖所示，以覆蓋電阻元 中見度急峻變化之部分的方式形成閘極電極7d。 I _ ，下v 电阻兀件R之通道領域側之部分（點C)施加反向偏 壓電壓時，問極電s 7d亦受到與該反向偏壓電壓大約相 同之電壓。 ’ 藉由在閘極電極7d施加該電壓，可產生朝向半導體 基板1之阱2之側的電場。肖由該電場，從形成電阻元件 之源桂/及極電場緩和層5 d與阱2之間的界面延伸之 耗盡層變得更加的寬廣。 稭此，即使在作為電阻元件R之源極·汲極電場緩 牙層中5 d中形成有急峻的部分，亦可確保電阻元件r以 及Μ〇S電晶體之耐壓。 此外’為第18圖所示之ρ通道型m〇S電晶體τ時， 有在源極•汲極領域中4c施加例如：GND電壓等的反 向偏壓電壓的狀態下P通道型M〇S電晶體丁導通（〇N)時， 才在電阻元件之通道領域側的部分（點c)施加反向偏壓電 壓。 在上述之狀態時，與】Ί通道型Μ〇S電晶體的情況相 20 314775 200415755 同，在閘極電極7d施加有與反向偏壓電壓相同之電壓。 藉此，因耗盡層的擴大，而得以確保電阻元件R以及M〇S 電晶體之财壓。 此外，源極·汲極電場缓和層 5 d中，為提升與阱2 之間的接合耐壓，而儘可能地抑制其雜質濃度降低。特別 是，在雜質濃度低且電阻元件R的寬度更加窄的部分施 加高的反向偏壓電壓時，該電阻元件R的部分會產生耗 盡化的情形。 ， 在本半導體裝置中，藉由施加於閘極電極7d之電壓 所產生之電場，即可抑制源極•汲極電場緩和層 5d(電阻 元件R)產生耗盡化之情形。藉此，得以降低電阻元件R 之電場依存性而保持安定之電阻值。 第8實施形態 在此，說明可以更進一步地提升第5實施形態中所說 明之半導體裝置的接合耐壓之半導體裝置之其他例。 如第19圖所示，在具有做為電阻元件R之功能之源 極·汲極電場缓和層5d中，與第14圖所示之半導體裳置 之情況相同，設置寬度急峻變化之部分。 以覆蓋急峻變化之部分的方式形成閘極電極7e。該 電極7e，係與連接於源極·汲極領域4d之鋁配線14電 性連接。 此外，有關其他之構成因與第13圖與第14圖所示之 半導體裝置之構成相同，故在同一構件上標示相同之符號 並省略其說明。 21 314775 200415755 上t之半$體裝置，除第5實施形態中所說明文 敦果 外尚可獲得以下之效果 首先，第20圖係顯示串聯連接n通道型之 晶體T與電阻元件R時之等效電路1 21圖則顯承:： 連接P通道型之M0S電晶體T與電阻 聯 路。 寺效電 第13圖所示之情況，係透過接觸部i4a在源柘·、 極領域4d施加高的反向偏壓電壓，在η通道型M〇s及 晶體或p通道型M〇s電晶體呈截止（〇ff)的狀態峙，電 電阻兀件R的全體施加有高的反向偏壓電壓。 於 在本半導體裝置中，如第19圖所示，以覆蓋電— j (冰’亟及極電場緩和層5d)的方式形成閘極電極7元 該電極7e,係與紹配線14電性連接，電極％具有I、。 極·：；及極領域4d之電壓相同之電壓。 θ藉由施加於電極7e之電壓，產生朝向拼2之倒之泰 場。藉由該電場，從形成電阻元# R之源極.汲極命二 緩和層5d與附2之間的界面延伸之耗盡層變得更力 廣0 ' 藉此’即使在形成電阻元件R之源極.汲極電場缓 和層5 d中形成急峻的部分，亦可確保電阻元件r以及μ 電晶體之耐壓。 的反向偏壓電壓， 電晶體呈導通（〇N) 11c側的部分，因 此外，在源極•汲極領域4d施加高 在η通道型M〇S電晶體或ρ通道型M〇s 的狀態時，在電阻元件r之通道領域 314775 22 200415755 電阻元件R所致的電壓下降而得以缓和反向偏壓電壓。 因此’電阻兀件R與_ 2 @之对壓，主要係依存於 她加方；電阻兀件R之源極•汲極領域糾側部分之反向偏 麼電壓。在此狀況下’施加於電⑯7e之電壓所產生：電 場得以使耗盡層變得更加寬廣，如此—來即使纟M0S Γ 晶體導通的狀態下亦可坦斗+ ^ 了棱升耐壓。上述之作用效果， 可適用於第21圖所示之情況。 板 以上所揭示之實施形能一 -^ ^ .. 心〇點均為例不，本發明並不 叉上述之貫施形態所限。 个 明而係如申請專利範圍所月之犯圍亚不限於上述之說 同等意義者以及在4::且包含與申請專利範圍具有 钝圍内之所有變更。 [圖式簡單說明j 第1圖為本發明之箓 — 卑1貫施形態之半導體f 圖所示之剖面線M之剖面圖。 且衣置之弟2 弟2圖為在相同之警〜 汽施形悲中，第工 裝置之平面圖。 口7不之+V體 第3圖為在相同之
α -今主道祕壯 也化悲中’顯示第1圖盥第2 R 所不之半導體裝置之一耸 ^”弟2圖 寺效電路之圖。 第4圖為在相同之 % -夕主道邮壯 施升八怒中，顯示第1圖盥第9同 所不之丰導體裝置之另〜…丄 弟2圖 〜寺效電路之圖。 第5圖為本發明之 卑一戶、施形態之半導辨壯 — 圖所示之剖面線V-V之土丨 干令紅衣置之弟6 σ ij面圖。 第6圖為在相同之 示之半導 汽鈀形恶中，第5圖所 裝置之平面圖。 U所 314775 23 200415755 第7圖為在相同之實施形態中，顯示第5圖與第6圖 所示之半導體裝置之等效電路之圖。 第8圖為本發明之第3實施形態之半導體裝置之平面 圖。 第9圖為在相同之實施形態中，用以說明第8圖所示 之半導體裝置之效果之一平面圖。 第10圖為本發明之第4實施形態之半導體裝置之平 鲁面圖。 第11圖為在相同之實施形態中，顯示第10圖所示之 半導體裝置之一等效電路之圖。 第12圖為在相同之實施形態中，顯示第10圖所示之 半導體裝置之另一等效電路之圖。 第13圖為本發明之第5實施形態之半導體裝置之第 14圖所示之剖面線XIII-XIII之剖面圖。 第15圖為本發明之第6實施形態之半導體裝置之平 0 面圖。 第16圖為本發明之第7實施形態之半導體裝置之平 面圖。 第17圖為在相同之實施形態中，顯示第16圖所示之 半導體裝置之一等效電路之圖。 第18圖為在相同之實施形態中，顯示第16圖所示之 半導體裝置之另一等效電路之圖。 第19圖為本發明之第8實施形態之半導體裝置之平 面圖。 24 314775 200415755 第20圖為在相同之實施形態中，顯示第19圖所示之 半導體裝置之一等效電路之圖。 第21圖為在相同之實施形態中，顯示第19圖所示之 半導體裝置之另一等效電路之圖。 1 半導體基板 2,55a至55c 阱 3a至3e元件分離絕緣膜 4a 汲極領域 4b 源極領域 5a 源極、汲極領域 5 b，5 c 没極電場緩和層 5 d，5 e 源極、没極電場緩和層 6a，6b，6c 閘極絕緣膜 7a，7b，7c，7d，7e，77b閘極電極
8 石夕氛(化膜 8a，8b，8c，8d接觸孑L 9510?12?13?14?15?16 鋁配線 9a，10a，12a，13a，14a，15a，16a 接觸部 lla，llb，llc 通道領域 R 電阻元件 T，T1，T2 MOS電晶體 W1，W2通道 25 314775

Claims (1)

  1. 200415755 拾、申請專利範圍： 1 · 一種半導體裝置，係具備·· 形成於半導體基板之主表 雜質領域； 表面之弟1導電型之第！ 形成於前述第i雜質領域 , ^ y 飞之弟1分離絕緣膜； 形成方；位於前述第i分離絕緣膜正 1雜質？或之，分之第2導電型之第2雜質領域 方;別述弟1雜質領域之部分之表面，與前述第丄 分離絕緣膜隔著距離而形成之第2導電型之第3雜質 領域； 、 在隔著前述第1分離絕緣膜而在前述第3雜質領 域所在：之相反側之前述第工雜質領域之部分之表 面，與前述第1分離絕緣膜隔著距離而形成之第2導 電型之第4雜質領域； ^ ;成：前述第2雜質領域與前述第3雜質領域所 夾之釗述第1雜質領域之部分 、、一 刀上之弟1電極部；以及 形成於前述第2雜質領埤 ,、，、 飞興則述弟4雜質領域所 夾之前述第1雜質領域之部分# 略 2 之弟-笔極部。 人如申請專利範圍第1項之丰道Μ 只I牛導體裝置，其中1借· 與前述第1分離絕緣膜相 IV, , +，在刖攻第3雜質領 域所在側之前述第i雜質領 貝項 < 口丨刀t義面，與前 弟1分離絕緣膜隔著距離而 ^ , 卜 成之弟2分離絕緣膜； 與Μ述第1分離絕緣膜# 、 相對，在則述第4雜皙领 織所在側之前述第1雜質領域之邱八… 貝7頁 < 口|3刀之表面，與前述 314775 26 第1分離料膜隔著距離而形成之第3分離絕緣膜， 前述第3雜質領域係包含： 形成於位於前述第2分離絕緣膜正下方之前述第 :或雜質領域之部分之具有預定雜質濃度之第！濃度領 ，與前述第1濃度領域電性連接，朝著相對於前述 離開第1分離絕緣膜之方向而形成， 領域較刖述弟1濃度領域更高之雜質濃度之第2濃度 前述第4雜質領域係包含： 形成於位於前述第3分離 1雜質領域之部分之呈有…版正下方之前述第 域； 卩刀之具有預-雜質濃度之第3濃度領 與前述第3濃度領域電性連 第3分離絕緣 纟朝者相對於前述 I亡土 胰離開弟1刀離絕緣膜之方向而π /、有τ交前述第3濃度領域更高 ％成， 領域。 辰度之第4濃度 :::專利範圍第2項之半導體裝置，其中一、 才'質領域、前述第3雜質領域 W述第 域係做為辨而分別形成。 '…迭“雜質領 Γ:Λ專利範圍第2項之半導體裝置，其中… 电逐部以及前述第2電極部，俜則述第 質領域之表面之方式分別形成，场越〜雜 位於前述第」電極部正下方之第 貝埼之與 27 415755 前述第1雷托^ r 極°卩橫越前述第1雜質領域之表面@ ^ p 對應之通道會危 衣®的長度 正下方之第2…系設定成：較位於前述第2電極部 第】雜質領4通道領域之與前述第2電極部橫越前述 、、2之表面之長度對應之通道寬度為短， 月,J述第2雜質領域中，前述第 著前述第]_ ♦化 矛〜濉貝領域之沿 寬度，俜由 以及前述第2電極部延伸之方向的 前述第2、通ΪΓ前述第1通道領域側之部分朝著位於 、逼領域側之部分平緩變化。 圍第2項之半導體裂置，其中，前述第 質領域之寺面前述第2電極部’係以橫越前述第^ 表面之方式分別形成， 的長ϋί乐、1電極部橫越前述第1雜質領域之表面 成：與片^則述第1通道領域之通道寬度，係設定 之^月』处弟2電極部橫越前述第1雜質領域之表面 〜 對應之前述第2通道領域之通道寬度為短， 著前雜質領域設有：前述第2雜質領域之沿 育声 電極部以及前述第2電極部延伸之方向的 述；=位於前述第！通道領域側之部分以及位於前 ,&通逼領域側之部分之間急峻變化之部分， :迷第2電極部，係以覆蓋前述第2雜質領域之 处…峻變化之部分之方式形成。 專利範圍第！項之半導體裝置，其中，前述第 貝項域、前述第3雜質領域以及前述第4雜質領 3 $做為阱而分別形成。 ' 314775 28 6 申明專利靶圍帛i項之半導體裝置 ， 1電極部以及前述第2電極部，传二中，爾 質領域之#品七+ 毛田、越前述第1雜 貝兑之表面之方式分別形成， 位於前述第i電極部正下方之第丨 前述第1 ♦ 却 ， 通這領域之與 I乐1包極部橫越前述 對應之通道寬度，传. 域之表面的長度 正下方之第2 :…:疋·較位於前述第2電極部 一 通迢領域之與前述第2電極部橫越一f 第1雜質領域之矣品+且ώ 越刚述 :、士之表面之長度對應之通道寬度為短， 在刖述弟2雜質領域中， 荖前W楚η千^ 刖述弟2雜質領域之沿 者引L弟1电極部以及前述第 寬度，係由位於前述第"“Ρ延伸之方向的 一十… 和迷弟1通逼領域側之部分朝著位於 剛述弟2通道領域側之部分平緩變化。 8·:。：請專利範圍第，項之半導體褒置，其中，前述第 /極部以及前述第2電極部，係以橫越前述第“隹 貝領域之表面之方式分別形成， 與前述第1電極邬燔& — ^ # 毛耳口I杈越刖述弟1雜質領域之表面 的長度對應之前述第1通道領域之通道寬度，係設定 成：與前述第2電極部橫越前述第1雜質領域之表面 之長度對應之前述第2通道領域之通道寬度為短， 剛述第2雜質領域設有··前述第2雜質領域之沿 著削4弟1电極部以及前述第2電極部延伸之方向白丨 見度，在位於剛述第i通道領域側之部分以及位於$ 述第2通道領域侧之部分之間急峻變化之部分， 前述第2電極部，係以覆蓋前述第2雜質領域 314775 29 200415755 前 述急峻變化之部分之方式形成。 9. 種半導體裝置，係具備： 形成於半導體基板之主本I 王表面之第1導電型 雜質領域； 乐1 形成於前述第1雜質锫A >、 、 項域之分離絕緣膜； 形成於位於前述分離緙络 、、、吴正下方之前述第 質領域之部分之第2導電刮+ # ^ ‘之弟2雜質領域； 與前述第2雜質領域電 、 f生連接，朝著離開前沭八 離絕緣膜之方向而形成於論、+』攻刀 月,J迷弟1雜質領域之部八 第2導電型之第3雜質領域· 、 刀之 與前述分離絕緣膜隔著 巧考距離而形成於前述 質領域所在側之相反側之前 ^ , ^ 則达乐1雜質領域之部分夕 表面之弟2導電型之第4 wn μ 形成於前述第2雜質領域與前述第⑲ 夾之前述第1雜質領域之部八 、員或所 〈口丨刀上之電極部， 前述第2雜質領域形成有 牡則迹電極部側至前 …雜質領域側之間，沿著與由前述電極部朝著： 述第3雜質領域之方向大致呈直交之 ^者別 得較窄之部分。 ^見度形成 10·如申請專利範圍第9項之半導體裝置，其中 ^ 2雜質領域中之前述寬度，係由前述 Μ 述第3雜質領域側平緩變化。 …帽著前 ]1·如申請專利範㈣9項之半導 極部係以覆蓋前述第心 其中，料電 “雜貝領域令前述寬度變化之部 314775 30 200415755 分之方式形成。 12.如申請專利範圍第9項之半導體裝置，其中具備有： 固定在與前述第3雜質領域同電位，以覆蓋前述第2 雜質領域之方式形成於前述分離絕緣膜上之另一電極 部° 31 314775
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